CN117632273A - 集成电路的配置方法、系统、集成电路的存储模块及介质 - Google Patents

Abstract

本发明公开了一种集成电路的配置方法、系统、集成电路的存储模块及介质，涉及集成电路领域，在一级寄存器读取完存储数据后，基于预设校验值对一级寄存器中的存储数据进行校验，并且在存储数据校验完成并确定存储数据是正确数据之后，再将存储数据配置到对应的二级寄存器中，集成电路可以直接接收二级寄存器中的配置信息进行整个电路的配置；通过校验过程确保存储数据的准确性和可靠性，从而提高二级寄存器以及整个集成电路的配置过程的准确性和可靠性，减少将错误数据写入二级寄存器造成的功能异常情况，二级寄存器可以通过外部通信接口直接访问，在确保数据可靠性的前提下，提高了整个集成电路的配置过程的灵活性和保密性。

Description

集成电路的配置方法、系统、集成电路的存储模块及介质

技术领域

本发明涉及集成电路领域，特别是涉及一种集成电路的配置方法、系统、集成电路的存储模块及介质。

背景技术

在集成电路设计时，通常需要用到各种类型的存储模块来存储临时或永久的数据。除了使用大量的寄存器用于存储临时数据之外，还需要一些掉电不易失性的非易失性存储器用于存储永久数据，在集成电路上电工作时，需要将这些掉电不易失性的非易失性存储器中的数据读取到集成电路的寄存器中来配置集成电路的各个功能，才能使芯片开始正常工作。

现有技术中，一般都是直接读取非易失性存储器中的数据，直接将其以串行的方式写入集成电路的一级寄存器中，直接利用写入一级寄存器的数据来配置集成电路。但是由于一级寄存器不可配置，若想要验证数据的正确性或更改其中的数据来调整配置，就还需要将一级寄存器中的数据再次读取到可配置的二级寄存器中才能实现，使集成电路的整个配置过程的可靠性和灵活性都较低。

发明内容

本发明的目的是提供一种集成电路的配置方法、系统、集成电路的存储模块及介质，通过校验过程确保存储数据的准确性和可靠性，从而提高二级寄存器以及整个集成电路的配置过程的准确性和可靠性，减少将错误数据写入二级寄存器造成的功能异常情况，二级寄存器可以通过外部通信接口直接访问，在确保数据可靠性的前提下，提高了整个集成电路的配置过程的灵活性和保密性。

为解决上述技术问题，本发明提供了一种集成电路的配置方法，应用于集成电路的存储模块的控制器，所述集成电路的存储模块还包括非易失性存储器、一级寄存器、第一数据处理模块和二级寄存器，所述非易失性存储器、所述一级寄存器、所述第一数据处理模块和所述二级寄存器依次连接，且均与所述控制器连接；所述集成电路的配置方法包括：

控制所述一级寄存器读取所述非易失性存储器中的存储数据；

当所有所述存储数据均写入所述一级寄存器后，从所述一级寄存器中读取所述存储数据并基于预设校验值判断所述存储数据是否为正确数据；

若是，则控制所述第一数据处理模块读取所述一级寄存器中的存储数据，并基于所述存储数据配置所述二级寄存器，以便所述集成电路基于所述二级寄存器进行电路配置。

可选地，所述集成电路的存储模块还包括第二数据处理模块，所述第二数据处理模块的输入端与所述非易失性存储器的输出端连接，输出端与所述一级寄存器的输入端连接；所述控制所述一级寄存器读取所述非易失性存储器中的存储数据，包括：

控制所述第二数据处理模块并行读取所述非易失性存储器中的存储数据；

将所述第二数据处理模块读取到的存储数据以高速时钟串行的方式写入所述一级寄存器。

可选地，所述集成电路的存储模块包括若干个非易失性存储器，对应地，所述一级寄存器包括与若干个所述非易失性存储器一一对应的若干个一级子寄存器，各个所述非易失性存储器的输出端分别与所述第二数据处理模块的输入端连接，若干个所述一级子寄存器串联连接，且串联后的电路的第一端与所述第二数据处理模块的输出端连接，第二端与所述第一数据处理模块的输入端连接。

可选地，所述从所述一级寄存器中读取所述存储数据并基于预设校验值判断所述存储数据是否为正确数据之前，还包括：

控制所述一级寄存器读取预设头码，并控制所述一级寄存器在读取完所述预设头码后串行读取所述存储数据；

判断所述一级寄存器的输出端是否串出完整的头码；

若是，则判定所有存储数据均已写入所述一级寄存器，并跳转至所述从所述一级寄存器中读取所述存储数据并基于预设校验值判断所述存储数据是否为正确数据的步骤；

若否，则判定存在存储数据未写入所述一级寄存器，并重新跳转至所述判断所述一级寄存器的输出端是否串出完整的头码的步骤。

可选地，所述集成电路的存储模块还包括校验模块，所述校验模块的输入端与所述一级寄存器的输出端连接，所述从所述一级寄存器中读取所述存储数据并基于预设校验值判断所述存储数据是否为正确数据，包括：

控制所述校验模块从所述一级寄存器中读取第一预设位数的待校验数据；

判断所述校验模块输出的比较结果是否等于预设值，其中，所述比较结果为所述校验模块将所述待校验数据的每一位进行累加后的累加值与预设校验值之间的比较结果；

若是，则判定所述待校验数据为正确数据；

若否，则判定所述待校验数据为错误数据。

可选地，所述第一数据处理模块包括计数器和数据处理器，所述控制所述第一数据处理模块读取所述一级寄存器中的存储数据，并基于所述存储数据配置所述二级寄存器，包括：

设置所述计数器的初始值为0；

控制所述数据处理器按所述存储数据的串出顺序读取第二预设位数的第一数据，并将计数器比较值设置为所述第一数据；

控制所述数据处理器按所述存储数据的串出顺序继续读取第二预设位数的第二数据，并将当前地址值设置为所述第二数据；

控制所述数据处理器按所述数据的串出顺序继续读取第二预设位数的第三数据；

判断所述计数器的当前值是否大于所述计数器比较值；

若否，则将所述第三数据写入与所述当前地址值对应的二级寄存器，控制所述计数器的值加1，控制所述当前地址值加1，并重新跳转至所述控制所述数据处理器按所述数据的串出顺序继续读取第二预设位数的第三数据的步骤；

若是，则控制所述数据处理器停止读取数据，并重新跳转至所述设置所述计数器的初始值为0的步骤。

可选地，所述将计数器比较值设置为所述第一数据之前，还包括：

基于所述第一数据的值判断是否已经完成所有所述存储数据的读取；

若是，则结束进程；

若否，则跳转至所述将计数器比较值设置为所述第一数据的步骤。

为解决上述技术问题，本发明还提供了一种集成电路的存储模块，包括控制器、非易失性存储器、一级寄存器、第一数据处理模块和二级寄存器，所述非易失性存储器、所述一级寄存器、所述第一数据处理模块和所述二级寄存器依次连接，且均与所述控制器连接；所述控制器用于实现如前述所述的集成电路的配置方法的步骤。

为解决上述技术问题，本发明还提供了一种集成电路的配置系统，应用于集成电路的存储模块的控制器，所述集成电路的存储模块还包括非易失性存储器、一级寄存器、第一数据处理模块和二级寄存器，所述非易失性存储器、所述一级寄存器、所述第一数据处理模块和所述二级寄存器依次连接，且均与所述控制器连接；所述集成电路的配置系统包括：

一级寄存器读取单元，用于控制所述一级寄存器读取所述非易失性存储器中的存储数据；

数据校验单元，用于当所有所述存储数据均写入所述一级寄存器后，从所述一级寄存器中读取所述存储数据并基于预设校验值判断所述存储数据是否为正确数据；若是，则触发二级寄存器配置单元；

所述二级寄存器配置单元，用于控制所述第一数据处理模块读取所述一级寄存器中的存储数据，并基于所述存储数据配置所述二级寄存器，以便所述集成电路基于所述二级寄存器进行电路配置。

为解决上述技术问题，本发明还提供了一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如前述所述的集成电路的配置方法的步骤。

本发明提供了一种集成电路的配置方法，应用于集成电路的存储模块的控制器，分两级对存储数据进行读取，先控制一级寄存器读取非易失性存储器中的存储数据，在一级寄存器读取完成后，基于预设校验值对一级寄存器中的存储数据进行校验，同时考虑到一级寄存器不具有直接配置集成电路的功能，并且一级寄存器不可由外部接口直接访问，因此在存储数据校验完成并确定存储数据是正确数据之后，再将存储数据配置到对应的二级寄存器中，集成电路可以直接接收二级寄存器中的配置信息进行整个电路的配置；通过校验过程确保存储数据的准确性和可靠性，从而提高二级寄存器以及整个集成电路的配置过程的准确性和可靠性，减少将错误数据写入二级寄存器造成的功能异常情况，二级寄存器可以通过外部通信接口直接访问，在确保数据可靠性的前提下，提高了整个集成电路的配置过程的灵活性和保密性。

本发明还提供了一种集成电路的存储模块、集成电路的配置系统及计算机可读存储介质，具有与上述集成电路的配置方法相同的有益效果。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对现有技术和实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明提供的一种集成电路的配置方法的流程示意图；

图2为本发明提供的一种集成电路的存储模块的结构示意图；

图3为本发明提供的另一种集成电路的存储模块的结构示意图；

图4为本发明提供的一种二级寄存器的配置过程的流程示意图；

图5为本发明提供的一种集成电路的配置系统的结构示意图。

具体实施方式

本发明的核心是提供一种集成电路的配置方法、系统、集成电路的存储模块及介质，通过校验过程确保存储数据的准确性和可靠性，从而提高二级寄存器以及整个集成电路的配置过程的准确性和可靠性，减少将错误数据写入二级寄存器造成的功能异常情况，二级寄存器可以通过外部通信接口直接访问，在确保数据可靠性的前提下，提高了整个集成电路的配置过程的灵活性和保密性。

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

请参照图1，图1为本发明提供的一种集成电路的配置方法的流程示意图；请参照图2，图2为本发明提供的一种集成电路的存储模块的结构示意图；为解决上述技术问题，本发明提供了一种集成电路的配置方法，应用于集成电路的存储模块的控制器1，集成电路的存储模块还包括非易失性存储器2、一级寄存器3、第一数据处理模块4和二级寄存器5，非易失性存储器2、一级寄存器3、第一数据处理模块4和二级寄存器5依次连接，且均与控制器1连接；集成电路的配置方法包括：

S11：控制一级寄存器3读取非易失性存储器2中的存储数据；

不难理解的是，在进行集成电路的配置过程，首先需要利用一级寄存器3将非易失性存储器2中提前存储的与集成电路的配置信息对应的存储数据读取出来，从而实现对非易失性存储器2中的配置信息的调用；一级寄存器3是集成电路上设置的不可配置的部分寄存器。

S12：当所有存储数据均写入一级寄存器3后，从一级寄存器3中读取存储数据并基于预设校验值判断存储数据是否为正确数据；

可以理解的是，为了提高读取到一级寄存器3中的存储数据的准确度，可以在一级寄存器3完成了所有存储数据的读取后，也即完成了所有配置信息的调用后，对存储数据进行正确性验证。并且由于一级寄存器3不可配置，因此正确性验证的过程需要先从一级寄存器3中将存储数据读取出来，并可以基于预设校验值对读取出的存储数据进行正确性验证的校验过程；对于预设校验值的具体实现方式以及对应的校验过程的具体过程等本申请在此不做特别的限定，校验过程的具体实现方式需要根据提前设置的预设校验值的具体情况进行确定，预设校验值是提前根据存入到非易失性存储器2中的存储数据进行设置的，可以针对整个存储数据设置一个预设校验值，也可以以固定位数为单元，每一固定位数的存储数据设置一个预设校验值。若判断存储数据为正确数据，则进入步骤S13。

S13：若是，则控制第一数据处理模块4读取一级寄存器3中的存储数据，并基于存储数据配置二级寄存器5，以便集成电路基于二级寄存器5进行电路配置。

具体地，在对一级寄存器3中的存储数据的校验过程完成并判定一级寄存器3中的存储数据均为正确数据之后，就可以根据一级寄存器3中的存储数据对集成电路的二级寄存器5进行配置，二级寄存器5是集成电路上设置的可配置的部分寄存器，是集成电路的内部配置寄存器，集成电路的配置过程中，需要对集成电路上的各个电子器件或各个制造单元进行一一配置，集成电路上设置了多个二级寄存器5，二级寄存器5与各个电子器件以及各个制造单元一一对应连接，一级寄存器3中的存储数据需要进行信息划分，分别配置到各个二级寄存器5中，配置好的各个二级寄存器5中的信息是对应连接的单个电子器件或单个制造单元的配置信息，利用一级寄存器3中的存储数据将二级寄存器5配置完成后，二级寄存器5中的信息会自动配置到对应的单个电子器件或单个制造单元，从而实现整个集成电路的电路配置过程。

不难理解的是，从一级寄存器3中读取存储数据来配置二级寄存器5的过程需要对存储数据暂存并根据存储数据与二级寄存器5之间的对应关系进行划分，因此中间需要设置第一数据处理模块4来实现对存储数据的暂存以及将存储数据写入不同的二级寄存器5的处理过程，对于第一数据处理模块4的具体类型和实现方式等本申请在此不做特别的限定，可以采用各种类型的数据处理器实现。

需要说明的是，本申请所提供的集成电路的配置方法适用于各种集成电路以及芯片内部电路，集成电路的存储模块应用于集成电路的配置过程，操作人员先将初始的配置信息以存储数据的形式存储到非易失性存储器2之中，之后集成电路上电，存储模块的控制器1控制一级寄存器3读取存储数据，之后利用第一数据处理模块4以及一级寄存器3中的存储数据对二级寄存器5进行配置，以便二级寄存器5实现对集成电路的配置过程；整个过程分一级寄存器3和二级寄存器5这两级对存储数据进行读取，并且在存储数据读取到一级寄存器3之后对一级寄存器3中的存储数据进行校验，校验完成后对二级寄存器5的配置过程可以利用状态机的形式实现，将一级寄存器3中的存储数据转换为具体指令对二级寄存器5操作，利用状态机的不同状态设置实现对二级寄存器5的配置过程，对于控制器1、非易失性存储器2、一级寄存器3和二级寄存器5的具体类型和实现方式等本申请在此不做特别的限定，可以根据集成电路的具体电路结构以及实际应用情况进行选择和调整。

考虑到现有技术中与非易失性存储器相对应的一级寄存器因为直接按顺序写入数据，并且这些一级寄存器都不可由外部接口直接访问，导致最终对集成电路的配置信息难以更改，本申请采用分两级对存储数据进行读取的过程，在一级寄存器3读取完存储数据后，支持进一步将存储数据按照一定的算法转化为配置指令对二级寄存器5进行写入，而这些二级寄存器5均可以通过外部通信接口直接访问，大大增加了对这些二级寄存器5操作的灵活性，用户可以根据应用需求对二级寄存器5中的配置信息进行修改，进一步提高了整个集成电路的配置过程的灵活性，有利于用户体验。

本发明涉及一种读取可编程存储单元中的存储数据用于配置集成电路的方法，应用于集成电路的存储模块的控制器1，集成电路的存储模块还包括非易失性存储器2、一级寄存器3、第一数据处理模块4和二级寄存器5，分两级读取非易失性存储器2中的存储数据，可以更高效的将存储数据进行编程，变成配置指令直接控制写入二级寄存器5的配置信息，从而实现对整个集成电路的配置。另一方面可以在存储数据存入一级寄存器3后，检测存储数据的准确性，减少将错误数据写入二级寄存器5造成功能异常的可能性。整个集成电路的存储模块的电路设置提高了读取存储数据的速度，且提高了对配置信息操作的灵活性和保密性，通过校验过程保证了存储数据的可靠性。

本发明提供了一种集成电路的配置方法，应用于集成电路的存储模块的控制器1，分两级对存储数据进行读取，先控制一级寄存器3读取非易失性存储器2中的存储数据，在一级寄存器3读取完成后，基于预设校验值对一级寄存器3中的存储数据进行校验，同时考虑到一级寄存器3不具有直接配置集成电路的功能，并且一级寄存器3不可由外部接口直接访问，因此在存储数据校验完成并确定存储数据是正确数据之后，再将存储数据配置到对应的二级寄存器5中，集成电路可以直接接收二级寄存器5中的配置信息进行整个电路的配置；通过校验过程确保存储数据的准确性和可靠性，从而提高二级寄存器5以及整个集成电路的配置过程的准确性和可靠性，减少将错误数据写入二级寄存器5造成的功能异常情况，二级寄存器5可以通过外部通信接口直接访问，在确保数据可靠性的前提下，提高了整个集成电路的配置过程的灵活性和保密性。

在上述实施例的基础上，请参照图3，图3为本发明提供的另一种集成电路的存储模块的结构示意图。

作为一种可选地实施例，集成电路的存储模块还包括第二数据处理模块11，第二数据处理模块11的输入端与非易失性存储器2的输出端连接，输出端与一级寄存器3的输入端连接；控制一级寄存器3读取非易失性存储器2中的存储数据，包括：

控制第二数据处理模块11并行读取非易失性存储器2中的存储数据；

将第二数据处理模块11读取到的存储数据以高速时钟串行的方式写入一级寄存器3。

考虑到现有技术中一级寄存器3会直接串行读取非易失性存储器2中的存储数据，整个读取速度慢，因此本申请在集成电路的存储模块中增加设置了第二数据处理模块11，第二数据处理模块11会先多位并行读取非易失性存储器2中的存储数据，之后再将存储数据按照顺序以高速时钟串行的方式写入一级寄存器3，这样大大提高了一级寄存器3读取非易失性存储器2中的存储数据的速度，如图3所示，采用与门的方式实现存储数据的并行读取。

不难理解的是，非易失性存储器2中有多个存储数据，可将存储数据分为N行M列。芯片或集成电路上电之后，控制器1启动并按顺序发送行使能给非易失性存储器2，控制一级寄存器3按行并行读取M位的存储数据，也即以行为单位，每次并行读取一行的存储数据，共可读取N组M位的数据。每M位数据并行进入第二数据处理模块11，之后在串行输出到一级寄存器3，并且数据在一级寄存器3中的串行传输过程会在高速时钟下运行，速度更快，节省了读取非易失性存储器2中的存储数据这一步的时间。第二数据处理模块11的读取过程可以以行为单位，也可以以列为单位，只需要多位并行读取即可。对于并行读取的具体实现方式以及高速时钟串行的具体实现方式等本申请在此不做特别的限定。

具体地，从非易失性存储器2读出数据时进行分组，先多位数据并行读出，再在高速时钟的协助下串行进入一级寄存器3，节省从非易失性存储器2中读取存储数据的时间，提高了从非易失性存储器2读取数据的速度，进一步提高整个集成电路的配置过程的工作效率。

作为一种可选地实施例，集成电路的存储模块包括若干个非易失性存储器2，对应地，一级寄存器3包括与若干个非易失性存储器2一一对应的若干个一级子寄存器，各个非易失性存储器2的输出端分别与第二数据处理模块11的输入端连接，若干个一级子寄存器串联连接，且串联后的电路的第一端与第二数据处理模块11的输出端连接，第二端与第一数据处理模块4的输入端连接。

不难理解的是，对于复杂的集成电路或芯片而言，其所需要的配置信息可能很多，因此集成电路的存储模块中的非易失性存储器2可能会有多个，此时对应地，一级寄存器3也可以设置与若干个非易失性存储器2一一对应的若干个一级子寄存器，以便实现对所有非易失性存储器2中的存储数据的读取和暂存，对于各个非易失性存储器2以及各个一级子寄存器的存储容量等本申请在此不做特别的限定，整个一级寄存器3的存储容量不小于所有非易失性存储器2的存储容量即可，最好可以设置各个以及子寄存器与对应的非易失性存储器2的存储容量一致，方便数据管理和定位，对于各个一级子寄存器的具体类型和实现方式等本申请在此不做特别的限定，可以采用同一类型相同容量的寄存器实现，也可以设置不同类型或不同容量的寄存器实现。

考虑到复杂的集成电路或芯片对应的非易失性存储器2可能会有多个，为了确保一级寄存器3能够完整的读取所有非易失性存储器2中的存储数据，最好可以设置与若干个非易失性存储器2一一对应的若干个一级子寄存器，进一步考虑了集成电路的不同情况，提高了集成电路的配置方法的灵活性，扩展了集成电路的配置方法的适用范围。

作为一种可选地实施例，从一级寄存器3中读取存储数据并基于预设校验值判断存储数据是否为正确数据之前，还包括：

控制一级寄存器3读取预设头码，并控制一级寄存器3在读取完预设头码后串行读取存储数据；

判断一级寄存器3的输出端是否串出完整的头码；

若是，则判定所有存储数据均已写入一级寄存器3，并跳转至从一级寄存器3中读取存储数据并基于预设校验值判断存储数据是否为正确数据的步骤；

若否，则判定存在存储数据未写入一级寄存器3，并重新跳转至判断一级寄存器3的输出端是否串出完整的头码的步骤。

可以理解的是，在对一级寄存器3中的存储数据进行校验之前，需要确保一级寄存器3完成了对非易失性存储器2中所有存储数据的读取，因此可以提前设置预设头码实现对一级寄存器3读取存储数据的完整性的判断。在第二数据处理模块11并行接收第一组多位数据之前，第二数据处理模块11首先串行输出一组固定位宽的具有固定值的数据作为预设头码，控制器1在控制一级寄存器3读取存储数据的过程中，会先将预设头码串进一级寄存器3中，随着后续存储数据的串进，头码将逐渐从一级寄存器3串出，控制器1若检测到完整的头码信号，就说明存储数据已经全部串进了一级寄存器3，从而产生控制信号控制一级寄存器3结束读取状态。若控制器1检测不到完整头码，则说明存储数据在一级寄存器3中的串行传输仍在高速时钟下继续运行。

不难理解的是，控制器1若没有发出结束读取对应的控制信号，则一级寄存器3就会自动的持续串入和串出数据，因此一级寄存器3会依次串入头码和存储数据，并依次串出头码和存储数据，如图3所示，当串出完整的头码数据后，说明一级寄存器3中此时存储的均为从非易失性存储器2中读取到的存储数据，并且由于设置时一级寄存器3的存储容量不小于非易失性存储器2的存储容量，因此所有存储数据一定全部都串入了一级寄存器3。对于预设头码的长度以及具体实现方式等本申请在此不做特别的限定，可以直接用第二数据处理模块11生成这一预设头码，也可以提前生成预设头码后将预设头码设置在第二数据处理模块11中，只需控制器1提前得知预设头码的长度即可，控制器1可以根据长度来判断一级寄存器3串出的头码是否完整，也可以通过其他方式来判断一级寄存器3串出的头码是否完整，本申请在此不做特别的限定。

具体地，为了确保一级寄存器3能够实现对所有的存储数据的完整读取，还可以利用预设头码实现对一级寄存器3是否完成所有存储数据的读取过程的判断过程，控制器1通过判断一级寄存器3的输出端是否串出完整的头码有效实现对一级寄存器3的串入全部存储数据的过程的准确判断，进一步完善了一级寄存器3读取存储数据的过程，有利于集成电路的配置方法的有效实现。

作为一种可选地实施例，集成电路的存储模块还包括校验模块12，校验模块12的输入端与一级寄存器3的输出端连接，从一级寄存器3中读取存储数据并基于预设校验值判断存储数据是否为正确数据，包括：

控制校验模块12从一级寄存器3中读取第一预设位数的待校验数据；

判断校验模块12输出的比较结果是否等于预设值，其中，比较结果为校验模块12将待校验数据的每一位进行累加后的累加值与预设校验值之间的比较结果；

若是，则判定待校验数据为正确数据；

若否，则判定待校验数据为错误数据。

可以理解的是，在将非易失性存储器2中的所有存储数据在上电后自动加载到一级寄存器3，并通过检测预设头码确定一级寄存器3已经完成对所有存储数据的读取之后，一级寄存器3停止对存储数据的高速串行，所有的存储数据均已经存入了一级寄存器3，控制器1可以发出控制指令进行后续的校验过程。考虑到校验过程中需要进行计算校验位等数据处理操作，因此增加设置了与控制器1连接的校验模块12，控制器1发出控制指令指示校验模块12开始工作后，校验模块12开始从一级寄存器3接收固定位数的数据，可以每次都接收第一预设位数的数据来作为待校验数据，之后校验模块12将待校验数据的每一位进行累加复合后得到待校验数据的校验值，并将这一校验值与对应的固定的预设校验值进行比较，比较结果转化为一位可读的逻辑值，控制器1可以通过通信接口读取这一逻辑值从而判断从一级寄存器3读出的待校验数据是否正确，循环此过程，直至完成对一级寄存器3中的所有存储数据的校验。若存储数据均为正确数据则控制器1发送控制信号给第一数据处理模块4，进入下一工作状态。若控制器1读取的逻辑值显示存储数据中存在不正确的数据，则控制器1结束进程，防止将错误数据转化成的错误指令对集成电路进行错误配置，影响电路功能。

需要说明的是，对于预设校验值以及逻辑值的判断依据等本申请在此不做特别的限定，存入非易失性存储器2中的存储数据的校验值需要提前算好并录入校验模块12，可以提前根据存储数据的录入情况以第一预设位数为单位确定存储单元的多个预设校验值，以便校验模块12实现准确的校验过程；逻辑值通常利用逻辑电平的方式实现，可以设置逻辑值为1表示正确，逻辑值为0表示错误，校验模块12在累加值不等于预设校验值时输出0，累加值等于预设校验值时输出1。对于校验模块12的具体类型和实现方式等本申请在此不做特别的限定，可以利用累加器和比较器等电路结合的方式实现。

进一步地，在逻辑值表示存储数据存在错误时，控制器1或操作人员可重新读取一级寄存器3值并快速锁定其中的错误数据，并对错误数据进行校正，校正完毕后再重新加载，重新进行一级寄存器3从非易失性存储器2读取存储数据的操作。锁定错误数据的过程即为找到与写入非易失性存储器2中的存储数据不一样的某一位数据，并且可以进一步结合将数据录入非易失性存储器2的过程或者尝试重新上电重新加载来确定是非易失性存储器2中存储的数据错误还是数据读取过程中的错误。锁定错误数据的具体实现方式存在多种选择，本申请在此不做特别的限定，若是非易失性存储器2中存储的数据出错，可能是写入了错误数据，也可能由芯片制造过程中的一些错误引起的，这种情况则需要考虑将非易失性存储器2中存储的数据校正正确再重新上电读取；若非易失性存储器2中存储的数据没有问题，则直接重新上电读取，通过新的读取过程来避免上一次数据速去过程中的错误。

可以理解的是，对存储数据的校验过程在一级寄存器3之后进行，提高了存储数据的可靠性，一级寄存器3不具有直接配置集成电路的功能，可以将一级寄存器3中的存储数据先进行分组，将分组后的数据在校验模块12中累加运算得到分组后这一数据的校验值，并与对应的目标校验值进行对比，形成一位逻辑信号，控制器1可通过与校验模块12之间的通信接口访问该位逻辑信号，通过检测该位逻辑信号的具体值即可判断存储数据的正确性，确保了正确的存储数据对集成电路进行正确的配置，避免集成电路因为错误的配置而失效。

具体地，控制器1利用校验模块12和预设校验值可以有效实现对一级寄存器3中的存储数据进行校验，将校验模块12的校准过程转化为一位可读的逻辑值，可以快速判断一级寄存器3中的数据是否正确，在集成电路的存储模块内部设置校验模块12来内部检测存储数据，减少读取错误数据的可能性，对一级寄存器3中的存储数据进行分组的正确性验证，检测存储数据的准确性，减少将错误数据写入二级寄存器5造成功能异常的可能性，提高整个集成电路的配置过程的准确性和可靠性。

作为一种可选地实施例，第一数据处理模块4包括计数器和数据处理器，控制第一数据处理模块4读取一级寄存器3中的存储数据，并基于存储数据配置二级寄存器5，包括：

设置计数器的初始值为0；

控制数据处理器按存储数据的串出顺序读取第二预设位数的第一数据，并将计数器比较值设置为第一数据；

控制数据处理器按存储数据的串出顺序继续读取第二预设位数的第二数据，并将当前地址值设置为第二数据；

控制数据处理器按数据的串出顺序继续读取第二预设位数的第三数据；

判断计数器的当前值是否大于计数器比较值；

若否，则将第三数据写入与当前地址值对应的二级寄存器5，控制计数器的值加1，控制当前地址值加1，并重新跳转至控制数据处理器按数据的串出顺序继续读取第二预设位数的第三数据的步骤；

若是，则控制数据处理器停止读取数据，并重新跳转至设置计数器的初始值为0的步骤。

可以理解的是，完成对一级寄存器3中的存储数据的校验并确定存储数据均为正确数据之后，可以控制第一数据处理模块4进行对二级寄存器5的配置过程。对二级寄存器5的配置操作需要两个确定值：地址和数据信息，因此在利用存储数据对二级寄存器5的配置过程中，需要先确定二级寄存器5的地址以及需要写入对应地址的数据信息，同时引入了计数器来实现多个配置过程的切换，利用存储数据对二级寄存器5的配置过程只需要先确定一个起始地址和多组数据，就可以从起始地址所对应的二级寄存器5开始一次向连续地址的多个二级寄存器5逐组写入多组数据，计数器在这一过程中对写入的数据进行计数，记到计数器比较值之后就停止计数累加以及地址累加，并停止此次写入数据的过程。对于计数器以及数据处理器的具体类型和实现方式等本申请在此不做特别的限定。

具体地，数据处理器会从一级寄存器3中依次读取存储数据，而存储数据会以计数器比较值、初始地址、数据信息的顺序进行设置，因此数据处理器在按存储数据的串出顺序依次读取数据时，会先接收到的第二预设位数的第一数据并将其记为计数器比较值Z，之后再接收第二预设位数的第二数据，并将其作为初始地址X,然后继续接收第一组数据信息Y0，对初始地址X所对应的二级寄存器5写入数据信息Y0，计数器加1，并与计数器比较值比较，若不相等、也即计数器的当前值还没有达到计数器比较值时，则直接继续接收下一组数据信息Y1，初始地址X加1，对当前地址X+1所对应的二级寄存器5写入数据信息Y1，计数器再加1。直到计数器的当前值与计数器比较值相等，就退出这一次的二级寄存器5的配置过程。数据处理器接收到的下一组数据会作为新的计数器比较值，再接收新的初始地址，循环上述的二级寄存器5的配置过程，直到所有存储数据都被处理结束配置到二级寄存器5中。所有二级寄存器5均可读可写，增加了二级寄存器5操作的灵活性，采用这种地址加数据信息的方式写入数据，一方面可以避免每一个二级寄存器5都要进行写入操作，通过地址选择，可以跳过一些不需要写入操作的二级寄存器5，只选择需要进行写入操作的寄存器，灵活性和时间都大大提高。计数值是为了可以地址累加写入，更方便快速。

作为一种具体地实施例，请参照图4，图4为本发明提供的一种二级寄存器的配置过程的流程示意图；数据处理器进行二级寄存器5的配置过程可以采用状态机的形式实现，数据处理器控制状态机启动，数据处理器每次从一级寄存器3接收8位数据，并根据接收到的8位数据生成指令，状态机一共设置五种状态，启动状态、写地址状态、写数据状态、写寄存器状态和停止状态。数据处理器根据接收到的数据的类型配置这五种不同的状态对二级寄存器5进行不同的写入操作，写完的二级寄存器5会对集成电路进行配置，以此开始集成电路的正常工作。启动状态下，数据处理器将接收的数据保存作为计数器比较值；写地址状态下，数据处理器将接收的数据作为地址保存。写数据状态下，数据处理器将接收的数据作为写入数据保存。写状态下，数据处理器会根据写地址状态下保存的地址选择相应的二级寄存器5，将写数据状态下接收到的写入数据写进该二级寄存器5，并且使内部计数器累加一次。停止状态下，状态机停止，写数据状态下停止接收数据。将写入数据写入二级寄存器5进行内部配置的这一过程，在状态机的设置下支持按写地址状态下保存的地址累加连续写入，也可以在计数器达到计数器比较值后切换地址继续写入，可以根据二级寄存器5的具体配置情况灵活安排，当二级寄存器5设置的初始默认值与用户需要设置的目标值相同时，则可以直接跳过这些二级寄存器5，节省时间。

可以理解的是，若集成电路中设置了多级的二级寄存器5，状态机可以增加默认的写寄存器状态，将写寄存器状态进一步细化为多个子状态进行区分，不同的子状态对应不同级的二级寄存器5，再通过发送不同指令选择多级的二级寄存器5中的任一地址的二级寄存器5进行写操作，可操作性很强。在利用存储数据配置二级寄存器5的过程中，数据可转化为指令，可选二级寄存器5地址，并连续读取数据写入二级寄存器5，可以跳过很多默认值与配置值相同的寄存器，节省了更多的时间。

具体地，利用计数器的累加计数实现对不同地址的二级寄存器5的配置过程的切换，数据处理器可以根据存储数据的串出顺序将存储数据区分为计数器比较值、初始地址和需要写入的数据信息，从而根据地址和数据信息来配置对应的各个二级寄存器5，通过地址定位以及计数器切换配置过程，实现对二级寄存器5的快速配置，可以跳过一些不需要写入操作的二级寄存器5，只选择需要进行写入操作的寄存器，使得整个二级寄存器5的配置过程的灵活性和时间都大大提高，有利于提高整个集成电路的配置过程的工作效率。

作为一种可选地实施例，将计数器比较值设置为第一数据之前，还包括：

基于第一数据的值判断是否已经完成所有存储数据的读取；

若是，则结束进程；

若否，则跳转至将计数器比较值设置为第一数据的步骤。

不难理解的是，在数据处理器进行二级寄存器5的配置过程之前，可以先将读取到的数据低四位或直接将第二预设位数的第一数据与0相比，若相比结果为相等则说明此时读取到的为空数据，并不是有效的存储数据，同时由于数据处理器会按序读取存储数据，因此此时说明所有存储数据都已经配置完成，数据处理器可以控制状态机进入停止状态，结束所有进程。若相比结果为不等于0，则说明数据处理器获取的是有效的存储数据，存储数据还存在未配置的数据，此时可以将第一数据存下作为这次的计数比较值，随后按顺序进入写地址状态，抓捕下一组数据作为写入地址保存下，结束后进入写数据状态，抓捕下一组数据作为写入数据保存，进行正常的二级寄存器5的配置过程。每次接收到第一数据之后，数据处理器都进行这一判断过程，可以在所有存储数据都完成了配置之后，及时结束进程，避免无效的配置过程。

具体地，还可以在数据处理器接收到第一数据之后，增加设置对是否所有存储数据均已经完成配置的判断，从而避免数据处理器接收到无效的空数据之后还继续进行的无效的配置过程，进一步提高整个集成电路的配置过程的工作效率。

为解决上述技术问题，本发明还提供了一种集成电路的存储模块，包括控制器1、非易失性存储器2、一级寄存器3、第一数据处理模块4和二级寄存器5，非易失性存储器2、一级寄存器3、第一数据处理模块4和二级寄存器5依次连接，且均与控制器1连接；控制器1用于实现如前述的集成电路的配置方法的步骤。

其中，控制器1可以包括一个或多个处理核心，比如4核心处理器、8核心处理器等。控制器1可以采用DSP(Digital Signal Processor，数字信号处理器)、FPGA(Field－Programmable Gate Array，现场可编程门阵列)、PLA(Programmable Logic Array，可编程逻辑阵列)中的至少一种硬件形式来实现。控制器1也可以包括主处理器和协处理器，主处理器是用于对在唤醒状态下的数据进行处理的处理器，也称中央处理器；协处理器是用于对在待机状态下的数据进行处理的低功耗处理器。在一些实施例中，控制器1可以集成GPU（graphics processing unit，图形处理器），GPU用于负责显示屏所需要显示的内容的渲染和绘制。一些实施例中，控制器1还可以包括AI(Artificial Intelligence，人工智能)处理器，该AI处理器用于处理有关机器学习的计算操作。

在一些实施例中，集成电路的存储模块还可包括有显示屏、输入输出接口、通信接口、电源以及通信总线。

本领域技术人员可以理解的是，图2中示出的结构并不构成对集成电路的存储模块的限定，可以包括比图示更多或更少的组件。

对于本发明提供的一种集成电路的存储模块的介绍请参照上述集成电路的配置方法的实施例，本发明在此不再赘述。

请参照图5，图5为本发明提供的一种集成电路的配置系统的结构示意图。为解决上述技术问题，本发明还提供了一种集成电路的配置系统，应用于集成电路的存储模块的控制器1，集成电路的存储模块还包括非易失性存储器2、一级寄存器3、第一数据处理模块4和二级寄存器5，非易失性存储器2、一级寄存器3、第一数据处理模块4和二级寄存器5依次连接，且均与控制器1连接；集成电路的配置系统包括：

一级寄存器3读取单元21，用于控制一级寄存器3读取非易失性存储器2中的存储数据；

数据校验单元22，用于当所有存储数据均写入一级寄存器3后，从一级寄存器3中读取存储数据并基于预设校验值判断存储数据是否为正确数据；若是，则触发二级寄存器5配置单元；

二级寄存器5配置单元23，用于控制第一数据处理模块4读取一级寄存器3中的存储数据，并基于存储数据配置二级寄存器5，以便集成电路基于二级寄存器5进行电路配置。

对于本发明提供的一种集成电路的配置系统的介绍请参照上述集成电路的配置方法的实施例，本发明在此不再赘述。

为解决上述技术问题，本发明还提供了一种计算机可读存储介质，计算机可读存储介质上存储有计算机程序，计算机程序被处理器执行时实现如前述的集成电路的配置方法的步骤。

可以理解的是，如果上述实施例中的方法以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，执行本申请各个实施例所述方法的全部或部分步骤。具体地，计算机可读存储介质可以包括但不限于任何类型的盘，包括软盘、光盘及移动硬盘等，或适合于存储指令、数据的任何类型的媒介或设备等等，本申请在此不做特别的限定。

对于本发明提供的一种计算机可读存储介质的介绍请参照上述集成电路的配置方法的实施例，本发明在此不再赘述。

还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其他实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种集成电路的配置方法，其特征在于，应用于集成电路的存储模块的控制器，所述集成电路的存储模块还包括非易失性存储器、一级寄存器、第一数据处理模块和二级寄存器，所述非易失性存储器、所述一级寄存器、所述第一数据处理模块和所述二级寄存器依次连接，且均与所述控制器连接；所述集成电路的配置方法包括：

控制所述一级寄存器读取所述非易失性存储器中的存储数据；

当所有所述存储数据均写入所述一级寄存器后，从所述一级寄存器中读取所述存储数据并基于预设校验值判断所述存储数据是否为正确数据；

若是，则控制所述第一数据处理模块读取所述一级寄存器中的存储数据，并基于所述存储数据配置所述二级寄存器，以便所述集成电路基于所述二级寄存器进行电路配置。

2.如权利要求1所述的集成电路的配置方法，其特征在于，所述集成电路的存储模块还包括第二数据处理模块，所述第二数据处理模块的输入端与所述非易失性存储器的输出端连接，输出端与所述一级寄存器的输入端连接；所述控制所述一级寄存器读取所述非易失性存储器中的存储数据，包括：

控制所述第二数据处理模块并行读取所述非易失性存储器中的存储数据；

将所述第二数据处理模块读取到的存储数据以高速时钟串行的方式写入所述一级寄存器。

3.如权利要求2所述的集成电路的配置方法，其特征在于，所述集成电路的存储模块包括若干个非易失性存储器，对应地，所述一级寄存器包括与若干个所述非易失性存储器一一对应的若干个一级子寄存器，各个所述非易失性存储器的输出端分别与所述第二数据处理模块的输入端连接，若干个所述一级子寄存器串联连接，且串联后的电路的第一端与所述第二数据处理模块的输出端连接，第二端与所述第一数据处理模块的输入端连接。

4.如权利要求1所述的集成电路的配置方法，其特征在于，所述从所述一级寄存器中读取所述存储数据并基于预设校验值判断所述存储数据是否为正确数据之前，还包括：

控制所述一级寄存器读取预设头码，并控制所述一级寄存器在读取完所述预设头码后串行读取所述存储数据；

判断所述一级寄存器的输出端是否串出完整的头码；

若是，则判定所有存储数据均已写入所述一级寄存器，并跳转至所述从所述一级寄存器中读取所述存储数据并基于预设校验值判断所述存储数据是否为正确数据的步骤；

若否，则判定存在存储数据未写入所述一级寄存器，并重新跳转至所述判断所述一级寄存器的输出端是否串出完整的头码的步骤。

5.如权利要求1所述的集成电路的配置方法，其特征在于，所述集成电路的存储模块还包括校验模块，所述校验模块的输入端与所述一级寄存器的输出端连接，所述从所述一级寄存器中读取所述存储数据并基于预设校验值判断所述存储数据是否为正确数据，包括：

控制所述校验模块从所述一级寄存器中读取第一预设位数的待校验数据；

判断所述校验模块输出的比较结果是否等于预设值，其中，所述比较结果为所述校验模块将所述待校验数据的每一位进行累加后的累加值与预设校验值之间的比较结果；

若是，则判定所述待校验数据为正确数据；

若否，则判定所述待校验数据为错误数据。

6.如权利要求1至5任一项所述的集成电路的配置方法，其特征在于，所述第一数据处理模块包括计数器和数据处理器，所述控制所述第一数据处理模块读取所述一级寄存器中的存储数据，并基于所述存储数据配置所述二级寄存器，包括：

设置所述计数器的初始值为0；

控制所述数据处理器按所述存储数据的串出顺序读取第二预设位数的第一数据，并将计数器比较值设置为所述第一数据；

控制所述数据处理器按所述存储数据的串出顺序继续读取第二预设位数的第二数据，并将当前地址值设置为所述第二数据；

控制所述数据处理器按所述数据的串出顺序继续读取第二预设位数的第三数据；

判断所述计数器的当前值是否大于所述计数器比较值；

若否，则将所述第三数据写入与所述当前地址值对应的二级寄存器，控制所述计数器的值加1，控制所述当前地址值加1，并重新跳转至所述控制所述数据处理器按所述数据的串出顺序继续读取第二预设位数的第三数据的步骤；

若是，则控制所述数据处理器停止读取数据，并重新跳转至所述设置所述计数器的初始值为0的步骤。

7.如权利要求6所述的集成电路的配置方法，其特征在于，所述将计数器比较值设置为所述第一数据之前，还包括：

基于所述第一数据的值判断是否已经完成所有所述存储数据的读取；

若是，则结束进程；

若否，则跳转至所述将计数器比较值设置为所述第一数据的步骤。

8.一种集成电路的存储模块，其特征在于，包括控制器、非易失性存储器、一级寄存器、第一数据处理模块和二级寄存器，所述非易失性存储器、所述一级寄存器、所述第一数据处理模块和所述二级寄存器依次连接，且均与所述控制器连接；所述控制器用于实现如权利要求1至7任一项所述的集成电路的配置方法的步骤。

9.一种集成电路的配置系统，其特征在于，应用于集成电路的存储模块的控制器，所述集成电路的存储模块还包括非易失性存储器、一级寄存器、第一数据处理模块和二级寄存器，所述非易失性存储器、所述一级寄存器、所述第一数据处理模块和所述二级寄存器依次连接，且均与所述控制器连接；所述集成电路的配置系统包括：

一级寄存器读取单元，用于控制所述一级寄存器读取所述非易失性存储器中的存储数据；

数据校验单元，用于当所有所述存储数据均写入所述一级寄存器后，从所述一级寄存器中读取所述存储数据并基于预设校验值判断所述存储数据是否为正确数据；若是，则触发二级寄存器配置单元；

所述二级寄存器配置单元，用于控制所述第一数据处理模块读取所述一级寄存器中的存储数据，并基于所述存储数据配置所述二级寄存器，以便所述集成电路基于所述二级寄存器进行电路配置。

10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求1至7任一项所述的集成电路的配置方法的步骤。