CN117613035A - 半导体结构及其制造方法 - Google Patents

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CN117613035A CN202311693985.6A CN202311693985A CN117613035A CN 117613035 A CN117613035 A CN 117613035A CN 202311693985 A CN202311693985 A CN 202311693985A CN 117613035 A CN117613035 A CN 117613035A
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Abstract

本公开实施例提供一种半导体结构及其制造方法。所述半导体结构包括：第一衬底，设置在所述第一衬底上的第一介质层以及设置在所述第一介质层中的第一互连结构；其中，所述第一介质层具有第一表面，所述第一互连结构具有第一中心区域和围绕所述第一中心区域的第一边缘区域，所述第一边缘区域被所述第一介质层的第一表面覆盖，所述第一介质层的第一表面不覆盖所述第一中心区域。

Description

半导体结构及其制造方法
技术领域
本公开实施例涉及半导体技术领域，尤其涉及一种半导体结构及其制造方法。
背景技术
为了提高芯片内单位面积的集成度，可以将芯片的存储阵列(Array)和外围电路(CMOS)分别在两片晶圆上完成加工，然后进行晶圆到晶圆(Wafer to Wafer)的键合，以形成三维芯片。
目前，键合形成的三维芯片中仍然存在诸多问题有待解决。
发明内容
有鉴于此，本公开实施例提供一种半导体结构及其制造方法。
为达到上述目的，本公开的技术方案是这样实现的：
第一方面，本公开实施例提供一种半导体结构，所述半导体结构包括：
第一衬底，设置在所述第一衬底上的第一介质层以及设置在所述第一介质层中的第一互连结构；其中，所述第一介质层具有第一表面，所述第一互连结构具有第一中心区域和围绕所述第一中心区域的第一边缘区域，所述第一边缘区域被所述第一介质层的第一表面覆盖，所述第一介质层的第一表面不覆盖所述第一中心区域。
在一些实施例中，所述第一介质层还具有与所述第一表面相对的第二表面，所述第一边缘区域在第一方向上具有相对的第一侧壁和第二侧壁，在所述第一表面，所述第一侧壁和所述第二侧壁之间具有第一水平距离，在所述第二表面，所述第一侧壁和所述第二侧壁之间具有第二水平距离，所述第一水平距离不大于所述第二水平距离，其中，所述第一方向为所述第一互连结构的水平延伸方向。
在一些实施例中，所述第一衬底上还包括第二介质层，所述第一边缘区域和所述第一中心区域还包括掩埋在所述第二介质层中的部分。
在一些实施例中，所述第二介质层与所述第二表面接触，掩埋在所述第二介质层的第一侧壁和第二侧壁之间具有第三水平距离，所述第三水平距离不大于所述第二水平距离。
在一些实施例中，所述半导体结构还包括第二衬底，所述第二衬底上包括第三介质层以及设置在所述第三介质层中的第二互连结构，所述第三介质层和所述第一介质层不使用粘接剂直接粘合，所述第一互连结构和所述第二互连结构不使用粘接剂直接粘合。
在一些实施例中，所述第二互连结构具有与所述第一中心区域接合的第二中心区域和被所述第三介质层掩埋的第二边缘区域。
在一些实施例中，所述第二边缘区域与所述第一边缘区域在第一方向上存在预定偏移量，所述预定偏移量为0nm至50nm，其中，所述第一方向为所述第一互连结构的水平延伸方向。
第二方面，本公开实施例提供一种半导体结构的制造方法，所述方法包括：
提供第一衬底和位于所述第一衬底上的第二介质材料层，所述第二介质材料层内具有第一沟槽；
在所述第一沟槽内填充导电材料，所述导电材料具有突出于所述第二介质材料层的表面；
在所述第二介质材料层以及所述导电材料的突出表面沉积第一介质材料层；
对所述第一介质材料层、所述第二介质材料层以及所述导电材料进行表面处理，形成具有第一表面的第一介质层和第一互连结构，所述第一互连结构具有第一中心区域和围绕所述第一中心区域的第一边缘区域，其中，形成的第一介质层的第一表面覆盖所述第一边缘区域，所述第一表面不覆盖所述第一中心区域。
在一些实施例中，所述提供第一衬底和位于所述第一衬底上的第二介质材料层，所述第二介质材料层内具有第一沟槽，包括：
采用刻蚀工艺在所述第二介质材料层中形成所述第一沟槽，蚀刻完成后，所述第一沟槽在第一方向上具有相对的第一侧壁和第二侧壁，第一侧壁和第二侧壁之间具有不同的水平距离，所述第一方向为所述第一互连结构的水平延伸方向。
在一些实施例中，所述方法还包括：
提供第二衬底，所述第二衬底具有第三介质层和设置在所述第三介质层中的第二互连结构，将所述第二衬底与所述第一衬底对准，以将所述第三介质层和所述第一介质层不使用粘接剂直接粘合，所述第一互连结构和所述第二互连结构不使用粘接剂直接粘合。
本公开实施例提供一种半导体结构及其制造方法。本公开实施例中，第一互连结构具有第一中心区域和围绕第一中心区域的第一边缘区域，第一介质层的第一表面覆盖第一边缘区域且暴露第一中心区域，如此在后续键合过程中，第一互连结构受热膨胀时第一边缘区域和第一介质层相互挤压，以促进第一中心区域膨胀进而促进键合过程。
附图说明
图1A至图1E为一示例提供的半导体结构的制造过程中的剖面结构示意图；
图2为一示例提供的半导体结构的局部立体结构示意图；
图3为本公开实施例提供的半导体结构的制造方法的流程示意图；
图4A至图4F为本公开实施例提供的半导体结构的制造过程中的剖面结构示意图；
图5为本公开实施例提供的半导体结构的剖面结构示意图。
具体实施方式
下面将结合本公开实施方式及附图，对本公开实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本公开的一部分实施方式，而不是全部的实施方式。基于本公开中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本公开保护的范围。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本公开，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本公开的技术方案。本公开的较佳实施例详细描述如下，然而除了这些详细描述外，本公开还可以具有其他实施方式。
参考图1A至图1E，图1A至图1E为一示例提供的半导体结构的制造过程中的剖面结构示意图。下面将结合图1A至图1E，详细地说明如何形成半导体结构。
如图1A所示，提供依次堆叠设置的第一衬底102、第一氧化层104和第二氧化材料层106；形成依次贯穿第二氧化材料层106和第一氧化层104且暴露出第一衬底102的第一孔108；在第二氧化材料层106中对应于第一孔108的位置形成第二孔110；其中，第二孔110沿平行于第一衬底102方向(即X方向)上的尺寸W110大于第一孔108沿平行于第一衬底102方向(即X方向)上的尺寸W108。
这里，可以将堆叠方向或者第一衬底的厚度方向定义为Z方向，且在垂直于Z方向的底表面或者顶表面中定义出X方向和Y方向，其中，X方向和Y方向相交。在一些实施例中，X方向和Y方向可以相互垂直。
如图1A和图1B所示，在第一孔108和第二孔110中填充导电材料，以形成初始导电材料层112；其中，初始导电材料层112填满第一孔108和第二孔110且覆盖第二氧化材料层106表面。
如图1B和图1C所示，对初始导电材料层112进行第一平坦化处理，以暴露出第二氧化材料层106表面，剩余的初始导电材料层112形成导电材料层114；其中，在第一平坦化处理中，对第二氧化材料层106的去除速率大于对初始导电材料层112的去除速率。图1C示意出导电材料层114突出于第二氧化材料层106表面。
如图1C和图1D所示，对导电材料层114进行第二平坦化处理，以在导电材料层114中形成凹陷128，剩余的第二氧化材料层106形成第二氧化层116，剩余的导电材料层114形成第一键合结构122，即第一键合结构122表面低于第二氧化层116表面；其中，在第二平坦化处理中，对第二氧化材料层106的去除速率小于对导电材料层114的去除速率。
这里，第一键合结构122包括位于第一氧化层104中的第一导电柱124和位于第二氧化层116中的第一互连结构126；其中，对于第一键合结构122而言，第一互连结构126沿X方向上的尺寸W126大于第一导电柱124沿X方向上的尺寸W124。
这里，第一互连结构126沿Z方向上具有相对设置的顶部和底部，第一互连结构126的底部和第一导电柱124接触。第一互连结构126侧壁和底部之间的夹角为尖角，即第一互连结构126和第一氧化层104、第二氧化层116之间的接触界面存在尖角。
仍参考图1D所示，第二氧化层116在Z方向具有相对的第一表面118和第二表面120，其中，第二表面120和第一氧化层104接触。第二氧化层116的第一表面118未覆盖第一互连结构126表面，即第二氧化层116的第一表面118完全暴露出第一互连结构126表面。
如图1E所示，使用类似的工艺方法可以形成依次堆叠设置的第二衬底130、第三氧化层132和第四氧化层134，以及贯穿第三氧化层132和第四氧化层134的第二键合结构136；其中，第二键合结构136包括位于第三氧化层132中的第二导电柱138和位于第四氧化层134中的第二互连结构140；第二互连结构140沿X方向上的尺寸W140大于第二导电柱138沿X方向上的尺寸W138。
这里，第一互连结构126沿X方向上的尺寸W126大于第二互连结构140沿X方向上的尺寸W140。将第一衬底102和第二衬底130键合，第一衬底102上的第一互连结构126和第二衬底130上的第二互连结构140一一对准。其中，第一互连结构126也可以称为大焊垫(BigPad)，第二互连结构140也可以称为小焊垫(Small Pad)。
这里，第四氧化层134在Z方向具有相对的第一表面和第二表面，其中，第四氧化层134的第二表面和第三氧化层132接触。第四氧化层134的第一表面未覆盖第二互连结构140表面，即第四氧化层134的第一表面完全暴露出第二互连结构140表面。
仍然图1E所示，将第一衬底102和第二衬底130进行键合，以形成半导体结构100；其中，第二氧化层116和第四氧化层134接合，第一互连结构126和第二互连结构140一一对应连接。
需要说明的是，由于第二氧化层未覆盖第一互连结构表面，且第四氧化层未覆盖第二互连结构表面，在键合形成半导体结构的过程中，第一互连结构和第二互连结构受热膨胀，从而对键合界面施加应力作用。在第一互连结构和第二互连结构对键合界面施加的应力过大的情况下，甚至可能导致键合失败。
参考图2，图2为一示例提供的半导体结构的局部立体结构示意图。如图2所示，第一互连结构126侧壁和底部之间的夹角为直角，第一导电柱124和第一互连结构126之间通过尖角过渡连接，即该过渡连接处和第一氧化层104、第二氧化层116的接触界面存在尖角；第二互连结构140侧壁和底部之间的夹角为直角，第二导电柱138和第二互连结构140之间通过尖角过渡连接，即该过渡连接处和第三氧化层132、第四氧化层134的接触界面存在尖角；第一互连结构126顶部和第二互连结构140顶部之间也通过尖角过渡连接，即该过渡连接处和第二氧化层116、第四氧化层134的接触界面存在尖角。
需要说明的是，第一互连结构(或者，第二互连结构)和各氧化层之间的接触界面存在尖角，容易导致应力集中和较大的应变，过大的应力会导致氧化层开裂，而过大的应变会导致第一互连结构(或者，第二互连结构)永久变形。
这里，尖角指的是形成某个角度的两条边均为直线边。图2示意出尖角的角度为90度，实际上，本公开实施例对尖角的角度并无特殊的限定，形成角度的两条边均为直线边即为尖角。
有鉴于此，本公开实施例提供一种半导体结构及其制造方法。
参考图3，图3为本公开实施例提供的半导体结构的制造方法的流程示意图。如图3所示，本公开实施例提供一种半导体结构的制造方法，该方法包括：
步骤S301：提供第一衬底和位于第一衬底上的第二介质材料层，第二介质材料层内具有第一沟槽；
步骤S302：在第一沟槽内填充导电材料，导电材料具有突出于第二介质材料的表面；
步骤S303：在第二介质材料层以及导电材料的突出表面沉积第一介质材料层；
步骤S304：对第一介质材料层、第二介质材料层以及导电材料进行表面处理，形成具有第一表面的第一介质层和第一互连结构，第一互连结构具有第一中心区域和围绕第一中心区域的第一边缘区域，其中，形成的第一介质层的第一表面覆盖第一边缘区域，第一表面不覆盖第一中心区域。
参考图4A至图4F，图4A至图4F为本公开实施例提供的半导体结构的制造过程中的剖面结构示意图。下面将结合图4A至图4F，详细地说明本公开实施例提供的半导体结构的制造过程。
本公开实施例中，在步骤S301中，提供第一衬底402和位于第一衬底402上的第二介质材料层406，第二介质材料层406内具有第一沟槽410。
如图4A所示，提供依次堆叠设置的第一衬底402、第五介质层404和第二介质材料层406。
这里，第一衬底402可以为半导体衬底；具体包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底等)、至少一个III-V化合物半导体材料(例如为氮化镓(GaN)衬底、砷化镓(GaAs)衬底、磷化铟(InP)衬底等)、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料，还可以包括其他含半导体材料的衬底，例如绝缘体上硅(SOI)衬底、绝缘体上锗(GeOI)衬底、绝缘层上的多晶半导体层、硅锗衬底等。
这里，第一衬底402上可以形成存储阵列；或者，第一衬底402上可以形成外围电路。示例性地，存储阵列可以为动态随机存取存储器(Dynamic Random Access Memory，DRAM)存储阵列。
这里，第一衬底402上还可以设置导电线，该导电线可以实现第一衬底402上的存储阵列或者外围电路的电信号引出。此时，第五介质层404覆盖第一衬底402和导电线，第二介质材料层406覆盖第五介质层404。
这里，形成第五介质层404和第二介质材料层406的工艺可以包括但不限于化学气相沉积(Chemical Vapor Deposition，CVD)、物理气相沉积(Physical Vapor Deposition，PVD)、原子层沉积(Atomic Layer Deposition，ALD)或其任何组合。
这里，第五介质层404和第二介质材料层406的材料可以相同或者不同。例如，第五介质层404和第二介质材料层406的材料均为氧化硅。在一具体实施例中，第五介质层404和第二介质材料层406的材料可以为由正硅酸乙酯(tetraethyl orthosilicate，TEOS)制备得到的氧化硅。在另一具体实施例中，第五介质层404的材料是氧化硅，第二介质材料层406的材料是碳氮化硅。
如图4A所示，在一些实施例中，沿Z方向，刻蚀形成依次贯穿第二介质材料层406和第五介质层404且暴露出第一衬底402的第三沟槽408。
示例性地，可以在第二介质材料层上形成掩膜层，利用掩膜层的开口依次刻蚀第二介质材料层和第五介质层，以形成第三沟槽。其中，掩膜层可以用于实现刻蚀的对准和刻蚀深度的控制，从而确保第三沟槽刻蚀深度的均匀性。
这里，形成第三沟槽408的工艺可以包括但不限于干法刻蚀。
如图4A所示，在一些实施例中，步骤S301，包括：采用刻蚀工艺在第二介质材料层406中对应于第三沟槽408的位置形成第一沟槽410；其中，第一沟槽410沿X方向上的尺寸W410大于第三沟槽408沿X方向上的尺寸W408。蚀刻完成后，第一沟槽410在X方向上具有相对的第一侧壁454和第二侧壁456，第一侧壁454和第二侧壁456之间具有不同的水平距离。具体而言，在Z方向的不同高度位置处，第一侧壁454和第二侧壁456之间的水平距离不同，即第一沟槽410沿X方向上的尺寸W410不是某个固定值。
图4A仅示意出第一侧壁454和第二侧壁456之间的水平距离不同的一种实施方式，即沿Z方向的负方向，第一沟槽410的第一侧壁454和第二侧壁456之间的水平距离减小。在一具体示例中，第一沟槽410侧壁和底部之间的夹角为圆角，第一沟槽410侧壁和底部之间通过圆弧边连接。
示例性地，可以在第二介质材料层上形成掩膜层，例如使用多晶硅作为掩膜层，对应于第三沟槽的位置，使用各向同性刻蚀为主的刻蚀程序(Recipe)刻蚀第二介质材料层，即该刻蚀程序中在高度方向(即Z方向)上的刻蚀速率和在宽度方向(即X方向)上的刻蚀速率基本相同，以形成第一沟槽；其中，第一沟槽侧壁和底部之间的夹角为圆角。
这里，可以通过刻蚀工艺的刻蚀角度和刻蚀气体之间的配比等，使得第一沟槽侧壁和底部之间形成圆角。例如，上述刻蚀程序中的刻蚀气体为含氟气体，例如，三氟甲烷(CHF3)、二氟甲烷(CH2F2)或者二氟乙烷(C2H4F2)。
本公开实施例中，在步骤S302中，在第一沟槽410内填充导电材料，导电材料层414具有突出于第二介质材料层406的表面。
如图4B所示，在第三沟槽408和第一沟槽410中填充导电材料，以形成初始导电材料层412；其中，初始导电材料层412填满第三沟槽408和第一沟槽410且覆盖第二介质材料层406表面。
示例性地，可以向第三沟槽和第一沟槽中沉积铜种子层；可以通过电化学沉积(Electrochemical Deposition，ECP)在铜种子层表面进行铜材料填充，铜材料层可以填满第三沟槽和第一沟槽且覆盖第二介质材料层表面。
这里，在第三沟槽408和第一沟槽410中填充的导电材料可以包括但不限于金、铜或者铝等等。在一具体实施例中，在第三沟槽408和第一沟槽410中填充铜。
如图4C所示，对初始导电材料层412进行第一平坦化处理，以暴露出第二介质材料层406表面，剩余的初始导电材料层412形成导电材料层414，导电材料层414突出于第二介质材料层406表面；其中，在第一平坦化处理中，对第二介质材料层406的去除速率大于对初始导电材料层412的去除速率。
这里，第一平坦化处理可以包括但不限于化学机械研磨处理(ChemicalMechanical Polishing，CMP)。示例性地，可以选择合适的研磨液，使得CMP对第二介质材料层的去除速率大于对初始导电材料层的去除速率。
在一些实施例中，导电材料层414表面最高点和第二介质材料层406表面之间的高度差为5nm至50nm。
本公开实施例中，在步骤S303中，在第二介质材料层406以及导电材料的突出表面沉积第一介质材料层416。
如图4D所示，形成覆盖导电材料层414和第二介质材料层406表面的第一介质材料层416。
这里，形成第一介质材料层416的工艺可以包括但不限于CVD、PVD、ALD或其任何组合。
这里，第五介质层404、第二介质材料层406和第一介质材料层416的材料可以相同或者不同。在一些实施例中，第五介质层404和第二介质材料层406的材料可以例如为氧化硅，第一介质材料层416的材料可以例如为碳氮化硅。如此，第一介质材料层可以阻挡键合过程中导电材料的扩散，有利于提高键合质量。
本公开实施例中，在步骤S304中，对第一介质材料层416、第二介质材料层406以及导电材料层414进行表面处理，形成具有第一表面422的第一介质层420和第一互连结构426，第一互连结构426具有第一中心区域428和围绕第一中心区域428的第一边缘区域430，其中，形成的第一介质层420的第一表面422覆盖第一边缘区域430，第一表面422不覆盖第一中心区域428。
如图4E所示，对第一介质材料层416、第二介质材料层406以及导电材料层414进行第二平坦化处理，剩余的第一介质材料层416形成第一介质层420，剩余的第二介质材料层406形成第二介质层418，剩余的导电材料层414包括位于第五介质层404中的部分和位于第一介质层420、第二介质层418中的部分；其中，在第二平坦化处理中，对第一介质材料层416的去除速率小于对导电材料层414的去除速率。
这里，第一互连结构426的第一中心区域428表面低于第一介质层420表面，以形成凹陷。在一些实施例中，第一介质层420表面和第一中心区域428表面最低点之间的高度差可以小于10nm。
这里，第二平坦化处理可以包括但不限于CMP。示例性地，可以选择合适的研磨液，使得CMP对第一介质材料层的去除速率小于对导电材料层的去除速率。
这里，位于第五介质层404中的部分导电材料层414形成第一导电柱436，位于第一介质层420、第二介质层418中的部分导电材料层414形成第一互连结构426；其中，第一互连结构426沿X方向上的尺寸大于第一导电柱436沿X方向上的尺寸。
这里，第一介质层420在Z方向具有相对的第一表面422和第二表面424，其中，第二表面424和第二介质层418接触。第一互连结构426具有第一中心区域428和围绕第一中心区域428的第一边缘区域430，其中，形成的第一介质层420的第一表面422覆盖第一边缘区域430，第一表面422不覆盖第一中心区域428。
本公开实施例中，第一互连结构具有第一中心区域和围绕第一中心区域的第一边缘区域，第一介质层的第一表面覆盖第一边缘区域且暴露第一中心区域，如此在后续键合过程中，第一互连结构受热膨胀时第一边缘区域向第一介质层施加应力作用，此时第一边缘区域被掩埋在第一介质层中，第一介质层也会向第一边缘区域施加反作用力，第一边缘区域和第一介质层相互挤压，使得第一中心区域产生应力集中，以促进第一中心区域膨胀进而促进键合过程。
此外，本公开实施例中，进行第二平坦化处理的过程中，电耦腐蚀可能在第一边缘区域形成孔洞(Void)，由于第一介质层覆盖第一边缘区域，如此在后续键合过程中，即便第一边缘区域和第一介质层之间存在孔洞，该孔洞也不会影响键合质量。并且，在后续键合退火的过程中，孔洞的存在也会使得第一互连结构具有更多的膨胀空间，从而缓解键合界面的应力。
在一些实施例中，第一互连结构426和第一导电柱436之间过渡连接处还可以设置为圆角。如此，可以消除或者减轻应力集中以降低和第一互连结构426底部接触的第五介质层404、第二介质层418产生开裂的风险，且可以减小应变以降低第一互连结构426产生永久变形的风险。
如图4E所示，第一介质层420覆盖第一边缘区域430且暴露出第一中心区域428。第一沟槽在X方向上具有相对的第一侧壁和第二侧壁，填充导电材料后形成第一互连结构426在X方向上具有相对的第一侧壁432和第二侧壁434。在第一表面422处，第一侧壁432和第二侧壁434之间具有第一水平距离L1；在第二表面424处，第一侧壁432和第二侧壁434之间具有第二水平距离L2；在第二介质层418中，第一侧壁432和第二侧壁434之间具有第三水平距离L3；其中，第一水平距离L1不大于第二水平距离L2，第三水平距离L3不大于第二水平距离L2。
当然，在实际的半导体结构中，第一侧壁432和第二侧壁434可能并非严格的平面，如此第一侧壁432和第二侧壁434之间的水平距离并不是某个固定值，可以将第一侧壁432和第二侧壁434之间的最小水平距离作为第一水平距离。类似地，第二水平距离和第三水平距离也为最小水平距离。
如图4F所示，在一些实施例中，该方法还包括：提供第二衬底438，第二衬底438具有第三介质层444和设置在第三介质层444中的第二互连结构446，将第二衬底438与第一衬底402对准，以将第三介质层444和第一介质层420不使用粘接剂直接粘合，第一互连结构426和第二互连结构446不使用粘接剂直接粘合，以形成半导体结构400。
在一些实施例中，第二衬底438和第三介质层444之间还设有第四介质层442，第二互连结构446包括位于第四介质层442中的部分和位于第三介质层444中的部分。
在一些实施例中，第二衬底438和第四介质层442之间还设有第六介质层440，第六介质层440中设有第二导电柱452，第二导电柱452和第二互连结构446一一对应连接。
示例性地，提供依次堆叠设置的第二衬底、第六介质层和第四介质材料层；刻蚀形成依次贯穿第四介质材料层和第六介质层且暴露出第二衬底的第四沟槽；采用刻蚀工艺在第四介质材料层中对应于第四沟槽的位置形成第二沟槽；在第四沟槽和第二沟槽中填充导电材料，并进行第一平坦化处理，使得导电材料突出于第四介质材料表面；形成覆盖导电材料和第四介质材料层表面的第三介质材料层；对第三介质材料层、第四介质材料层以及导电材料进行第二平坦化处理，以形成第三介质层和第二互连结构。这里，形成第二互连结构和形成第一互连结构的过程类似，在此不再赘述。
这里，位于第六介质层440中的部分导电材料层形成第二导电柱452，以及位于第四介质层442和第三介质层444中的部分导电材料层形成第二互连结构446。第二互连结构446具有第二中心区域448和围绕第二中心区域448的第二边缘区域450，其中，形成的第三介质层444覆盖第二边缘区域450，第三介质层444不覆盖第二中心区域448。
这里，将第二衬底438与第一衬底402对准，进行混合键合(Hybrid Bonding，HB)以将第三介质层444和第一介质层420接合，第一互连结构426和第二互连结构446接合。第三介质层444和第一介质层420、第一互连结构426和第二互连结构446之间的键合过程未使用粘结剂。
在一些实施例中，第一互连结构426和第二互连结构446之间过渡连接处还可以设置为圆角。如此，可以消除或者减轻应力集中以降低和第一互连结构426顶部和第二互连结构446顶部接触的第一介质层420、第三介质层444产生开裂的风险，且可以减小应变以降低第一互连结构426和第二互连结构446产生永久变形的风险。
参考图5，图5为本公开实施例提供的半导体结构的剖面结构示意图。如图5所示，本公开实施例提供一种半导体结构，该半导体结构400包括：
第一衬底402，设置在第一衬底402上的第一介质层420以及设置在第一介质层420中的第一互连结构426；其中，第一介质层420具有第一表面422，第一互连结构426具有第一中心区域428和围绕第一中心区域428的第一边缘区域430，第一边缘区域430被第一介质层420的第一表面422覆盖，第一介质层420的第一表面422不覆盖第一中心区域428。
在一些实施例中，第一介质层420还具有与第一表面422相对的第二表面424，第一边缘区域430在第一方向(即X方向)上具有相对的第一侧壁432和第二侧壁434，在第一表面422，第一侧壁432和第二侧壁434之间具有第一水平距离，在第二表面424，第一侧壁432和第二侧壁434之间具有第二水平距离，第一水平距离不大于第二水平距离，其中，X方向为第一互连结构426的水平延伸方向。
在一些实施例中，第一衬底402上还包括第二介质层418，第一边缘区域430和第一中心区域428还包括掩埋在第二介质层418中的部分。
在一些实施例中，第二介质层418与第二表面424接触，掩埋在第二介质层418的第一侧壁432和第二侧壁434之间具有第三水平距离，第三水平距离不大于第二水平距离。
在一些实施例中，该半导体结构400还包括第二衬底438，第二衬底438上包括第三介质层444以及设置在第三介质层444中的第二互连结构446，第三介质层444和第一介质层420不使用粘接剂直接粘合，第一互连结构426和第二互连结构446不使用粘接剂直接粘合。
在一些实施例中，第二互连结构446具有与第一中心区域428接合的第二中心区域448和被第三介质层444掩埋的第二边缘区域450。
这里，第一互连结构426沿X方向上的尺寸大于第二互连结构446沿X方向上的尺寸，第一互连结构426侧壁和底部之间的圆角的半径R426大于第二互连结构446侧壁和底部之间的圆角的半径R446。
在一具体实施例中，第一互连结构426侧壁和底部之间的圆角的半径R426为60nm，第二互连结构446侧壁和底部之间的圆角的半径R426为30nm。
在一些实施例中，第二边缘区域450与第一边缘区域430在第一方向(即X方向)上存在预定偏移量，预定偏移量为0nm至50nm，其中，X方向为第一互连结构的水平延伸方向。
这里，将第一衬底和第二衬底进行对准可能存在一定的偏移，导致第一互连结构和第二互连结构沿X方向上存在一定的偏移。预定偏移量可以指的是第一互连结构沿Z方向的中心轴和第二互连结构沿Z方向的中心轴在X方向上的偏移量。
实际上，可以运用仿真技术可以模拟出在混合键合中第一互连结构、第二互连结构和各介质层的应力和应变，找出应力最大和应变最大点，对第一互连结构和第二互连结构的圆角结构进行优化设计，使得各介质层的应力和第一互连结构、第二互连结构的应变在一定范围内，从而保证各介质层不会开裂以及第一互连结构、第二互连结构不会发生塑性变形。
本公开实施例提供一种半导体结构及其制造方法。所述半导体结构包括：第一衬底，设置在所述第一衬底上的第一介质层以及设置在所述第一介质层中的第一互连结构；其中，所述第一介质层具有第一表面，所述第一互连结构具有第一中心区域和围绕所述第一中心区域的第一边缘区域，所述第一边缘区域被所述第一介质层的第一表面覆盖，所述第一介质层的第一表面不覆盖所述第一中心区域。本公开实施例中，第一互连结构具有第一中心区域和围绕第一中心区域的第一边缘区域，第一介质层的第一表面覆盖第一边缘区域且暴露第一中心区域，如此在后续键合过程中，第一互连结构受热膨胀时第一边缘区域和第一介质层相互挤压，以促进第一中心区域膨胀进而促进键合过程。
应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本公开的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本公开的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开实施例的实施过程构成任何限定。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。
以上所述仅为本公开的优选实施方式，并非因此限制本公开的专利范围，凡是在本公开的发明构思下，利用本公开说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本公开的专利保护范围内。

Claims (10)

1.一种半导体结构，其特征在于，所述半导体结构包括：
第一衬底，设置在所述第一衬底上的第一介质层以及设置在所述第一介质层中的第一互连结构；其中，所述第一介质层具有第一表面，所述第一互连结构具有第一中心区域和围绕所述第一中心区域的第一边缘区域，所述第一边缘区域被所述第一介质层的第一表面覆盖，所述第一介质层的第一表面不覆盖所述第一中心区域。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一介质层还具有与所述第一表面相对的第二表面，所述第一边缘区域在第一方向上具有相对的第一侧壁和第二侧壁，在所述第一表面，所述第一侧壁和所述第二侧壁之间具有第一水平距离，在所述第二表面，所述第一侧壁和所述第二侧壁之间具有第二水平距离，所述第一水平距离不大于所述第二水平距离，其中，所述第一方向为所述第一互连结构的水平延伸方向。
3.根据权利要求2所述的半导体结构，其特征在于，所述第一衬底上还包括第二介质层，所述第一边缘区域和所述第一中心区域还包括掩埋在所述第二介质层中的部分。
4.根据权利要求3所述的半导体结构，其特征在于，所述第二介质层与所述第二表面接触，掩埋在所述第二介质层的第一侧壁和第二侧壁之间具有第三水平距离，所述第三水平距离不大于所述第二水平距离。
5.根据权利要求1至4中任一项所述的半导体结构，其特征在于，所述半导体结构还包括第二衬底，所述第二衬底上包括第三介质层以及设置在所述第三介质层中的第二互连结构，所述第三介质层和所述第一介质层不使用粘接剂直接粘合，所述第一互连结构和所述第二互连结构不使用粘接剂直接粘合。
6.根据权利要求5所述的半导体结构，其特征在于，所述第二互连结构具有与所述第一中心区域接合的第二中心区域和被所述第三介质层掩埋的第二边缘区域。
7.根据权利要求6所述的半导体结构，其特征在于，所述第二边缘区域与所述第一边缘区域在第一方向上存在预定偏移量，所述预定偏移量为0nm至50nm，其中，所述第一方向为所述第一互连结构的水平延伸方向。
8.一种半导体结构的制造方法，其特征在于，所述方法包括：
提供第一衬底和位于所述第一衬底上的第二介质材料层，所述第二介质材料层内具有第一沟槽；
在所述第一沟槽内填充导电材料，所述导电材料具有突出于所述第二介质材料层的表面；
在所述第二介质材料层以及所述导电材料的突出表面沉积第一介质材料层；
对所述第一介质材料层、所述第二介质材料层以及所述导电材料进行表面处理，形成具有第一表面的第一介质层和第一互连结构，所述第一互连结构具有第一中心区域和围绕所述第一中心区域的第一边缘区域，其中，形成的第一介质层的第一表面覆盖所述第一边缘区域，所述第一表面不覆盖所述第一中心区域。
9.根据权利要求8所述的制造方法，其特征在于，所述提供第一衬底和位于所述第一衬底上的第二介质材料层，所述第二介质材料层内具有第一沟槽，包括：
采用刻蚀工艺在所述第二介质材料层中形成所述第一沟槽，蚀刻完成后，所述第一沟槽在第一方向上具有相对的第一侧壁和第二侧壁，第一侧壁和第二侧壁之间具有不同的水平距离，所述第一方向为所述第一互连结构的水平延伸方向。
10.根据权利要求8所述的制造方法，其特征在于，所述方法还包括：
提供第二衬底，所述第二衬底具有第三介质层和设置在所述第三介质层中的第二互连结构，将所述第二衬底与所述第一衬底对准，以将所述第三介质层和所述第一介质层不使用粘接剂直接粘合，所述第一互连结构和所述第二互连结构不使用粘接剂直接粘合。
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