CN117594562A - 封装结构和其制造方法 - Google Patents
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- CN117594562A CN117594562A CN202310220283.XA CN202310220283A CN117594562A CN 117594562 A CN117594562 A CN 117594562A CN 202310220283 A CN202310220283 A CN 202310220283A CN 117594562 A CN117594562 A CN 117594562A
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- 238000000034 method Methods 0.000 title description 13
- 238000004519 manufacturing process Methods 0.000 title description 7
- 239000000758 substrate Substances 0.000 claims abstract description 78
- 239000010410 layer Substances 0.000 claims description 287
- 239000002070 nanowire Substances 0.000 claims description 271
- 230000008018 melting Effects 0.000 claims description 18
- 238000002844 melting Methods 0.000 claims description 18
- 239000011529 conductive interlayer Substances 0.000 claims description 15
- 238000004806 packaging method and process Methods 0.000 abstract 1
- 229910000765 intermetallic Inorganic materials 0.000 description 70
- 239000000463 material Substances 0.000 description 33
- 239000010949 copper Substances 0.000 description 26
- 229910052782 aluminium Inorganic materials 0.000 description 13
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 13
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 12
- 239000002184 metal Substances 0.000 description 12
- 229910052733 gallium Inorganic materials 0.000 description 11
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 10
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 10
- 239000012790 adhesive layer Substances 0.000 description 10
- 239000002253 acid Substances 0.000 description 9
- 229910052802 copper Inorganic materials 0.000 description 9
- 239000011888 foil Substances 0.000 description 9
- 238000009713 electroplating Methods 0.000 description 8
- 238000002048 anodisation reaction Methods 0.000 description 7
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 6
- 239000004020 conductor Substances 0.000 description 6
- 239000010931 gold Substances 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 230000009969 flowable effect Effects 0.000 description 5
- 230000000149 penetrating effect Effects 0.000 description 5
- 238000004070 electrodeposition Methods 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 238000007747 plating Methods 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000004593 Epoxy Substances 0.000 description 3
- MUBZPKHOEPUJKR-UHFFFAOYSA-N Oxalic acid Chemical compound OC(=O)C(O)=O MUBZPKHOEPUJKR-UHFFFAOYSA-N 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 3
- 238000003491 array Methods 0.000 description 3
- 229910052797 bismuth Inorganic materials 0.000 description 3
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 3
- 239000011889 copper foil Substances 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 229910052738 indium Inorganic materials 0.000 description 3
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 239000004332 silver Substances 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 239000004743 Polypropylene Substances 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 238000007743 anodising Methods 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- CDZGJSREWGPJMG-UHFFFAOYSA-N copper gallium Chemical class [Cu].[Ga] CDZGJSREWGPJMG-UHFFFAOYSA-N 0.000 description 2
- KUNSUQLRTQLHQQ-UHFFFAOYSA-N copper tin Chemical class [Cu].[Sn] KUNSUQLRTQLHQQ-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- -1 pH < 3) Chemical class 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 229920001155 polypropylene Polymers 0.000 description 2
- 239000011148 porous material Substances 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- JYEUMXHLPRZUAT-UHFFFAOYSA-N 1,2,3-triazine Chemical compound C1=CN=NN=C1 JYEUMXHLPRZUAT-UHFFFAOYSA-N 0.000 description 1
- XQUPVDVFXZDTLT-UHFFFAOYSA-N 1-[4-[[4-(2,5-dioxopyrrol-1-yl)phenyl]methyl]phenyl]pyrrole-2,5-dione Chemical compound O=C1C=CC(=O)N1C(C=C1)=CC=C1CC1=CC=C(N2C(C=CC2=O)=O)C=C1 XQUPVDVFXZDTLT-UHFFFAOYSA-N 0.000 description 1
- FRWYFWZENXDZMU-UHFFFAOYSA-N 2-iodoquinoline Chemical compound C1=CC=CC2=NC(I)=CC=C21 FRWYFWZENXDZMU-UHFFFAOYSA-N 0.000 description 1
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910001080 W alloy Inorganic materials 0.000 description 1
- 150000007513 acids Chemical class 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- LTPBRCUWZOMYOC-UHFFFAOYSA-N beryllium oxide Inorganic materials O=[Be] LTPBRCUWZOMYOC-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- KRVSOGSZCMJSLX-UHFFFAOYSA-L chromic acid Chemical compound O[Cr](O)(=O)=O KRVSOGSZCMJSLX-UHFFFAOYSA-L 0.000 description 1
- 230000009194 climbing Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 238000004090 dissolution Methods 0.000 description 1
- 239000003792 electrolyte Substances 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 239000011152 fibreglass Substances 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000013067 intermediate product Substances 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- LPUQAYUQRXPFSQ-DFWYDOINSA-M monosodium L-glutamate Chemical compound [Na+].[O-]C(=O)[C@@H](N)CCC(O)=O LPUQAYUQRXPFSQ-DFWYDOINSA-M 0.000 description 1
- 235000013923 monosodium glutamate Nutrition 0.000 description 1
- 239000004223 monosodium glutamate Substances 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 235000006408 oxalic acid Nutrition 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920003192 poly(bis maleimide) Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000004814 polyurethane Substances 0.000 description 1
- 229920002635 polyurethane Polymers 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 1
- 238000009827 uniform distribution Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
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- H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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Abstract
公开一种封装结构。所述封装结构包含衬底,其包含传导性元件;和复数个电线,其具有表面区域,通过所述表面区域可耗散所述传导性元件的热量,进而降低所述传导性元件的接合温度。所述封装结构还包含传导性层,其安置于所述衬底的所述传导性元件与所述复数个电线之间。所述传导性层将所述复数个电线附接于所述传导性元件上方。
Description
技术领域
本公开涉及封装结构和其制造方法。
背景技术
为了降低接合温度,已在铜(Cu)-Cu接合中使用纳米线,这被视为实现细间距集成并且替换焊料接合的替代性接合方法。
在Cu-Cu接合中使用纳米线的现有制造工艺中,铝箔直接形成于具有传导性支柱(例如,Cu支柱)的表面上。对铝箔执行阳极化操作以制作具有多孔或渗透结构的阳极化铝(AAO)样板。使用图案化光致抗蚀剂遮挡AAO样板上并不意图形成纳米线的区。随后,执行电沉积操作以填充多孔或渗透AAO,因此在传导性支柱上直接形成纳米线。然后,从具有传导性支柱的表面移除光致抗蚀剂和AAO样板。
然而,这类制造工艺的问题包含例如使用厚铝箔(例如,大于10μm)充当AAO样板,其中厚铝箔易于从下伏的衬底剥离。而且,采用强酸(例如,pH<3)进行阳极化工序,这类化学品可能限制其它组件(例如下伏的结构)的操作性能。另外,用以形成小的致密开口的图案化光致抗蚀剂可能进一步减小传导性支柱的直径和间距。此外,在金属(例如,Cu)电沉积之后再次使用强酸(例如,pH<3)移除AAO样板,这可降低刚形成的纳米线的结构完整性。
发明内容
在一些布置中,一种封装结构包含衬底,其包含传导性元件;和复数个电线,其具有表面区域,通过所述表面区域可耗散所述传导性元件的热量,进而降低所述传导性元件的接合温度。所述封装结构还包含传导性层,其安置于所述衬底的所述传导性元件与所述复数个电线之间。所述传导性层将所述复数个电线附接于所述传导性元件上方。
在一些布置中,一种封装结构包含第一传导性元件;和第一低温接合结构,其安置于所述第一传导性元件上方并且使所述第一传导性元件与第二传导性元件连接。所述封装结构还包含第一传导性间层,其将所述第一传导性元件接合到所述第一低温接合结构并且与所述第二传导性元件间隔开。所述第一低温接合结构具有与第一传导性间层接触的非缠结部分和处于所述第一传导性间层外部的缠结部分。
附图说明
当结合附图阅读时,从以下具体实施方式容易理解本公开的各方面。应注意,不同特征可不按比例绘制。为了论述清楚起见,可任意地增大或减小各种特征的尺寸。
图1A说明根据本公开的一些布置的纳米线接合结构的横截面视图。
图1B说明根据本公开的一些布置的纳米线接合结构的部分的横截面视图。
图1C说明根据本公开的一些布置的纳米线接合结构的横截面视图。
图1D说明根据本公开的一些布置的纳米线接合结构的部分的横截面视图。
图1E说明根据本公开的一些布置的纳米线接合结构的部分的横截面视图。
图1F说明根据本公开的一些布置的纳米线接合结构的部分的横截面视图。
图1G说明根据本公开的一些布置的纳米线接合结构的部分的横截面视图。
图1H说明根据本公开的一些布置的纳米线接合结构的放大视图。
图1I说明根据本公开的一些布置的纳米线接合结构的放大视图。
图1J说明根据本公开的一些布置的纳米线接合结构的放大视图。
图2A说明根据本公开的一些布置的纳米线接合结构的横截面视图。
图2B说明根据本公开的一些布置的纳米线接合结构的横截面视图。
图2C说明根据本公开的一些布置的纳米线接合结构的横截面视图。
图3A说明根据本公开的一些布置的纳米线接合结构的横截面视图。
图3B说明根据本公开的一些布置的纳米线接合结构的横截面视图。
图3C说明根据本公开的一些布置的纳米线接合结构的横截面视图。
图3D说明根据本公开的一些布置的纳米线接合结构的横截面视图。
图3E说明根据本公开的一些布置的纳米线接合结构的放大视图。
图4A到图4H说明根据本公开的一些布置的从横截面的视角来看用于制造纳米线接合结构的方法的各个中间产品阶段。
贯穿图式和详细描述使用共同参考数字以指示相同或类似元件。从以下结合附图作出的详细描述,本公开将会更显而易见。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同布置或实例。下文描述组件和布置的特定实例。当然,这些组件和布置仅为实例且并不意欲为限制性的。在本公开中,在以下描述中对第一特征在第二特征上方或上的形成的参考可包含第一特征与第二特征直接接触形成的布置,且还可包含额外特征可形成在第一特征与第二特征之间从而使得第一特征与第二特征可不直接接触的布置。另外,本公开可在各种实例中重复附图标记和/或字母。这一重复是出于简化和清楚的目的,且本身并不指示所论述的各种不知和/或配置之间的关系。
下文详细地论述本公开的布置。然而,应了解,本公开提供了可在多种多样的特定情境中实施的许多适用的概念。所论述的特定布置仅是说明性的且并不限制本公开的范围。
本公开提供纳米线接合结构和其制造方法。纳米线形成于临时载体上并且接着转移到处于传导性支柱的顶表面上方的接合层。另外,在回焊操作期间,接合层可软化、变得可流动,或爬升/流到纳米线的侧面上。金属间化合物(IMC)可形成于纳米线与接合层之间以提高接合强度。常规纳米线接合结构包含所界定的致密区(较多纳米线)和稀疏区(较少纳米线),且因此,可获得纳米线的集群结构,在金属-金属接合完成时显现空隙。如本文中所公开地制备的纳米线提供纳米线的大致均匀分布或布置。因此,在金属-金属(例如,Cu-Cu)接合之后形成较少空隙或无空隙,且可提高电连接的可靠性。另外,实施本公开的纳米线质量转移操作可实现较小的支柱或衬垫间距(例如,小于30nm)和低温(例如,小于150℃)金属-金属接合。
图1A说明根据本公开的一些布置的纳米线接合结构1的横截面视图。纳米线接合结构1包含衬底10、13、传导性元件11、14、纳米线12、15和底部填充物16。
在一些布置中,衬底10可包含例如印刷电路板(PCB),例如纸基铜箔层合物、复合物铜箔层合物,或聚合物浸渍玻璃纤维基铜箔层合物。在一些布置中,衬底10可包含单元衬底或条带衬底。举例来说,单元衬底可包含单元芯片(例如,从晶片切割的通信芯片、微处理器芯片、图形芯片或微机电系统(MEMS)芯片)、单元封装、单元插入件或其组合。条带衬底可包含例如多个单元衬底。在一些布置中,衬底10可包含互连结构,例如重布层(RDL)和/或接地元件。
衬底10可包含面向衬底13的表面101。表面101可包含主动表面。如本文所使用,组件的术语术语“主动侧”或“主动表面”可指电子组件或无源元件的上面安置有电气或接触端子(例如接触衬垫、传导性立柱或传导性支柱)以用于传输电信号或电力的表面。组件的“非主动侧”或“非主动表面”可指电子组件的上面不安置接触端子的表面。衬底10可包含接近于衬底10的表面101、邻近于衬底10的表面101、直接处于衬底10的表面101上或嵌入于衬底10的表面101中并且被衬底10的表面101暴露的一或多个传导性衬垫10p。介电层10d可直接安置于衬底10的表面101上并且覆盖传导性衬垫10p中的每一个的一部分但非全部。传导性衬垫10p中的每一个的另一部分可被介电层10d暴露。举例来说,介电层10d可包含暴露传导性衬垫10p中的每一个的另一部分的一或多个开口。
介电层10d可包含例如有机材料(例如,焊料掩模、聚酰亚胺(PI)、环氧树脂、味之素堆积膜(ABF)、聚丙烯(PP)和双马来酰亚胺三嗪(BT))、无机材料(例如氧化硅(SiOx)、氮化硅(SiNx)、氧化钽(TaOx)、硅、玻璃、陶瓷和石英),或其中的两种或更多种的组合。
晶种层10s可安置于衬底10的表面101上方。晶种层10s可安置于介电层10d的一部分上方并且延伸到介电层10d的暴露传导性衬垫10p的开口中。晶种层10s可与介电层10d的背对衬底10的表面直接接触。晶种层10s可与传导性衬垫10p直接接触。在一些布置中,晶种层10s可包含子层10s1和10s2。在一些布置中,晶种层10s可包含例如钛(Ti)、铜(Cu)、镍(Ni)、另一金属、合金(例如钛-钨合金(TiW)),或其组合。晶种层10s可包含子层10s1和10s2。在一些布置中,子层10s1可包含Cu且子层10s2可包含Ti。
一或多个传导性元件11可安置于衬底10的表面101上方。传导性元件11可安置于晶种层10s上方并且直接接触晶种层10s。传导性元件11中的每一个可与相应晶种层10s电连接。传导性元件11可与衬底10中的互连结构(为清楚起见而未示出)电连接。在一些布置中,可通过用晶种层10s进行电镀来形成传导性元件11。
传导性元件11可包含传导性通孔、传导性支柱(如图1A中所示)、传导性衬垫(如图2B中所示),或其组合。在一些布置中,传导性元件11可包含传导性材料,例如Cu、金(Au)、锡(Sn)、银(Ag)、铝(Al)、钨(W)、镍(Ni)或其它合适的材料。
传导性元件11可沿着大体上垂直于衬底10的表面101的方向延伸。在一些实例中,传导性元件11可具有6μm的长度或高度。在一些实例中,传导性元件11可具有从6μm到10μm的宽度或直径。在一些实例中,传导性元件11的间距(例如,两个相邻传导性元件11之间的距离)可小于30μm,例如20μm、10μm、9μm等。在其它布置中,可取决于不同应用(例如,衬底10和11的不同输入/输出(I/O)衬垫)来调整传导性元件11的长度、宽度和间距。举例来说,传导性元件11的长度可小于6μm或大于6μm。
传导性元件11的每一顶表面可设置有接合层11b。接合层11b可安置于传导性元件11的顶表面上方和/或直接接触传导性元件11的顶表面。接合层11b可覆盖或包封传导性元件11的顶表面。在一些布置中,接合层11b可覆盖或包封传导性元件11的侧面的部分,如图1G中所示。举例来说,接合层11b的侧面从传导性元件11的侧面突出。在一些布置中,接合层11b可覆盖或包封传导性元件11的整个侧面。接合层11b可安置于传导性元件11与纳米线12之间。在本公开中。纳米线12可被称为低温接合结构。接合层11b可环绕纳米线12的邻近于传导性元件11的端部。接合层11b可至少部分地环绕纳米线12的侧面,邻近于纳米线12的与传导性元件11相邻的端部。接合层11b可与彼此隔开的纳米线12在空间上相邻,使得接合层11b的一部分处于两个相邻纳米线12之间。在一些布置中,接合层11b可通过晶种层(图中未示出)电镀于传导性元件11的顶表面上方。在用于传导性元件11的电镀操作之后执行用于接合层11b的电镀操作。
在一些布置中,接合层11b可为一或多个传导性层,或可在整篇本公开中被称为间层、附接层、粘合层或辅助转移层。在一些布置中,接合层11b可被配置成将纳米线12接合、粘附或固定在传导性元件11的顶表面上方或上。在一些布置中,接合层11b可被配置成为纳米线12提供足够的接合强度,使得纳米线12可在质量转移操作中从临时载体成功地转移到传导性元件11的顶表面。换句话说,纳米线12可形成于临时载体上,且随后通过形成于纳米线12和接合层11b之间的附接或接合转移到传导性元件11的顶表面。
在一些布置中,接合层11b可包含可回焊材料,例如室温(例如,25到35摄氏度)可回焊材料。在一些布置中,接合层11b可包含焊接材料。在一些布置中,接合层11b可包含半传导性材料,例如镓(Ga)、铟(In)、锡(Sn)、铋(Bi),或其它合适的材料。在一些布置中,接合层11b和传导性元件11可包含相同材料。在一些布置中,接合层11b可具有不同于传导性元件11的材料。在一些布置中,接合层11b可具有2μm或更小的厚度。在一些布置中,接合层11b也可被称作传导性粘合层或传导性接触层。
传导性元件11的每一顶表面可设置有纳米线集群或纳米线阵列。举例来说,纳米线12可安置于传导性元件11的顶表面上方。在一些布置中,纳米线12可包含传导性材料,例如铜(Cu)、金(Au)、锡(Sn)、银(Ag)、铝(Al)、钨(W)、镍(Ni),或其它合适的材料。在一些布置中,纳米线12和传导性元件11可包含相同材料。在一些布置中,纳米线12可具有不同于传导性元件11的材料。
在一些布置中,每一纳米线12可具有杆状或圆筒形状。纳米线12可为实心或中空的。纳米线12的一部分可沿着大体上垂直于衬底10的表面101和/或平行于传导性元件11延伸所沿的方向的方向延伸。在一些实例中,纳米线12可具有从1μm到10μm的长度或高度。在一些实例中,纳米线12可具有从50nm到100nm的宽度或直径。在一些布置中,传导性元件11中的一个上的纳米线12(具有10μm的直径)的计数可大于18000、大于40000或甚至更大。在其它布置中,可取决于不同应用或不同制造条件或设置(例如,图4B中的操作的不同温度、电压和持续时间)来调整纳米线12的长度、宽度和计数。在一些布置中,纳米线12可具有不同于如图1D、1E和1F中所示的形状、长度、刚度和取向。
在图1A中,纳米线12的基底部分可沿同一方向大致取向或对准,所述方向例如沿衬底13的大体方向延伸。纳米线12的基底部分当中的间隔或间距(例如,纳米线12的两个相邻基底部分之间的距离)可基本恒定或相同。举例来说,纳米线12的基底部分可彼此大体平行。
在一些布置中,金属间化合物(IMC)层12i可形成于纳米线12与接合层11b之间,或形成于纳米线12和接合层11b的交接面处,在所述交接面中,相应纳米线12的端部嵌入于接合层11b中。在一些布置中,IMC层12i可覆盖或包封纳米线12的端部。在一些布置中,IMC层12i可至少部分地覆盖或包封纳米线12的侧面。在一些布置中,IMC层12i可通过接合层11b的一部分与传导性元件11的顶表面间隔开。在此情况下,纳米线12以及相关联的相应IMC层12i在接合层11b的主体中看起来好像“漂浮”在传导性元件11上方。在一些布置中,IMC层12i可在某些条件下,例如当纳米线12的相应端部紧接在质量转移操作之后极接近于传导性元件11的顶表面时接触传导性元件11的顶表面,致使IMC层12i占据纳米线12的相应端部和传导性元件11的所述顶表面之间的空间。
在一些布置中,IMC层12i可包含铜镓化合物或铜锡化合物。在一些布置中,IMC层12i可被配置成为纳米线12提供足够接合强度,使得纳米线12可在质量转移操作中从临时载体成功地转移到传导性元件11的顶表面。
在一些布置中,接合层11b的熔点可低于IMC层12i的熔点。在一些布置中,接合层11b的熔点可低于纳米线12的熔点。在一些布置中,接合层11b的熔点可低于传导性元件11的熔点。元件11、11b、12和12i的熔点差允许所述元件归因于温度差而接合,彼此上下地形成,如本文中所描述。
衬底10可使用传导性元件11和14以及纳米线12和15与衬底13电连接。在一些布置中,纳米线12和15被配置成降低传导性元件11和14的接合温度。举例来说,Cu-Cu直接接合温度(即,仅有传导性元件11和14,无纳米线)在接近Cu的熔点的温度(例如,500℃到600℃)下进行。Cu-Cu混合接合温度(即,仅有传导性元件11和14、平面化介电层,无纳米线)在从约210℃到约250℃的温度范围内进行。在纳米线12和15安置于传导性元件11和14上的情况下,Cu-Cu接合温度(即,传导性元件11和14与纳米线)可降低到约200℃。在一些布置中,Cu-Cu接合温度(即,传导性元件11和14与纳米线)可借助于镓甚至降低到约150℃。在一些布置中,用以接合纳米线12、15的相对集群的接合温度可低于Cu-Cu直接接合温度,并且也低于IMC层12i的熔点(例如,约254℃)。衬底13、传导性元件14和纳米线15可分别类似于衬底10、传导性元件11和纳米线12。一些详细描述可涉及在本文中关于衬底10、传导性元件11和纳米线12的对应公开内容,且在下文为了简洁不进行重复。
衬底13可安置于衬底10上方。衬底13可被称为上部衬底且衬底10可被称为下部衬底。衬底13可包含面向衬底10的表面131。表面131可包含主动表面。衬底13可包含接近于衬底13的表面131、邻近于衬底13的表面131、直接处于衬底13的表面131上,或嵌入于衬底13的表面131中并且被衬底13的表面131暴露的一或多个传导性衬垫(类似于10p)。例如介电层10d的介电层可直接安置于衬底13的表面131上并且覆盖衬底13的传导性衬垫中的每一个的一部分但非全部。传导性衬垫中的每一个的另一部分可被介电层暴露。举例来说,介电层可包含暴露传导性衬垫中的每一个的另一部分的一或多个开口。类似于晶种层10s的晶种层13s(包含子层13s1和13s2)可安置于衬底13的表面131上方。
一或多个传导性元件14可安置于衬底13的表面131上方。传导性元件14可安置于晶种层13s上方并且直接接触晶种层13s。传导性元件14中的每一个可与相应晶种层13s电连接。传导性元件14可与衬底13中的互连结构(为清楚起见未示出)电连接。
传导性元件14可包含传导性通孔、传导性支柱(如图1A中所示)、传导性衬垫(如图2A和2B中所示),或其组合。
传导性元件14的每一顶表面可设置有接合层14b。接合层14b可安置于传导性元件14的顶表面上方且/或直接接触传导性元件14的顶表面。接合层14b可覆盖或包封传导性元件14的顶表面。接合层14b可安置于传导性元件14与纳米线15之间。接合层14b可环绕纳米线15的与传导性元件14相邻的端部。接合层14b可至少部分地环绕纳米线15的侧面,邻近于纳米线15的与传导性元件14相邻的端部。接合层14b可与彼此隔开的纳米线15在空间上相邻。
在一些布置中,接合层14b可被配置成将纳米线15接合、粘附或固定到接近于传导性元件14的底表面处。在一些布置中,接合层14b可被配置成为纳米线15提供足够的接合强度,使得纳米线15可在质量转移操作中从临时载体成功地转移到传导性元件14的顶表面。
传导性元件14的每一顶表面可设置有纳米线集群或纳米线阵列。举例来说,纳米线15可安置于传导性元件14的顶表面上方。纳米线15可接触纳米线12。举例来说,纳米线15可直接接触纳米线12。
在一些布置中,IMC层15i可形成于纳米线15与接合层14b之间,或形成于纳米线15和接合层14b的交接面处,在所述交接面中,相应纳米线15的端部嵌入于接合层14b中。在一些布置中,IMC层15i可覆盖或包封纳米线15的端部。在一些布置中,IMC层15i可至少部分地覆盖或包封纳米线15的侧面。在一些布置中,IMC层15i可通过接合层14b的一部分与传导性元件14的顶表面间隔开。在此情况下,纳米线15以及相关联的相应IMC层15i在接合层14b的主体中看起来好像“漂浮”在传导性元件14上方。在一些布置中,IMC层15i可在某些条件下,例如当纳米线15的相应端部紧接在质量转移操作之后极接近于传导性元件11的顶表面时接触传导性元件14的顶表面,致使IMC层15i占据纳米线15的相应端部和传导性元件14的所述顶表面之间的空间。
底部填充物16可安置于衬底10与衬底13之间。底部填充物16可环绕、覆盖或包封传导性元件11和14以及纳米线12和15的至少一部分。在一些布置中,底部填充物16可在衬底10和衬底13之间供应额外接合强度。在一些布置中,底部填充物16可为传导性元件11和14以及纳米线12和15提供免受湿气、微粒和其它污染影响的环境保护。在一些布置中,底部填充物16可包含例如环氧树脂、聚酰亚胺、聚氨基甲酸酯等。
在一些布置中,纳米线通过电镀操作直接形成于传导性支柱上并且直接接触传导性支柱。在电镀操作涉及从传导性支柱的顶表面直接沉积的条件下,形成于这类布置中的纳米线的相应端部不会看起来好像“漂浮”在传导性支柱上方而是“站立”在传导性支柱上。在此类布置中,在纳米线和传导性支柱之间不存在接合层且因此不存在IMC。
根据本发明布置中的一些布置,通过使用接合层11b和14b接合、粘附或固定纳米线12和15,可在其间形成IMC。因此,可提高纳米线12和15的接合强度和结构稳定性。
图1B说明根据本公开的一些布置的纳米线接合结构的横截面视图。图1B中的纳米线接合结构类似于图1A中的纳米线接合结构1,不同之处在于省略了衬底13、传导性元件14、纳米线15和底部填充物16。图1B的纳米线接合结构可在本文中描述的金属-金属接合之前包含单个衬底或单个电子装置。
图1C说明根据本公开的一些布置的纳米线接合结构的横截面视图。除下文描述的差异以外,图1C中的纳米线接合结构类似于图1A中的纳米线接合结构1。
在一些布置中,当达到接合层11b和/或14b的可回焊温度时,接合层11b和/或14b可软化、液化或变得可流动并且当施加额外接合层材料时,可爬升/流到纳米线12和15中(例如,爬升/流到接合层11b和/或14b之间的空间)。在一些布置中,接合层11b可与接合层14b连接,形成接合结构17。在一些布置中,从横截面视图,归因于接合层11b和/或14b的可回焊材料在可回焊温度下展示的表面张力,接合结构17可具有弯曲的侧面。
在一些布置中,可在纳米线集群从临时载体的质量转移之后并且在金属-金属接合操作之前施加额外接合层材料。举例来说,可通过将液体镓分别施配于接合层11b和14b中的至少一个上来形成接合结构17。在一些布置中,接合结构17具有多余的接合层材料可有助于减少或防止在金属-金属接合完成时的空隙。
在一些布置中,接合结构17可包含可回焊材料。在一些布置中,接合结构17可包含传导性材料,例如镓(Ga)、铟(In)、锡(Sn)、铋(Bi)或其它合适的材料。在一些布置中,接合结构17可包含IMC。举例来说,接合结构17的接触纳米线12和15的部分可形成具有纳米线12和15的IMC。在一些布置中,接合结构17的一部分可保留作为镓或其它可回焊材料。
图1D说明根据本公开的一些布置的纳米线接合结构的部分的横截面视图。除下文描述的差异以外,图1D中的纳米线接合结构类似于图1A中的纳米线接合结构1。为了简洁,在图1D中仅说明一个传导性元件11和一个传导性元件14,且在图1D中未示出底部填充物16。
纳米线12包含嵌入、穿透或刺穿接合层11b的基底部分(或非缠结部分)和与所述基底部分相对的自由端部分(或缠结部分)。纳米线12的基底部分可被IMC层12i覆盖。纳米线12的自由端部分可被图1A中示出的底部填充物16覆盖。
纳米线12的基底部分可为大体笔直的并且具有可通过相关联的IMC层或区识别或界定的离散方位。换句话说,纳米线12的基底部分例如相对于传导性元件11的接合层11b和/或顶表面定位在已知方位处。纳米线12的自由端部分可被纳米线12的自由端部分缠结和/或缠绕。举例来说,纳米线12可各自包含与接合层11b接触的非缠结部分和处于接合层11b外部的缠结部分。
纳米线15包含嵌入、穿透或刺穿接合层14b的基底部分和与基底部分相对的自由端部分。纳米线15的基底部分可被IMC层15i覆盖。纳米线15的自由端部分可被图1A中示出的底部填充物16覆盖。
纳米线15的基底部分可为大体笔直的并且具有可通过相关联的IMC层或区识别或界定的离散方位。换句话说,纳米线15的基底部分例如相对于传导性元件14的接合层14b和/或底表面定位在已知方位处。纳米线15的自由端部分可被纳米线15的自由端部分缠结和/或缠绕。举例来说,纳米线15可各自包含与接合层14b接触的非缠结部分和处于接合层14b外部的缠结部分。
在一些实例中,纳米线12的自由端部分可被纳米线15的自由端部分缠结和/或缠绕。在一些实例中,纳米线12中的一或多个可与纳米线15中的一或多个绞合。在一些实例中,纳米线12中的一或多个与纳米线15中的一或多个可互锁。
图1E说明根据本公开的一些布置的纳米线接合结构的部分的横截面视图。除下文描述的差异以外,图1E中的纳米线接合结构类似于图1A中的纳米线接合结构。为了简洁,在图1E中仅说明一个传导性元件11和一个传导性元件14,并且省略了底部填充物16。
在图1E中,纳米线12的基底部分可随机定位。纳米线12中的每一个的基底部分的延伸取向可为不同的。纳米线12的基底部分当中的间隔或间距可为不同的。也就是说,纳米线12的基底部分当中的间隔或间距(例如,纳米线12的两个相邻基底部分之间的距离)可为随机的。可同样地实施其它形式的在基底部分的方位和延伸方向方面具有随机化布置的纳米线集群或纳米线阵列。由于纳米线集群或纳米线阵列中的纳米线可形成有高长宽比(例如,长度与宽度的高比率),因此纳米线一旦从临时载体上的支架(例如,AAO)被释放救可能容易缠结。也就是说,在质量转移操作之前,纳米线集群或纳米线阵列可已经呈扭结形式。
图1F说明根据本公开的一些布置的纳米线接合结构的部分的横截面视图。除下文描述的差异以外,图1F中的纳米线接合结构类似于图1A中的纳米线接合结构。为了简洁,在图1F中仅说明传导性元件11中的一个和传导性元件14中的一个,且在图1F未示出底部填充物16。
纳米线12的基底部分可具有相对于传导性元件11的表面111的不同距离。也就是说,纳米线12的基底部分和IMC层12i'延伸到接合层11b中不同距离处。纳米线15的基底部分可具有相关于传导性元件14的表面141的不同距离。也就是说,纳米线15的基底部分和IMC层15i'延伸到接合层14b中不同距离处。另外,纳米线12可具有不同长度,且纳米线15可具有不同长度。
图1G说明根据本公开的一些布置的纳米线接合结构的部分的横截面视图。除下文描述的差异以外,图1G中的纳米线接合结构类似于图1A中的纳米线接合结构。为了简洁,在图1G中仅说明传导性元件11中的一个和传导性元件14中的一个,且在图1G未示出底部填充物16。
接合层11b可覆盖或包封传导性元件11的侧面的部分。在一些其它布置中,接合层11b可环绕传导性元件11的侧面的部分。在一些布置中,接合层11b可覆盖或包封传导性元件11的整个侧面。
图1H说明根据本公开的一些布置的纳米线接合结构的放大视图。在一些布置中,本文中的一或多个图中的纳米线接合结构可具有如图1H中所示的放大视图。
传导性元件11可包含面向传导性元件14的表面111(也可被称作传导性元件11的顶表面)。IMC层12i'可形成于表面111与接合层11b之间,或形成于传导性元件11和接合层11b的交接面处。传导性元件14可包含面向传导性元件11的表面141(也可被称作传导性元件14的底表面)。IMC层15i'可形成于表面141与接合层14b之间,或形成于传导性元件14和接合层14b的交接面处。
在一些布置中,IMC层12i'可至少部分地覆盖或包封表面111。在一些布置中,IMC层15i'可至少部分地覆盖或包封表面141。在一些布置中,IMC层12i'和15i'可包含铜镓化合物或铜锡化合物。
纳米线12可安置于传导性元件11与传导性元件14之间。纳米线12可具有端部121(或自由端部分)和与端部121相对的端部122(或基底部分)。端部122可靠近传导性元件11的表面111。端部122可比端部121更靠近传导性元件11的表面111。
纳米线12的端部122可通过接合层11b、IMC层12i'和IMC层12i与传导性元件11的表面111间隔开。纳米线12的端部122可插入或嵌入到接合层11b中,且纳米线12的端部121可从接合层11b暴露。纳米线12的端部122的至少一部分可被IMC层12i覆盖或包封并且进一步被接合层11b覆盖。举例来说,IMC层12i可直接安置于纳米线12的端部122下方。举例来说,IMC层12i和接合层11b可安置于纳米线12的端部122与传导性元件11的表面111之间。
当达到接合层11b的可回焊温度时,接合层11b可软化、变得可流动,或爬升/流到纳米线12的侧面123中。纳米线12的侧面123上的接合层11b可形成具有纳米线12的IMC12i。纳米线12的侧面上的接合层11b可形成具有纳米线12的IMC。因此,纳米线12的侧面可被IMC层12i部分地环绕或覆盖并且从IMC层12i部分地暴露。在一些布置中,纳米线12的从IMC层12i暴露的侧面可被图1A中示出的底部填充物16环绕或覆盖。在一些其它布置中,纳米线12的侧面可被IMC层12i完全环绕或覆盖。
在一些布置中,IMC层12i可被接合层11b部分地环绕或覆盖并且从接合层11b部分地暴露。在一些布置中,从接合层11b暴露的IMC层12i可被图1A中示出的底部填充物16环绕或覆盖。在一些其它布置中,IMC层12i可被接合层11b完全环绕或覆盖。
在一些布置中,IMC层12i如所示可包含纳米线12的侧面处的锥形部分。在一些布置中,IMC层12i的锥形部分可从纳米线12的端部122朝向端部121逐渐变窄。IMC层12i的锥形部分是归因于在接合层11b的可回焊温度下接合层11b的表面张力。在质量转移操作期间,预成型纳米线在接近其可回焊点的温度下与接合层11b接触。当接合层11b变得软化或可流动时,致使接合层11b的材料的表面张力沿着预成型纳米线12的侧面向上爬升。当发生金属间化合物反应时,接合层11b的环绕纳米线12的端部122的区在向上爬升位点处变成具有锥形部分的IMC层12i。
纳米线15可安置于传导性元件11与传导性元件14之间。纳米线15可具有端部151(或自由端部分)和与端部151相对的端部152(或基底部分)。端部152可靠近传导性元件14的表面141。端部152可比端部151更靠近传导性元件14的表面141。
纳米线15的端部151可与纳米线12的端部121侧向接触。纳米线15的端部151可相较于端部121位于相对于表面(例如,表面111)的一高程处并且沿着垂直或横切于表面(例如,表面111或141)的轴处于纳米线12的端部121和端部122之间。纳米线12的端部121可沿着垂直或横切于表面(例如,表面111或141)的轴位于纳米线15的端部151和端部152之间的一高程处。如所示,纳米线15和纳米线12可以交错方式布置。纳米线15的侧面可接触(例如直接接触)纳米线12的侧面。所述直接接触可允许通过传导进行热量转移。
纳米线15可类似于纳米线12。一些详细描述可涉及对应的前述段落,且在下文为了简洁不进行重复。
图1I说明根据本公开的一些布置的纳米线接合结构的放大视图。在一些布置中,本文中的一或多个图中的纳米线接合结构可具有如图1I中所示的放大视图。图1I中的纳米线接合结构类似于图1H中的纳米线接合结构,不同之处在于纳米线12的端部121可直接接触接合层14b的表面,且纳米线15的端部151可直接接触接合层11b的表面。在一些布置中,纳米线15的端部151可靠近接合层11b,或与接合层11b接触,而非插入或嵌入到接合层11b中。类似地,纳米线12的端部121可靠近接合层14b,或与接合层14b接触,而非插入或嵌入到接合层14b中。
图1J说明根据本公开的一些布置的纳米线接合结构的放大视图。在一些布置中,本文中的一或多个图中的纳米线接合结构可具有如图1J中所示的放大视图。图1J中的纳米线接合结构类似于图1H中的纳米线接合结构,不同之处在于纳米线12的端部121可穿入接合层14b一距离,且纳米线15的端部151可穿入接合层11b一距离。
图2A说明根据本公开的一些布置的纳米线接合结构2a的横截面视图。除下文描述的差异以外,图2A中的纳米线接合结构2a类似于图1A中的纳米线接合结构1。
传导性元件11可包含传导性支柱。传导性元件14可包含传导性衬垫。传导性元件11沿着垂直或横切于表面(例如,表面101或131)的维度的长度或高度可大于传导性元件14的这类长度或高度。
在一些布置中,传导性元件14可包含传导性支柱。传导性元件11可包含传导性衬垫。传导性元件14沿着垂直或横切于表面(例如,表面101或131)的长度或高度可大于传导性元件11的这类长度或高度。
图2B说明根据本公开的一些布置的纳米线接合结构2b的横截面视图。除下文描述的差异以外,图2B中的纳米线接合结构2b类似于图1A中的纳米线接合结构1。
传导性元件11和14可包含传导性衬垫。传导性元件11和14沿着垂直或横切于表面(例如,表面101或131)的维度的长度或高度可小于6μm。
图2C说明根据本公开的一些布置的纳米线接合结构2c的横截面视图。除下文描述的差异以外,图2C中的纳米线接合结构2c类似于图1A中的纳米线接合结构1。
传导性元件11和14可包含传导性衬垫。纳米线15可通过电镀操作直接由传导性元件14的顶表面形成。纳米线15的相应端部不会看起来好像“漂浮”在传导性元件14上方而是“站立”在传导性元件14上。在电镀操作涉及从传导性衬垫的顶表面直接沉积的条件下,形成于这类布置中的纳米线的相应端部不会看起来好像“漂浮”在传导性支柱上方而是“站立”在传导性支柱上。在此类布置中,在纳米线和传导性衬垫之间不存在接合层且因此不存在IMC。
图3A说明根据本公开的一些布置的纳米线接合结构3a的横截面视图。除下文描述的差异以外,图3A中的纳米线接合结构3a类似于图1A中的纳米线接合结构1。
与本公开中的一些图中示出的传导性元件14相关联的纳米线15不包含在图3A中的纳米线接合结构3a中。衬底10可通过传导性元件11和14以及纳米线12与衬底13电连接。也就是说,一组纳米线12连接传导性元件11和14并处于传导性元件11和14之间。
接合层14b可安置于传导性元件14与纳米线12之间。接合层14b可环绕纳米线12的端部。接合层14b可至少部分地环绕纳米线12的侧面。在图3A中,纳米线12的基底部分是靠近传导性元件11的顶表面的端部。纳米线12的基底部分在质量转移操作期间通过临时载体与传导性元件11的顶表面接触。类似地,纳米线12的自由端部分是靠近传导性元件14的底表面并且远离传导性元件11的顶表面的端部。出于本文中所公开的原因,图3A中所说明的纳米线12的自由端部分相较于基底部分可能并非可清晰地识别的。如本文中例如关于图1D和图1E所论述,在纳米线12的自由端部分可彼此缠结且可能不处于对应于所述纳米线12的相应基底部分的某些已知方位中的条件下,图3A中描绘的纳米线12的自由端部分可具有各种不同的随机形状或几何形状。举例来说,纳米线12的自由端部分可为嵌入或接合于接合层14b中并且形成相关联IMC层15i的弯曲纳米线片段。
在一些布置中,接合层14b可被配置成将纳米线12的自由端部分接合、粘附或固定在靠近传导性元件14的底表面处。
图3B说明根据本公开的一些布置的纳米线接合结构3b的横截面视图。除下文描述的差异以外,图3B中的纳米线接合结构3b类似于图3A中的纳米线接合结构3a。
传导性元件11可包含传导性支柱。传导性元件14可包含传导性衬垫。传导性元件11沿着垂直或横切于表面(例如,表面101或131)的维度的长度或高度可大于传导性元件14的这类长度或高度。
在一些布置中,传导性元件14可包含传导性支柱。传导性元件11可包含传导性衬垫。传导性元件14沿着垂直或横切于表面(例如,表面101或131)的长度或高度可大于传导性元件11的这类长度或高度。
图3C说明根据本公开的一些布置的纳米线接合结构3c的横截面视图。除下文描述的差异以外,图3C中的纳米线接合结构3c类似于图3A中的纳米线接合结构3a。
传导性元件11和14可包含传导性衬垫。传导性元件11和14沿着垂直或横切于表面(例如,表面101或131)的维度的长度或高度可小于6μm。
图3D说明根据本公开的一些布置的纳米线接合结构3d的横截面视图。除下文描述的差异以外,图3D中的纳米线接合结构3d类似于图3A中的纳米线接合结构3a。
传导性元件11和14可包含传导性衬垫。可省略接合层14b。纳米线12的基底部分在质量转移操作期间通过临时载体与传导性元件11的顶表面接触。类似地,纳米线12的自由端部分是靠近传导性元件14的底表面的端部。出于本文中所公开的原因,图3D中所说明的纳米线12的自由端部分相较于基底部分可能并非可清晰地识别的。如本文中例如关于图1D和图1E所论述,在纳米线12的自由端部分可彼此缠结且可能不处于对应于所述纳米线12的相应基底部分的某些已知方位中的条件下,图3D中描绘的纳米线12的自由端部分可具有各种不同的随机形状或几何形状。举例来说,纳米线12的自由端部分可为接触传导性元件14的弯曲纳米线片段。
图3E说明根据本公开的一些布置的纳米线接合结构的放大视图。在一些布置中,图3A中的纳米线接合结构3a可具有如图3E中所示的放大视图。
纳米线12的端部122(例如,基底部分)可至少部分地被IMC层12i覆盖或包封并且进一步至少部分地被接合层11b覆盖或包封。纳米线12的端部121(例如,自由端部分)可至少部分地被IMC层12i覆盖或包封并且进一步至少部分地被接合层14b覆盖或包封。纳米线12的侧面可在施加额外接合层材料以形成处于接合层11b、14b之间并且进一步与整个纳米线12物理接触的连续主体时完全被IMC层12i环绕或覆盖,如例如关于图1C所描述。
在一些布置中,在其中接合层材料的量不足以在接合层11b、14b之间形成连续主体,且因此纳米线12的仅一部分与接合层材料接触,因此形成IMC层12i的实例中,纳米线12的侧面可从IMC层12i部分地暴露。纳米线12的侧面的暴露部分可被图3A中示出的底部填充物16环绕、包封或覆盖。
图4A、图4B、图4C、图4D、图4E、图4F、图4G和4H说明根据本公开的一些布置的从横截面的视角来看用于制造纳米线接合结构的方法。为了清晰起见进行了某些简化。
参考图4A,可提供(例如,制造)临时载体40。临时载体40可包含临时或牺牲性基底材料,例如硅、聚合物、聚合物复合材料、金属、陶瓷、玻璃、玻璃环氧树脂、氧化铍,或用于结构支撑的其它合适的低成本刚性材料或本体半导体材料。在一些布置中,临时载体40可具有从300μm到700μm的厚度。在一些布置中,临时载体40可包含从60g到140g的重量。在一些布置中,可在图4E的质量转移操作中从纳米线的临界屈曲应力(MPa)确定临时载体40的厚度和重量。在一些布置中,临界屈曲应力可在从40到50MPa的范围内。
粘合层41可安置于临时载体40上方。在一些布置中,粘合层41可包含传导性材料,例如Cu、Au、Sn、Ag、AI、W、Ni或其它合适的材料。在一些布置中,粘合层41可包含子层,例如包含Cu的子层和包含Ti的子层。粘合层41在本文中也可被称作晶种层或传导性层。
牺牲层42可安置或形成于临时载体40上方并且通过粘合层41附接到临时载体40。在一些布置中,牺牲层42可包含铝箔或铝层。在一些布置中,牺牲层42可包含含铝箔或层,例如1050铝合金。在一些布置中,牺牲层42可具有从10nm到100nm的厚度。
参考图4B,多个孔42h或渗透结构可形成于牺牲层42中。在一些布置中,可执行阳极化操作以制作具有在50nm到100nm的范围内的孔直径的AAO样板。在一些布置中,AAO样板的孔隙度可大于50%。在一些布置中,AAO样板的孔密度可大于5.1E2(#/μm2)。
在一些布置中,孔42h或渗透结构中的一些或全部可穿入牺牲层42。在一些布置中,孔42h中的一些可能不穿入牺牲层42。在一些布置中,粘合层41可通过孔42h暴露于环境。
举例来说,可在存在电解液(例如草酸、硫酸)的情况下执行阳极化工序。阳极化电压可在10V到100V的范围内。温度可在0℃到30℃的范围内,例如5℃。阳极化可持续约1分钟到60分钟,例如2分钟。
参考图4C,纳米线12可形成于牺牲层42的孔42h或渗透结构中。在一些布置中,可通过电镀操作形成纳米线12。在一些布置中,可通过借助于牺牲层42进行电镀来形成纳米线12。牺牲层42中的孔42h或渗透结构将粘合层41(或本文中提及的晶种层或传导性层)的表面的一部分暴露给镀覆液,因此为纳米线生长提供电镀环境。对于实例,可通过镀覆铜(Cu)、金(Au)、锡(Sn)、银(Ag)、铝(Al)、钨(W)、镍(Ni)或另一传导性材料来形成纳米线12。在一些布置中,纳米线12中的一些或全部的相应底端可接触粘合层41。
参考图4D,可通过例如将牺牲层42沉浸于强酸中来移除或溶解牺牲层42。在一些布置中,铬酸(H2CrO4)或具有低于3.0的pH的酸溶液可为本文中提及的强酸。在移除或溶解牺牲层42之后,至少是靠近纳米线12的集群(或阵列)的粘合层41相应端部沿着垂直于临时载体40的表面的方向纵向对准。
参考图4E,可提供具有晶种层10s和传导性元件11的衬底10。接合层11b可通过镓(Ga)、铟(In)、锡(Sn)、铋(Bi)或其它传导性材料电镀于传导性元件11的顶表面上方。临时载体40所承载的纳米线12可在可回焊状态下与接合层11b接触。在其中接合层11b由焊接材料制成的实例中,衬底10的温度可达230℃-260℃的范围,然而随后接合层11b由Ga、含Ga材料制成,衬底10的温度可保持在室温(例如,25℃到35℃)以便实现可回焊状态,进而进一步促进纳米线12的质量转移。
给出对图4E的描述,无需光刻工艺来界定传导性元件11上将形成有纳米线的方位。因此,可在不考虑对应光刻技术操作施加的限制的情况下减小传导性元件11的间距。在一些布置中,传导性元件11的间距可小于30μm,例如20μm、10μm、9μm等。
参考图4F,跨临时载体40的z高度控制可包含在质量转移操作中。纳米线12可在可回焊状态下与接合层11b接触。形成接合层11b和纳米线12的与接合层材料接触的相应端之间的接合强度。尤其是形成于纳米线12和接合层11b之间的交接面处的IMC层(图4F中未示出)提供所需的接合强度。这类接合强度足以在质量转移操作中将纳米线12从临时载体40成功地转移到传导性元件11的顶表面。
可通过例如经由穿过临时衬底40的激光照射的激光脱接操作来移除临时载体40,所述临时载体40对这类照射透明,所述激光照射改变粘合层41的粘性或粘附性。可在临时载体脱接操作之后,将一端已经形成到接合层11b的足够接合强度的纳米线12转移到传导性元件11。在一些实施例中,移除临时衬底40另外包含通过蚀刻操作移除粘合层41(或晶种层或传导性层)的操作。这类蚀刻操作可选择性地移除粘合层41但大体完整地保留纳米线12。图4F中形成的IMC层在一些布置中可由CuGa2组成,其具有约254℃的熔融温度,并且兼容具有约200℃的接合温度的后续金属-金属接合操作的热预算。因此,在第一传导性层形成于第一传导性元件上之后,将外部形成的低温接合结构(例如,纳米线)转移到传导性层。在一些实例中,外部形成的纳米线12并行地转移到传导性元件11上的多个接合层11b。通过外部形成的纳米线12与接合层11b之间的接触,IMC层形成于接触交接面处,进而提供足以将外部形成的纳米线12从临时衬底40完全转移到传导性元件11的接合力。
参考图4G,不接合在接合层11b上方的纳米线12可脱落。在一些布置中,在质量转移操作期间对Z高度的充分控制下,纳米线12的靠近传导性元件11的顶表面的相应端部可大体垂直地站立于其上。
参考图4H,可重复图4A到4G中说明的操作以将纳米线15的另一集群质量转移到另一衬底13上的传导性元件14。在一些布置中,纳米线15和纳米线12可在相同的操作中从临时载体40分别转移到传导性元件14和传导性元件11。举例来说,临时载体40可承载将转移到不同衬底上的传导性元件的数个纳米线集群。可通过纳米线15和纳米线12通过使用对准机器接合衬底13和衬底10。在一些布置中,用以接合纳米线12、15的相对集群的接合温度可低于IMC层12i的熔点并且可为约200℃。
在一些布置中,如图1C中所示,接合层11b和/或14b可变得软化或可流动,爬升到纳米线12和15的侧面上。当施加额外量的接合层材料时,接合层11b可与接合层14b连接,进而形成接合结构17中的接合层的连续主体。在一些布置中,接合结构17的接触纳米线12和15的部分可形成具有纳米线12和15的IMC。在一些布置中,接合结构17的一部分可保留作为镓或其它可回焊材料。
在一些布置中,可在纳米线集群从临时载体质量转移之后并且在金属-金属接合操作之前施加额外接合层材料(例如,液体镓或含镓材料)。在此条件下,接合温度可小于约150℃。随后,底部填充物16可形成于衬底10与衬底13之间以环绕、覆盖或包封传导性元件11和14以及纳米线12和15。
在一些布置中,后续操作中的温度可保持在IMC层12i和15i的熔融温度下以阻止IMC层12i和15i熔融。举例来说,铜(Cu)和镓(Ga)的CuGa2 IMC的熔融温度可为约254℃。后续操作中的温度可保持在约254℃下。
在一些布置中,铝箔直接形成于传导性支柱(例如,铜(Cu)支柱)上。对铝箔执行阳极化操作以制作具有多孔或渗透结构的AAO样板。使用图案化光致抗蚀剂遮挡AAO样板上并不意图形成纳米线的区。随后,执行电沉积操作以填充多孔或渗透AAO,因此在传导性支柱上直接形成纳米线。然后,从具有传导性支柱的表面移除光致抗蚀剂和AAO样板。
然而,这类制造工艺的问题包含:(1)对于充当AAO样板来说,厚铝箔(例如,大于10μm)是优选的,然而,厚铝箔易于从下伏的衬底剥离,(2)采用强酸(例如,pH<3)进行阳极化工序,且这类化学品可限制其它组件(例如下伏的结构)的操作性能,(3)图案化光致抗蚀剂以形成小的致密开口的行为可能存在问题,这是因为传导性支柱的直径和间距进一步减小,和(4)在金属(例如,铜)电沉积之后再次使用强酸(例如,pH<3)移除AAO样板,这可影响刚形成的纳米线的结构完整性。
根据本公开的一些布置,通过在临时载体40上方形成牺牲层42,牺牲层42可具有从10nm到100nm(即,远小于10μm)的厚度。因此,可降低脱层风险。
AAO样板可形成于临时载体40上方。因此,用于阳极化工艺中的强酸或用以移除AAO样板的强酸可能不会损害其它组件(例如下伏的结构)的操作性能或刚形成的纳米线的结构完整性。
另外,如前所述,由于没有发生用以界定将形成有纳米线的方位的光刻工艺,因此传导性元件11的直径和间距将不再受对应的光刻技术操作限制。可在相同操作中为细间距传导性元件11提供纳米线集群或纳米线阵列。
例如“之下”、“下方”、“下部”、“上方”、“上部”、“左侧”、“右侧”等空间相对术语可在本文中为易于描述起见用于描述如图中所说明的一个元件或特征与另一元件或特征的关系。除各图中所描绘的取向之外,空间上相对术语还意欲涵盖装置在使用或操作中的不同取向。设备可以按其他方式取向(旋转90度或处于其它取向),且本文中所使用的与空间相关的描述词因此可以同样地进行解释。应理解,当元件被称为“连接到”或“耦合到”另一元件时,其可直接连接或耦合到另一元件,或可存在中间元件。
如本文中所使用,术语“大致”、“基本上”、“大体上”以及“约”用以描述和考量小的变化。当与事件或情形结合使用时,所述术语可指其中事件或情形精确地发生的例子以及其中事件或情形极近似地发生的例子。如在本文中相对于给定值或范围所使用,术语“约”通常意指在给定值或范围的±10%、±5%、±1%或±0.5%内。范围可在本文中表示为自一个端点至另一端点或在两个端点之间。除非另外指定,否则本文中所公开的所有范围包含端点。术语“大体上共面”可指两个表面在数微米(μm)内沿同一平面定位,例如在10μm内、5μm内、1μm内或0.5μm内沿着同一平面。当参考“基本上”相同的数值或特性时,术语可指处于所述值的平均值的±10%、±5%、±1%或±0.5%内的值。
前文概述本公开的若干布置和详细方面的特征。本公开中所描述的布置可易于用作设计或修改用于实施本文中引入的布置的相同或类似目的和/或实现相同或类似优点的其它过程和结构的基础。这些等效构造不脱离本公开的精神和范围并且可在不脱离本公开的精神和范围的情况下作出不同变化、替代和改变。
Claims (20)
1.一种封装结构,其包括:
衬底,其包含传导性元件;
复数个电线,其具有表面区域,通过所述表面区域能够耗散所述传导性元件的热量,进而降低所述传导性元件的接合温度;和
传导性层,其安置于所述衬底的所述传导性元件与所述复数个电线之间,其中所述传导性层将所述复数个电线附接于所述传导性元件上方。
2.根据权利要求1所述的封装结构,其中所述复数个电线中的一个具有第一端部和与所述第一端部相对的第二端部,其中所述第一端部嵌入到所述传导性层中,且所述第二端部从所述传导性层暴露。
3.根据权利要求2所述的封装结构,其另外包括:安置于所述复数个电线中的所述一根电线的所述第一端部上的第一金属间化合物(IMC)层,且所述第一IMC层处于所述复数个电线中的所述一根电线与所述传导性层之间。
4.根据权利要求3所述的封装结构,其中所述第一IMC层与所述传导性元件彼此间隔开一距离。
5.根据权利要求3所述的封装结构,其另外包括:安置于所述传导性元件与所述传导性层之间的第二IMC层,其中所述传导性层安置于所述第一IMC层与所述第二IMC层之间。
6.根据权利要求1所述的封装结构,其中所述复数个电线中的每一根均具有嵌入到所述传导性层中的第一端部,且所述复数个电线的所述第一端部中的每一个与所述传导性元件之间的相应距离是不同的。
7.根据权利要求1所述的封装结构,其中所述复数个电线中的每一根均具有嵌入到所述传导性层中的第一端部,且所述第一端部彼此大体平行。
8.根据权利要求1所述的封装结构,其中所述传导性层的熔点低于所述复数个电线的熔点。
9.根据权利要求8所述的封装结构,其另外包括:安置于所述复数个电线与所述传导性层之间的第一IMC层,其中所述第一IMC层的熔点大于所述传导性层的所述熔点。
10.根据权利要求1所述的封装结构,其中所述传导性层的侧面从所述传导性元件的侧面突出。
11.根据权利要求10所述的封装结构,其中所述传导性层环绕所述传导性元件的侧面。
12.一种封装结构,其包括:
第一传导性元件;
第一低温接合结构,其安置于所述第一传导性元件上方并且使所述第一传导性元件与第二传导性元件连接;和
第一传导性间层,其将所述第一传导性元件接合到所述第一低温接合结构并且与所述第二传导性元件间隔开,
其中所述第一低温接合结构具有与第一传导性间层接触的非缠结部分和处于所述第一传导性间层外部的缠结部分。
13.根据权利要求12所述的封装结构,其中所述第一低温接合结构包括第一纳米线。
14.根据权利要求13所述的封装结构,其中所述第一传导性间层通过底部填充物与所述第二传导性元件间隔开。
15.根据权利要求14所述的封装结构,其中所述第一纳米线的所述非缠结部分嵌入到所述第一传导性间层中,且所述底部填充物与所述第一纳米线的所述非缠结部分没有接触。
16.根据权利要求13所述的封装结构,其中所述第一纳米线接触所述第二传导性元件。
17.根据权利要求12所述的封装结构,其另外包括:
第二低温接合结构,其安置于所述第一传导性间层与所述第二传导性元件之间,其中所述第二低温接合结构电连接到所述第一低温接合结构;和
第二传导性间层,其将所述第二传导性元件接合到所述第二低温接合结构并且与所述第一传导性元件间隔开,
其中所述第二低温接合结构具有与所述第二传导性间层接触的非缠结部分和处于所述第二传导性间层外部的缠结部分。
18.根据权利要求17所述的封装结构,其中所述第一传导性间层通过底部填充物与所述第二传导性间层间隔开。
19.根据权利要求18所述的封装结构,其中所述第二低温接合结构包括第二纳米线。
20.根据权利要求19所述的封装结构,其中所述第二纳米线的所述非缠结部分嵌入到所述第二传导性间层中且所述底部填充物与所述第二纳米线的所述非缠结部分没有接触。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US17/891,949 | 2022-08-19 | ||
US17/891,949 US20240063159A1 (en) | 2022-08-19 | 2022-08-19 | Package structures and methods of manufacturing the same |
Publications (1)
Publication Number | Publication Date |
---|---|
CN117594562A true CN117594562A (zh) | 2024-02-23 |
Family
ID=89906048
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202310220283.XA Pending CN117594562A (zh) | 2022-08-19 | 2023-03-09 | 封装结构和其制造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20240063159A1 (zh) |
CN (1) | CN117594562A (zh) |
-
2022
- 2022-08-19 US US17/891,949 patent/US20240063159A1/en active Pending
-
2023
- 2023-03-09 CN CN202310220283.XA patent/CN117594562A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
US20240063159A1 (en) | 2024-02-22 |
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