CN117559979A - 上电复位电路 - Google Patents

Abstract

本申请涉及一种上电复位电路，包括：启动电路、偏置电压产生电路、电流发生器、第一电容和触发单元；启动电路、偏置电压产生电路、电流发生器的电源输入端均与电源连接，启动电路的输出端与偏置电压产生电路的输入端连接，偏置电压产生电路的输出端与电流发生器的输入端连接，第一电容的一端与地端连接，第一电容的另一端与电流发生器连接并形成第一公共端，第一公共端与触发单元的输入端连接。该上电复位电路能够使得触发单元正常切换复位信号的状态，继而稳定复位信号的持续时间。

Description

上电复位电路

技术领域

本申请涉及复位电路技术领域，特别是涉及一种上电复位电路。

背景技术

在芯片上电过程中，需要经过一定时间使其电源电压上升到稳态值。在此期间，需要提供复位信号来定义数字寄存器等存储单元的初始状态。上电复位电路(Power-onReset Circuit，POR)，用于在芯片上电完成后输出复位信号至芯片内其他功能电路模块，以便芯片开始工作，即初始化芯片。在芯片上电期间，复位信号会一直保持输出状态，直到电源电压达到芯片中所有功能电路模块都能正常工作的稳态值，则停止输出复位信号。由于电源电压值会在典型值附近波动，导致上电复位电路无法正常切换复位信号的状态，以至于复位信号的持续时间波动范围较大。

针对相关技术中存在由于芯片的电源电压波动引起的上电复位电路无法正常切换复位信号的状态的问题，目前还没有提出有效的解决方案。

发明内容

在本实施例中提供了一种上电复位电路，以解决芯片的电源电压波动引起的上电复位电路无法正常切换复位信号的状态的问题。该上电复位电路包括：启动电路1、偏置电压产生电路2、电流发生器3、第一电容C1和触发单元4；所述启动电路1、所述偏置电压产生电路2、所述电流发生器3的电源输入端均与电源VDD连接，所述启动电路1的输出端与所述偏置电压产生电路2的输入端连接，所述偏置电压产生电路2的输出端与所述电流发生器3的输入端连接，所述第一电容C1的一端与地端GND连接，所述第一电容C1的另一端与所述电流发生器3连接并形成第一公共端M1，所述第一公共端M1与所述触发单元4的输入端连接。

在其中的一些实施例中，所述启动电路1包括：第一NMOS管MN1、第二NMOS管MN2和第一电阻R1；其中，

所述第一NMOS管MN1的栅极和所述第二NMOS管MN2的漏极分别与所述偏置电压产生电路2连接，所述第一NMOS管MN1的源极和所述第二NMOS管MN2的源极均与所述地端GND连接，所述第一NMOS管MN1的漏极与所述第二NMOS管MN2的栅极连接，所述第一NMOS管MN1的漏极还通过所述第一电阻R1与所述电源VDD连接。

在其中的一些实施例中，所述偏置电压产生电路2包括：第一PMOS管MP1、第二PMOS管MP2、第三NMOS管MN3、第四NMOS管MN4和第二电阻R2；其中，

所述第一PMOS管MP1的源极与所述第二PMOS管MP2的源极均与所述电源VDD连接，所述第四NMOS管MN4的源极与所述地端GND连接，其中，所述第三NMOS管MN3的源极通过所述第一电阻R2连接至所述地端GND；

所述第一PMOS管MP1的栅极、所述第二PMOS管MP2的栅极、所述第一PMOS管MP1的漏极与所述第三NMOS管MN3的漏极连接并形成第二公共端，所述第二公共端分别与所述启动电路1、所述电流发生器3连接；

所述第三NMOS管MN3的栅极、所述第四NMOS管MN4的栅极、所述第二PMOS管MP2的漏极与所述第四NMOS管MN4的漏极连接并形成第三公共端，所述第三公共端分别与所述启动电路1、所述触发单元4连接。

在其中的一些实施例中，所述启动电路1包括：第四PMOS管MP4、第五NMOS管MN5、反相器INV和第三电阻R3；其中，

所述第四PMOS管MP4的栅极与所述偏置电压产生电路2连接，所述第四PMOS管MP4的源极与所述电源VDD连接，所述第四PMOS管MP4的漏极与所述反相器的输入端连接，所述反相器的输入端还通过所述第三电阻R3与所述地端GND连接；

所述第五NMOS管MN5的栅极与所述反相器INV的输出端连接，所述第五NMOS管MN5的源极与所述地端GND连接，所述第五NMOS管MN5的漏极与所述偏置电压产生电路2连接。

在其中的一些实施例中，所述偏置电压产生电路2包括：第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第四电阻R4、第五电阻R5、第一晶体管Q1、第二晶体管Q2、第三晶体管Q3和运算放大器U；其中，

所述第五PMOS管MP5的源极、所述第六PMOS管MP6的源极和所述第七PMOS管MP7的源极均与所述电源VDD连接；

所述第五PMOS管MP5的栅极、所述第六PMOS管MP6的栅极、所述第七PMOS管MP7的栅极相互连接并形成第三公共端M3，所述第三公共端M3分别与所述运算放大器U的输出端、所述启动电路1连接；

所述运算放大器U的正相输入端分别与所述第五PMOS管MP5的漏极、所述第四电阻R4的一端连接，所述第四电阻R4的另一端与所述第一晶体管Q1的发射极连接，所述第一晶体管Q1的基极和集电极均与所述地端GND连接；

所述运算放大器U的反相输入端分别与所述第六PMOS管MP6的漏极、所述第二晶体管Q2的发射极连接，所述第二晶体管Q2的基极和集电极均与所述地端GND连接；

所述第七PMOS管MP7的漏极与所述第五电阻R5的一端连接并形成第四公共端M4，所述第四公共端M4与所述电流发生器3连接，所述第五电阻R5的另一端与所述第三晶体管Q3的发射极连接，所述第三晶体管Q3的基极和集电极均与所述地端GND连接。

在其中的一些实施例中，所述电流发生器3包括：第三PMOS管MP3；其中，

所述第三PMOS管MP3的栅极与所述偏置电压产生电路2连接，所述第三PMOS管MP3的源极与所述电源VDD连接，所述第三PMOS管MP3的漏极与所述第一电容C1连接。

在其中的一些实施例中，所述触发单元4包括：施密特触发器41。

在其中的一些实施例中，所述触发单元4还包括：下电检测器42；其中，所述下电检测器42的电源输入端与所述电源VDD连接，所述下电检测器42的控制端与所述施密特触发器41的受控端连接，所述下电检测器42的电压输入端与所述偏置电压产生电路2或者所述电流发生器3连接。

在其中的一些实施例中，所述下电检测器42用于在检测到输入的电源电压低于预设的最低掉电电压时，触发所述施密特触发器41输出复位信号。

在其中的一些实施例中，所述施密特触发器41用于基于输入电压和阈值的比较结果，切换所述复位信号的状态。

上述上电复位电路，通过引入启动电路1来启动偏置电压产生电路2工作，使得偏置电压与电源电压隔离开，让偏置电压不受电源电压的影响，从而为电流发生器3提供稳定的偏置电压，继而稳定电流发生器3的输出电流，从而使得触发单元4正常切换复位信号的状态，继而稳定复位信号的持续时间。

本申请的一个或多个实施例的细节在以下附图和描述中提出，以使本申请的其他特征、目的和优点更加简明易懂。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1是相关技术的上电复位电路图；

图2是一个实施例中上电复位电路的结构框图；

图3是另一个实施例中上电复位电路的结构框图；

图4是一个实施例中上电复位电路的结构示意图；

图5是另一个实施例中上电复位电路的结构示意图；

图6是一个实施例中上电复位电路在上电和掉电时的模拟瞬态响应示意图。

具体实施方式

为更清楚地理解本申请的目的、技术方案和优点，下面结合附图和实施例，对本申请进行了描述和说明。

除另作定义外，本申请所涉及的技术术语或者科学术语应具有本申请所属技术领域具备一般技能的人所理解的一般含义。在本申请中的“一”、“一个”、“一种”、“该”、“这些”等类似的词并不表示数量上的限制，它们可以是单数或者复数。在本申请中所涉及的术语“包括”、“包含”、“具有”及其任何变体，其目的是涵盖不排他的包含；例如，包含一系列步骤或模块(单元)的过程、方法和系统、产品或设备并未限定于列出的步骤或模块(单元)，而可包括未列出的步骤或模块(单元)，或者可包括这些过程、方法、产品或设备固有的其他步骤或模块(单元)。在本申请中所涉及的“连接”、“相连”、“耦接”等类似的词语并不限定于物理的或机械连接，而可以包括电气连接，无论是直接连接还是间接连接。在本申请中所涉及的“多个”是指两个或两个以上。“和/或”描述关联对象的关联关系，表示可以存在三种关系，例如，“A和/或B”可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。通常情况下，字符“/”表示前后关联的对象是一种“或”的关系。在本申请中所涉及的术语“第一”、“第二”、“第三”等，只是对相似对象进行区分，并不代表针对对象的特定排序。

图1是相关技术的上电复位电路图。如图1所示，该上电复位电路由偏置电压产生电路、电流发生器、电容和触发单元构成。其中，偏置电压产生电路由一个PMOS管和一个NMOS管构成。电流发生器中设置有两个电流镜单元，其中一个电流镜单元由两个PMOS管构成，另一个电流镜单元由两个NMOS管构成。偏置电压产生电路用于输出偏置电压Vbias至电流发生器，电流发生器在偏置电压Vbias的作用下产生微弱电流，通过电容充放电，缓慢改变触发单元的输入电压，触发单元基于输入电压和阈值的比较结果，切换复位信号的状态。其中，由于偏置电压Vbias随电源电压的波动较大，电流发生器的输出电流不稳定。而触发单元的阈值判定强烈依赖于电源电压值，这虽然不会直接影响上电复位功能的实现，但是对其阈值判定有着较大影响，导致触发单元无法正常切换复位信号状态，使得复位信号的持续时间波动范围较大。例如，当芯片发生掉电情况时，触发单元的低阈值不能确定，因而存在电源电压并未降至芯片最低工作电压，上电复位电路就输出复位信号，以及，电源电压已经降至芯片最低工作电压，但上电复位电路还未输出复位信号的情况。

基于此，在一个实施例中，图2提供了一种上电复位电路的结构框图。如图2所示，该上电复位电路包括：启动电路1、偏置电压产生电路2、电流发生器3、第一电容C1和触发单元4。

其中，启动电路1、偏置电压产生电路2、电流发生器3的电源输入端均与电源VDD连接，启动电路1的输出端与偏置电压产生电路2的输入端连接，偏置电压产生电路2的输出端与电流发生器3的输入端连接，第一电容C1的一端与地端GND连接，第一电容C1的另一端与电流发生器3连接并形成第一公共端M1，第一公共端M1与触发单元4的输入端连接。

其中，启动电路1，用于启动偏置电压产生电路2工作；偏置电压产生电路2，用于为电流发生器3提供偏置电压；电流发生器3，用于生成电流以对第一电容C1进行充放电，并通过第一公共端M1输出电压至触发单元4；触发单元4，用于基于输入电压和阈值的比较结果，切换复位信号的状态。其中，偏置电压产生电路2、电流发生器3和触发单元4，均可以采用图1所示的相应电路组成部分实现，也可以采用不同于图1所示的相应电路组成部分实现。本实施例不作限制。

在本实施例中，通过引入启动电路1来启动偏置电压产生电路2工作，使得偏置电压与电源电压隔离开，让偏置电压不受电源电压的影响，从而为电流发生器3提供稳定的偏置电压，继而稳定电流发生器3的输出电流，从而使得触发单元4正常切换复位信号的状态，继而稳定复位信号的持续时间。

本领域技术人员可以理解，图2中示出的结构，仅仅是与本申请方案相关的部分结构的框图，并不构成对本申请方案所应用于其上的上电复位电路的限定，具体的上电复位电路可以包括比图中所示更多或更少的部件，或者组合某些部件，或者具有不同的部件布置。

在一个实施例中，图3提供了另一种上电复位电路的结构框图。如图3所示，在图2的基础上，触发单元4包括：施密特触发器41和下电检测器42。施密特触发器41与第一公共端M1连接。下电检测器42的电源输入端与电源VDD连接，下电检测器42的控制端与施密特触发器41的受控端连接，下电检测器42的电压输入端与电流发生器3连接。下电检测器42用于检测输入的电源电压是否下降至低于预设的最低掉电电压，并在电源电压下降至预设的最低掉电电压时，输出下电检测信号以触发施密特触发器41输出复位信号RESET，以使芯片中的整个系统恢复初始状态，重新工作。

其中，施密特触发器41中设置有第一阈值和第二阈值，第二阈值小于第一阈值。在芯片上电时，触发单元4开始输出复位信号，当触发单元4的输入电压上升至不小于第一阈值时，代表此时电源电压上升到稳态值，则触发单元4停止输出复位信号。若在此之后，芯片发生掉电情况，则当触发单元4的输入电压下降至不大于第二阈值时，代表此时电源电压下降至芯片无法正常工作，则触发单元4恢复输出复位信号，以便于指示芯片再次上电来维持系统的正常运行。

在其中一些实施例中，启动电路1可以有不同的电路结构，偏置电压产生电路2也可以有不同的电路结构。以下将通过不同结构的启动电路1和偏置电压产生电路2进行组合，提供不同的上电复位电路。

在一个实施例中，图4提供了一种上电复位电路的结构示意图。如图4所示，该上电复位电路包括：第一启动电路11、第一偏置电压产生电路21、电流发生器3、第一电容C1和触发单元4。

第一启动电路11包括：第一NMOS管MN1、第二NMOS管MN2和第一电阻R1。其中，第一NMOS管MN1的栅极和第二NMOS管MN2的漏极分别与偏置电压产生电路2连接，第一NMOS管MN1的源极和第二NMOS管MN2的源极均与地端GND连接，第一NMOS管MN1的漏极与第二NMOS管MN2的栅极连接，第一NMOS管MN1的漏极还通过第一电阻R1与电源VDD连接。

第一偏置电压产生电路21包括：第一PMOS管MP1、第二PMOS管MP2、第三NMOS管MN3、第四NMOS管MN4和第二电阻R2。其中，第一PMOS管MP1的源极与第二PMOS管MP2的源极均与电源VDD连接，第四NMOS管MN4的源极与地端GND连接，其中，第三NMOS管MN3的源极通过第一电阻R2连接至地端GND；第一PMOS管MP1的栅极、第二PMOS管MP2的栅极、第一PMOS管MP1的漏极与第三NMOS管MN3的漏极连接并形成第二公共端，第二公共端分别与启动电路1、电流发生器3连接；第三NMOS管MN3的栅极、第四NMOS管MN4的栅极、第二PMOS管MP2的漏极与第四NMOS管MN4的漏极连接并形成第三公共端，第三公共端分别与启动电路1、触发单元4连接。

触发单元4包括：施密特触发器41和下电检测器42。施密特触发器41和下电检测器42连接，第一公共端M1与施密特触发器41连接，第三公共端M3与下电检测器42连接。

继续参考图2，相关技术的电流发生器采用自偏置的N型金属氧化物半导体晶体管(N-Metal-Oxide-Semiconductor，NMOS)和一个P型金属氧化物半导体晶体管(P-Metal-Oxide-Semiconductor，PMOS)，电流发生器的静态电流容易随着电源电压的变化而变化，也会引起复位信号的持续时间发生波动。而且，相关技术的电流发生器需要三路电流，电流消耗较大。为解决该问题，图4中采用了不同于相关技术的电流发生器。如图4所示，该电流发生器3包括：第三PMOS管MP3。其中，第三PMOS管MP3的栅极与第一偏置电压产生电路21连接，第三PMOS管MP3的源极与电源VDD连接，第三PMOS管MP3的漏极与第一电容C1连接。如此设置，以精简电流镜单元，降低了上电复位电路的静态功耗。在实际应用中，本实施例的上电复位电路的静态功耗不到1uA。

在本实施例中，通过第一启动电路11将第一偏置电压产生电路21产生的偏置电压Vbias与电源电压隔离开，从而稳定偏置电压Vbias，使得电流发生器3输出稳定的电流，使得电压VA缓慢改变，从而使得触发单元4正常切换复位信号RESET的状态。又通过精简电流发生器3的电流镜单元，降低了上电复位电路的静态功耗。

在上述实施例的基础上，为进一步固定电流产生器3的电流，实现减少电源电压波动干扰的目的，在一个实施例中，图5提供了另一种上电复位电路的结构示意图。如图5所示，该上电复位电路包括：第二启动电路12、第二偏置电压产生电路22、电流发生器3、第一电容C1和触发单元4。

第二启动电路12包括：第四PMOS管MP4、第五NMOS管MN5、反相器INV和第三电阻R3。其中，第四PMOS管MP4的栅极与偏置电压产生电路2连接，第四PMOS管MP4的源极与电源VDD连接，第四PMOS管MP4的漏极与反相器的输入端连接，反相器的输入端还通过第三电阻R3与地端GND连接；第五NMOS管MN5的栅极与反相器INV的输出端连接，第五NMOS管MN5的源极与地端GND连接，第五NMOS管MN5的漏极与偏置电压产生电路2连接。

第二偏置电压产生电路22包括：第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第四电阻R4、第五电阻R5、第一晶体管Q1、第二晶体管Q2、第三晶体管Q3和运算放大器U。其中，第五PMOS管MP5的源极、第六PMOS管MP6的源极和第七PMOS管MP7的源极均与电源VDD连接；第五PMOS管MP5的栅极、第六PMOS管MP6的栅极、第七PMOS管MP7的栅极相互连接并形成第三公共端M3，第三公共端M3分别与运算放大器U的输出端、启动电路1连接；运算放大器U的正相输入端分别与第五PMOS管MP5的漏极、第四电阻R4的一端连接，第四电阻R4的另一端与第一晶体管Q1的发射极连接，第一晶体管Q1的基极和集电极均与地端GND连接；运算放大器U的反相输入端分别与第六PMOS管MP6的漏极、第二晶体管Q2的发射极连接，第二晶体管Q2的基极和集电极均与地端GND连接；第七PMOS管MP7的漏极与第五电阻R5的一端连接并形成第四公共端M4，第四公共端M4与电流发生器3连接，第五电阻R5的另一端与第三晶体管Q3的发射极连接，第三晶体管Q3的基极和集电极均与地端GND连接。

触发单元4包括：施密特触发器41和下电检测器42。施密特触发器41和下电检测器42连接，第一公共端M1与施密特触发器41连接。

在本实施例中，启动电路12通过在上电时刻下拉第五PMOS管MP5、第六PMOS管MP6的栅极电压，保证该第二偏置电压产生电路22上电时能够正常启动。相比于第一偏置电压产生电路21，第二偏置电压产生电路22能够产生固定的偏置电压Vbias，使得电流发生器3输出更加稳定的电流，使得电压VA缓慢改变，从而使得触发单元4正常切换复位信号RESET的状态。

如果芯片在正常运行期间，电源出现一个瞬态干扰，比如电源噪声过大或者负载消耗电流过大引起的电源电压突降，这时芯片工作会出现问题。因此，在电源电压降到某个特定值时需要一个复位信号，即复位信号BOR(Brown Out Reset)。当电源恢复到原状态时，复位信号BOR要归零。

在芯片在上电时，会出现电源电压值不确定的情况。针对该情况，上述实施例均能够为较低电源电压范围的芯片分别提供复位信号POR和复位信号BOR，在实现低静态功耗的目标下，能够在芯片初始上电期间和突然掉电时输出复位信号，确保芯片正常运行。

在一个实施例中，以图3为例，图6提供了图3中上电复位电路在上电和掉电时的模拟瞬态响应示意图。其中，电源电压由0V上升至VBAT，在电源电压到达电流发生器3的开启电压时，VA开始缓慢增加，此前复位信号一直保持复位有效状态。当VA达到施密特触发器41的第一阈值(高阈值VSPH)时，施密特触发器41切换复位信号状态至关闭状态。在芯片正常工作时，电源电压突然掉电到低于VLT(认定电源电压低于VLT时，芯片无法正常工作)，VA迅速放电，当VA低于施密特触发器41的第二阈值(低阈值VSPL)时，复位信号被开启。当电源电压恢复正常，VA又缓慢充电，施密特触发器41切换复位信号至关闭状态。

在一定区间内改变电源电压，上述模拟瞬态响应的仿真结果显示功能正常。并且，通过调整施密特触发器41的尺寸、电流发生器3的电流值以及第一电容C1的容值，可以得到毫秒级别的复位时间。

应该明白的是，以上描述的实施例只是用来解释其应用，而不是用来对它进行限定。根据本申请提供的实施例，本领域普通技术人员在不进行创造性劳动的情况下得到的所有其它实施例，均属本申请保护范围。

显然，附图只是本申请的一些例子或实施例，对本领域的普通技术人员来说，也可以根据这些附图将本申请适用于其他类似情况，但无需付出创造性劳动。另外，可以理解的是，尽管在此开发过程中所做的工作可能是复杂和漫长的，但是，对于本领域的普通技术人员来说，根据本申请披露的技术内容进行的某些设计、制造或生产等更改仅是常规的技术手段，不应被视为本申请公开的内容不足。

“实施例”一词在本申请中指的是结合实施例描述的具体特征、结构或特性可以包括在本申请的至少一个实施例中。该短语出现在说明书中的各个位置并不一定意味着相同的实施例，也不意味着与其它实施例相互排斥而具有独立性或可供选择。本领域的普通技术人员能够清楚或隐含地理解的是，本申请中描述的实施例在没有冲突的情况下，可以与其它实施例结合。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对专利保护范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请的保护范围应以所附权利要求为准。

Claims (10)

1.一种上电复位电路，其特征在于，包括：启动电路(1)、偏置电压产生电路(2)、电流发生器(3)、第一电容(C1)和触发单元(4)；所述启动电路(1)、所述偏置电压产生电路(2)、所述电流发生器(3)的电源输入端均与电源(VDD)连接，所述启动电路(1)的输出端与所述偏置电压产生电路(2)的输入端连接，所述偏置电压产生电路(2)的输出端与所述电流发生器(3)的输入端连接，所述第一电容(C1)的一端与地端(GND)连接，所述第一电容(C1)的另一端与所述电流发生器(3)连接并形成第一公共端(M1)，所述第一公共端(M1)与所述触发单元(4)的输入端连接。

2.根据权利要求1所述的上电复位电路，其特征在于，所述启动电路(1)包括：第一NMOS管(MN1)、第二NMOS管(MN2)和第一电阻(R1)；其中，

所述第一NMOS管(MN1)的栅极和所述第二NMOS管(MN2)的漏极分别与所述偏置电压产生电路(2)连接，所述第一NMOS管(MN1)的源极和所述第二NMOS管(MN2)的源极均与所述地端(GND)连接，所述第一NMOS管(MN1)的漏极与所述第二NMOS管(MN2)的栅极连接，所述第一NMOS管(MN1)的漏极还通过所述第一电阻(R1)与所述电源(VDD)连接。

3.根据权利要求2所述的上电复位电路，其特征在于，所述偏置电压产生电路(2)包括：第一PMOS管(MP1)、第二PMOS管(MP2)、第三NMOS管(MN3)、第四NMOS管(MN4)和第二电阻(R2)；其中，

所述第一PMOS管(MP1)的源极与所述第二PMOS管(MP2)的源极均与所述电源(VDD)连接，所述第四NMOS管(MN4)的源极与所述地端(GND)连接，其中，所述第三NMOS管(MN3)的源极通过所述第一电阻(R2)连接至所述地端(GND)；

所述第一PMOS管(MP1)的栅极、所述第二PMOS管(MP2)的栅极、所述第一PMOS管(MP1)的漏极与所述第三NMOS管(MN3)的漏极连接并形成第二公共端，所述第二公共端分别与所述启动电路(1)、所述电流发生器(3)连接；

所述第三NMOS管(MN3)的栅极、所述第四NMOS管(MN4)的栅极、所述第二PMOS管(MP2)的漏极与所述第四NMOS管(MN4)的漏极连接并形成第三公共端，所述第三公共端分别与所述启动电路(1)、所述触发单元(4)连接。

4.根据权利要求1所述的上电复位电路，其特征在于，所述启动电路(1)包括：第四PMOS管(MP4)、第五NMOS管(MN5)、反相器(INV)和第三电阻(R3)；其中，

所述第四PMOS管(MP4)的栅极与所述偏置电压产生电路(2)连接，所述第四PMOS管(MP4)的源极与所述电源(VDD)连接，所述第四PMOS管(MP4)的漏极与所述反相器的输入端连接，所述反相器的输入端还通过所述第三电阻(R3)与所述地端(GND)连接；

所述第五NMOS管(MN5)的栅极与所述反相器(INV)的输出端连接，所述第五NMOS管(MN5)的源极与所述地端(GND)连接，所述第五NMOS管(MN5)的漏极与所述偏置电压产生电路(2)连接。

5.根据权利要求4所述的上电复位电路，其特征在于，所述偏置电压产生电路(2)包括：第五PMOS管(MP5)、第六PMOS管(MP6)、第七PMOS管(MP7)、第四电阻(R4)、第五电阻(R5)、第一晶体管(Q1)、第二晶体管(Q2)、第三晶体管(Q3)和运算放大器(U)；其中，

所述第五PMOS管(MP5)的源极、所述第六PMOS管(MP6)的源极和所述第七PMOS管(MP7)的源极均与所述电源(VDD)连接；

所述第五PMOS管(MP5)的栅极、所述第六PMOS管(MP6)的栅极、所述第七PMOS管(MP7)的栅极相互连接并形成第三公共端(M3)，所述第三公共端(M3)分别与所述运算放大器(U)的输出端、所述启动电路(1)连接；

所述运算放大器(U)的正相输入端分别与所述第五PMOS管(MP5)的漏极、所述第四电阻(R4)的一端连接，所述第四电阻(R4)的另一端与所述第一晶体管(Q1)的发射极连接，所述第一晶体管(Q1)的基极和集电极均与所述地端(GND)连接；

所述运算放大器(U)的反相输入端分别与所述第六PMOS管(MP6)的漏极、所述第二晶体管(Q2)的发射极连接，所述第二晶体管(Q2)的基极和集电极均与所述地端(GND)连接；

所述第七PMOS管(MP7)的漏极与所述第五电阻(R5)的一端连接并形成第四公共端(M4)，所述第四公共端(M4)与所述电流发生器(3)连接，所述第五电阻(R5)的另一端与所述第三晶体管(Q3)的发射极连接，所述第三晶体管(Q3)的基极和集电极均与所述地端(GND)连接。

6.根据权利要求1至5中任一项所述的上电复位电路，其特征在于，所述电流发生器(3)包括：第三PMOS管(MP3)；其中，

所述第三PMOS管(MP3)的栅极与所述偏置电压产生电路(2)连接，所述第三PMOS管(MP3)的源极与所述电源(VDD)连接，所述第三PMOS管(MP3)的漏极与所述第一电容(C1)连接。

7.根据权利要求6所述的上电复位电路，其特征在于，所述触发单元(4)包括：施密特触发器(41)。

8.根据权利要求7所述的上电复位电路，其特征在于，所述触发单元(4)还包括：下电检测器(42)；其中，所述下电检测器(42)的电源输入端与所述电源(VDD)连接，所述下电检测器(42)的控制端与所述施密特触发器(41)的受控端连接，所述下电检测器(42)的电压输入端与所述偏置电压产生电路(2)或者所述电流发生器(3)连接。

9.根据权利要求8所述的上电复位电路，其特征在于，所述下电检测器(42)用于在检测到输入的电源电压低于预设的最低掉电电压时，触发所述施密特触发器(41)输出复位信号。

10.根据权利要求9所述的上电复位电路，其特征在于，所述施密特触发器(41)用于基于输入电压和阈值的比较结果，切换所述复位信号的状态。