CN219322374U - 一种掉电不复位的上电复位电路 - Google Patents
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Abstract
本实用新型公开了一种掉电不复位的上电复位电路,其特征在于,包含限流模块、复位信号输出模块、电压保持模块与衬底选择模块，所述的限流模块电性连接所述的电压保持模块与衬底选择模块，所述的电压保持模块电性连接所述复位信号输出模块与所述衬底选择模块，所述的衬底选择模块还电性连接所述的复位信号输出模块，所述的限流模块用于限定所述上电复位电路的电流值；所述的电压保持模块用于保持所述复位信号输出模块输入端的电压值；所述的衬底选择模块用于调节所述电压保持模块的输出电压；所述的复位信号输出模块用于输出复位信号，本实用新型在电源电压发生短时间抖动或掉电时IC系统不会重复复位，可保证IC系统正常稳定地工作。
Description
技术领域
0001.本实用新型涉及半导体集成电路技术领域，特别是涉及一种掉电不复位的上电复位电路。
背景技术
0002.上电复位电路，在整个芯片开始供电的初始阶段给系统提供一个全局复位信号，确保整个系统从一个确定的状态启动。在电路正常工作阶段，如果电源电压变至过低也会引起系统复位，即掉电复位。
0003.对于电源电压有抖动或有短时间掉电应用的系统，现有技术中的上复位电路会重复复位，这样就会导致系统工作异常。那么，如何开发一种短时间电源电压抖动或掉电时系统不复位的上电复位电路，是本领域技术人员需要解决的技术问题。
发明内容
0004.针对以上现有技术的不足，本实用新型公开了一种掉电不复位的上电复位电路，本技术方案包含电压保持模块与衬底选择模块，所述的电压保持模块可以调节电压保持模块的输出电压，当短时间电源电压抖动或掉电时，系统不会重复复位，可保证系统正常稳定地工作。本实用新型的技术方案具体如下：
一种掉电不复位的上电复位电路,包含限流模块、复位信号输出模块、电压保持模块与衬底选择模块。
0005.所述的限流模块电性连接所述的电压保持模块与衬底选择模块，所述的电压保持模块电性连接所述复位信号输出模块与所述衬底选择模块，所述的衬底选择模块还电性连接所述的复位信号输出模块。
0006.本技术方案中，所述的限流模块用于限定所述上电复位电路的电流值；所述的电压保持模块用于保持所述复位信号输出模块输入端的电压值；所述的衬底选择模块用于调节所述电压保持模块的输出电压；所述的复位信号输出模块用于输出复位信号。
0007.本技术方案中,所述的限流模块包含第一PMOS管MP1与第二PMOS管MP2。
0008.进一步地，所述第一PMOS管MP1的源极连接VDD电源，漏极连接所述第二PMOS管MP2的源极，所述第二PMOS管MP2的漏极连接所述的电压保持模块。
0009.所述第一PMOS管MP1与第二PMOS管MP2的栅极接地，所述第一PMOS管MP1与第二PMOS管MP2的衬底连接VDD电源。
0010.本技术方案中,所述的电压保持模块包含第三PMOS管MP3与电容C。
0011.进一步地，所述的第三PMOS管MP3的源极连接所述第二PMOS管MP2的漏极，所述第三PMOS管MP3的栅极与漏极相接并一起连接所述电容C的一端，所述电容C的另一端接地。
0012.本技术方案中,所述的衬底选择模块包含第四PMOS管MP4与第五PMOS管MP5。
0013.进一步地，所述的第四PMOS管MP4的漏极连接所述第五PMOS管MP5的栅极与所述第一PMOS管MP1的漏极；所述第五PMOS管MP5的漏极连接所述第四PMOS管MP4的栅极与所述第三PMOS管MP3的漏极。
0014.所述的第四PMOS管MP4的衬底与源极相接并一起连接所述第三PMOS管MP3的衬底。
0015.所述的第五PMOS管MP5的衬底与源极相接并一起连接所述第三PMOS管MP3的衬底。
0016.本技术方案中，所述的复位信号输出模块包含反相器INV,所述的反相器INV的输入端连接所述第三PMOS管MP3的漏极，所述反相器INV的输出端为复位信号输出端。
0017.需要指出的是，本实用新型在可替代的技术方案中，所述的限流模块中的第一PMOS管MP1与第二PMOS管MP2可以分别被第一电阻R1与第二电阻R2替代。此时：
所述的第一电阻R1一端连接VDD电源，另一端连接所述第二电阻R2，所述第二电阻R2的另一端连接所述的电压保持模块。
0018.所述第三PMOS管MP3的源极连接所述第二电阻R2远离所述第一电阻R1的一端，所述第三PMOS管MP3的栅极与漏极相接并一起连接所述电容C的一端，所述电容C的另一端接地。
0019.所述的第四PMOS管MP4的漏极连接所述第五PMOS管MP5的栅极与所述第一电阻R1与第二电阻R2的公共端；所述第五PMOS管MP5的漏极连接所述第四PMOS管MP4的栅极与所述第三PMOS管MP3的漏极。
0020.所述第四PMOS管MP4的衬底与源极相接并一起连接所述第三PMOS管MP3的衬底。
0021.所述第五PMOS管MP5的衬底与源极相接并一起连接所述第三PMOS管MP3的衬底。
0022.本技术方案中,所述的复位信号输出模块包含反相器INV,所述反相器INV的输入端连接所述第三PMOS管MP3的漏极，所述反相器INV的输出端为复位信号输出端。
0023.本实用新型一种掉电不复位的上电复位电路，本技术方案包含限流模块、复位信号输出模块、电压保持模块与衬底选择模块，四个模块在联动工作下，电源电压发生短时间抖动或掉电时IC系统不会重复复位，可保证IC系统正常稳定地工作。
附图说明
0024.图1是现有技术中的一种上电复位电路的结构示意图。
0025.图2是图1中记载的上电复位电路的仿真波形示意图。
0026.图3是本实用新型一种掉电不复位的上电复位电路的一种实施例的结构示意图。
0027.图4是本实用新型一种掉电不复位的上电复位电路的图中实施例的掉电不复位的上电复位电路仿真波形示意图。
0028.图5是本实用新型一种掉电不复位的上电复位电路的另一种实施例的结构示意图。
0029.图6是本实用新型一种掉电不复位的上电复位电路不掉电情况下的电流流向示意图。
0030.图7是本实用新型一种掉电不复位的上电复位电路掉电情况下的电流流向示意图。
实施方式
0031.下面结合附图对本实用新型做进一步详细的说明。
0032.为了更好说明本实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；对于本领域技术人员来说，附图中某些公知结构及其说明的省略是可以理解的。相同或相似的标号对应相同或相似的部件。
0033.上电复位电路用于给IC系统提供一个全局复位信号，确保整个系统从一个确定的状态启动，是IC系统不可缺少的模块。但是对于电源电压有抖动或有短时间掉电的IC系统，上复位电路会重复复位，这样就会导致IC系统工作异常。
0034.图1为现有技术中的一种上电复位电路的结构示意图，包含一个PMOS管、电容与一个反相器，本上电复位电路是一种常见的上电复位电路结构。本上电复位电路中，当VDD端掉电再上电时输出端会产生高电平输出信号，这里的高电平输出信号即为产生复位信号。
0035.鉴于现有技术中的不足，本实用新型公开一种掉电不复位的上电复位电路，在本技术方案中，电源电压发生短时间抖动或掉电时IC系统不会重复复位，可保证IC系统正常稳定地工作。
0036.需要指出的是，上述“电源电压发生短时间抖动或掉电”是在短时间内抖动或掉电又上电的过程，其中的“短时间”为发生抖动或掉电的时间t，在本技术方案中，所述的时间t可以根据实际情况进行设定。比如时间t可设定为不高于20ms，即当电源电压在20ms内发生抖动或掉电，IC系统不会重复复位。
0037.本实用新型的具体实施例如下：
实施例1
0038.如图3所示，本实施例为一种掉电不复位的上电复位电路1,包含限流模块10、复位信号输出模块40、电压保持模块20与衬底选择模块30。
0039.本实施例中，所述的限流模块10电性连接所述的电压保持模块20与衬底选择模块30，所述的电压保持模块20电性连接所述的复位信号输出模块40与所述 的衬底选择模块30，所述的衬底选择模块30还电性连接所述的复位信号输出模块40。
0040.本实施例需要说明的是，所述的限流模块10用于限定所述上电复位电路1的电流值；所述的电压保持模块20用于保持所述复位信号输出模块40输入端的电压值；所述的衬底选择模块30用于调节所述电压保持模块的输出电压；所述的复位信号输出模块40用于输出复位信号。
0041.本实施例中,所述的限流模块10包含第一PMOS管MP1与第二PMOS管MP2，所述的第一PMOS管MP1与第二PMOS管MP2起到限流的作用。
0042.本实施例具体地，如图3所示，所述第一PMOS管MP1的源极连接VDD电源，漏极连接所述第二PMOS管MP2的源极，所述第二PMOS管MP2的漏极连接所述的电压保持模块20。
0043.所述第一PMOS管MP1与第二PMOS管MP2的栅极接地，所述第一PMOS管MP1与第二PMOS管MP2的衬底连接VDD电源。
0044.本实施例如图3所示,所述的电压保持模块20包含第三PMOS管MP3与电容C。本实施例需要指出的是，通过调节电容C的大小可以实现调节时间t（发生抖动或掉电的时间）的长短。
0045.本实施例具体地，所述的第三PMOS管MP3的源极连接所述第二PMOS管MP2的漏极，所述第三PMOS管MP3的栅极与漏极相接并一起连接所述电容C的一端，所述电容C的另一端接地。
0046.本实施例如图3所示,所述的衬底选择模块30包含第四PMOS管MP4与第五PMOS管MP5。
0047.本实施例具体地，所述的第四PMOS管MP4的漏极连接所述第五PMOS管MP5的栅极与所述第一PMOS管MP1的漏极；所述第五PMOS管MP5的漏极连接所述第四PMOS管MP4的栅极与所述第三PMOS管MP3的漏极。
0048.所述的第四PMOS管MP4的衬底与源极相接并一起连接所述第三PMOS管MP3的衬底。
0049.所述的第五PMOS管MP5的衬底与源极相接并一起连接所述第三PMOS管MP3的衬底。
0050.本实施例如图3所示，所述的复位信号输出模块包含反相器INV,所述的反相器INV的输入端连接所述第三PMOS管MP3的漏极，所述反相器INV的输出端为复位信号输出端。
0051.需要指出的是，本实施例所记载的第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4与第五PMOS管MP5必须在衬底电压为高电平时才能工作。
0052.本实施例如图6所示,当电源电压不发生抖动或掉电，即VDD端稳定供电时，所述的第五PMOS管MP5的栅极高电平，第五PMOS管MP5处于截止状态；所述的第四PMOS管MP4的栅极低电平，第四PMOS管MP4处于导通状态。此时所述第三PMOS管MP3的衬底端相当于连接VDD端，所述第三PMOS管MP3正常导通，与第三PMOS管MP3的漏极连接的所述复位信号输出模块40输入端为高电平，所述复位信号输出模块40输出的复位信号POR为低电平，即IC系统不会产生复位。
0053.本实施例如图7所示，当电源电压在短时间内发生抖动或掉电时，在发生抖动或掉电的时间t内，VDD端无供电。此时，所述的第五PMOS管MP5的栅极低电平，第五PMOS管MP5处于导通状态；所述的第四PMOS管MP4的栅极高电平，第四PMOS管MP4处于截止状态。此时，电容C放电，第三PMOS管MP3的漏极端依然保持高电平状态，所述衬底选择模块30的POR_C端连接第三PMOS管MP3的漏极，在第五PMOS管MP5处于导通状态下第三PMOS管MP3的衬底端也是处于高电平状态，第三PMOS管MP3的衬底端相当于连接VDD端，而第三PMOS管MP3处于反向截止状态。此时，与第三PMOS管MP3的漏极连接的所述复位信号输出模块40输入端为高电平，所述复位信号输出模块40输出的复位信号POR为低电平，即IC系统不会产生复位。
0054.本实施例与现有技术相比，当电源电压发生短时间抖动或掉电时IC系统不会重复复位，所以IC系统可稳定地工作。
0055.本实施例对图1记载的一种上电复位电路与本实施例中记载的掉电不复位的上电复位电路进行短时间抖动或掉电仿真，发生抖动或掉电的时间t设定为不高于20ms。具体如图2与图4所示，图2为图1记载的一种上电复位电路的仿真波形示意图，图4为本实施例中记载的掉电不复位的上电复位电路的仿真波形示意图。
0056.由图2可以看出，当VDD端短时间抖动或掉电并重新上电后，输出复位信号重新上电后，输出复位信号POR一直非常平稳的保持低电平，所以就没有产生复位输POR会变高电平，产生复位输出信号。而在图4中，当VDD端短时间抖动或掉电并出信号。
实施例2
0057.本实施例为实施例1的可替代技术方案，电路结构如图5所示。
0058.本实施例中，所述的限流模块10中的第一PMOS管MP1与第二PMOS管MP2分别被第一电阻R1与第二电阻R2替代。所述的第一电阻R1与第二电阻R2也同样起到限流作用。
0059.本实施例中，如图5所示，所述的第一电阻R1一端连接VDD电源，另一端连接所述第二电阻R2，所述第二电阻R2的另一端连接所述的电压保持模块20。
0060.所述的第三PMOS管MP3的源极连接所述第二电阻R2远离所述第一电阻R1的一端，所述第三PMOS管MP3的栅极与漏极相接并一起连接所述电容C的一端，所述电容C的另一端接地。
0061.本实施例中，所述的第四PMOS管MP4的漏极连接所述第五PMOS管MP5的栅极与所述第一电阻R1与第二电阻R2的公共端；所述第五PMOS管MP5的漏极连接所述第四PMOS管MP4的栅极与所述第三PMOS管MP3的漏极。
0062.所述第四PMOS管MP4的衬底与源极相接并一起连接所述第三PMOS管MP3的衬底。
0063.所述第五PMOS管MP5的衬底与源极相接并一起连接所述第三PMOS管MP3的衬底。
0064.本实施例中,所述的复位信号输出模块包含反相器INV,所述反相器INV的输入端连接所述第三PMOS管MP3的漏极，所述反相器INV的输出端为复位信号输出端。
0065.本实施例与现有技术相比，当电源电压发生短时间抖动或掉电时，IC系统依然不会重复复位，也能保持稳定地工作。
0066.显然，本实用新型的上述实施例仅仅是为清楚地说明本实用新型所作的举例，而并非是对本实用新型的实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型权利要求的保护范围之内。
Claims (8)
1.一种掉电不复位的上电复位电路,其特征在于,包含：
限流模块，用于限定所述上电复位电路的电流值；
复位信号输出模块，用于输出复位信号；
电压保持模块，电性连接所述限流模块与所述复位信号输出模块，用于保持所述复位信号输出模块输入端的电压值；
衬底选择模块，电性连接所述限流模块、电压保持模块与复位信号输出模块，用于调节所述电压保持模块的输出电压。
2.如权利要求1所述的掉电不复位的上电复位电路,其特征在于,所述的限流模块包含第一PMOS管MP1与第二PMOS管MP2；
所述第一PMOS管MP1的源极连接VDD电源，漏极连接所述第二PMOS管MP2的源极，所述第二PMOS管MP2的漏极连接所述的电压保持模块；
所述第一PMOS管MP1与第二PMOS管MP2的栅极接地，所述第一PMOS管MP1与第二PMOS管MP2的衬底连接VDD电源。
3.如权利要求2所述的掉电不复位的上电复位电路,其特征在于,所述的电压保持模块包含第三PMOS管MP3与电容C；
所述第三PMOS管MP3的源极连接所述第二PMOS管MP2的漏极，所述第三PMOS管MP3的栅极与漏极相接并一起连接所述电容C的一端，所述电容C的另一端接地。
4.如权利要求3所述的掉电不复位的上电复位电路,其特征在于,所述的衬底选择模块包含第四PMOS管MP4与第五PMOS管MP5；
所述的第四PMOS管MP4的漏极连接所述第五PMOS管MP5的栅极与所述第一PMOS管MP1的漏极；所述第五PMOS管MP5的漏极连接所述第四PMOS管MP4的栅极与所述第三PMOS管MP3的漏极；
所述第四PMOS管MP4的衬底与源极相接并一起连接所述第三PMOS管MP3的衬底；
所述第五PMOS管MP5的衬底与源极相接并一起连接所述第三PMOS管MP3的衬底。
5.如权利要求1所述的掉电不复位的上电复位电路,其特征在于,所述的限流模块包含第一电阻R1与第二电阻R2；
所述的第一电阻R1一端连接VDD电源，另一端连接所述第二电阻R2，所述第二电阻R2的另一端连接所述的电压保持模块。
6.如权利要求5所述的掉电不复位的上电复位电路,其特征在于, 所述的电压保持模块包含第三PMOS管MP3与电容C；
所述第三PMOS管MP3的源极连接所述第二电阻R2远离所述第一电阻R1的一端，所述第三PMOS管MP3的栅极与漏极相接并一起连接所述电容C的一端，所述电容C的另一端接地。
7.如权利要求6所述的掉电不复位的上电复位电路,其特征在于, 所述的衬底选择模块包含第四PMOS管MP4与第五PMOS管MP5；
所述的第四PMOS管MP4的漏极连接所述第五PMOS管MP5的栅极与所述第一电阻R1与第二电阻R2的公共端；所述第五PMOS管MP5的漏极连接所述第四PMOS管MP4的栅极与所述第三PMOS管MP3的漏极；
所述第四PMOS管MP4的衬底与源极相接并一起连接所述第三PMOS管MP3的衬底；
所述第五PMOS管MP5的衬底与源极相接并一起连接所述第三PMOS管MP3的衬底。
8.如权利要求4或7所述的掉电不复位的上电复位电路,其特征在于,所述的复位信号输出模块包含反相器INV,所述反相器INV的输入端连接所述第三PMOS管MP3的漏极，所述反相器INV的输出端为复位信号输出端。
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