CN117498854A - Igbt驱动电路及芯片 - Google Patents

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Abstract

本发明涉及集成电路领域，提供一种IGBT驱动电路及芯片。所述IGBT驱动电路包括死区产生模块、电平位移模块、延时电路模块、第一驱动管以及第二驱动管。死区产生模块用于基于输入信号生成非交叠的第一控制信号和第二控制信号；电平位移模块用于对第一控制信号进行电平位移处理生成高压域控制信号；延时电路模块用于对第二控制信号进行延时处理生成与所述高压域控制信号的延时相匹配的低压域控制信号；第一驱动管与第二驱动管在高压域控制信号以及低压域控制信号的作用下生成轨到轨输出的驱动信号。本发明可实现不同电压域的匹配，提高响应速度，且可实现良好的延时匹配特性，避免第一驱动管与第二驱动管直通，节省功耗。

Description

IGBT驱动电路及芯片
技术领域
本发明涉及集成电路领域，具体地涉及一种IGBT驱动电路以及一种芯片。
背景技术
IGBT(Insulate-Gate Bipolar Transistor，绝缘栅双极晶体管)是由双极型晶体管和MOS管组合而成的复合全控型电压驱动式器件，综合了电力晶体管GTR(GiantTransistor)和场效应晶体管MOSFET的优点，具有电流密度大、饱和压降低、开关速度快等优点，广泛应用于工业、汽车等领域。IGBT驱动电路对IGBT能否高效安全地运行起着至关重要的作用，决定着器件的开关性能以及寿命周期。
现有的一种IGBT门极推挽驱动电路是在传统三极管推挽输出级的输入端和输出端之间并联一个电阻，以确保驱动电压能够实现轨到轨输出，但同时引入的电阻会增大开关延时，降低IGBT的工作效率。现有的另一种可分级关断的IGBT驱动电路，通过设计两级关断通路以抑制电压过冲，由于没有设计死区时间，在驱动开关的过程中会发生驱动管直通的现象，会增加大量的电流功耗。
发明内容
为了解决上述技术缺陷，本发明提供一种IGBT驱动电路，实现驱动电压的轨到轨输出，可实现不同电压域的匹配，提高响应速度，并且可以有效避免驱动管直通。
本发明提供一种IGBT驱动电路，包括死区产生模块、电平位移模块、延时电路模块、第一驱动管以及第二驱动管，所述死区产生模块的输出端与所述电平位移模块的输入端以及所述延时电路模块的输入端相连，所述电平位移模块的输出端与所述第一驱动管的栅极相连，所述延时电路模块的输出端与所述第二驱动管的栅极相连，所述第一驱动管的漏极与所述第二驱动管的漏极相连；
所述死区产生模块用于基于输入信号生成非交叠的第一控制信号和第二控制信号；
所述电平位移模块用于对所述死区产生模块输出的第一控制信号进行电平位移处理，生成高压域控制信号；
所述延时电路模块用于对所述死区产生模块输出的第二控制信号进行延时处理，生成与所述高压域控制信号的延时相匹配的低压域控制信号；
所述第一驱动管与第二驱动管在高压域控制信号以及低压域控制信号的作用下，生成用于驱动IGBT的驱动信号。
本发明实施例中，所述死区产生模块包括：第一反相器、或非门、与非门、第一反相器链以及第二反相器链；第一反相器的输入端连接输入信号，第一反相器的输出端连接或非门的输入端以及与非门的输入端；或非门的输出端与第一反相器链的输入端连接，第一反相器链的输出端连接与非门的输入端，第一反相器链的输出端输出第一控制信号；与非门的输出端与第二反相器链的输入端连接，第二反相器链的输出端连接或非门的输入端，第二反相器链的输出端输出第二控制信号。
本发明实施例中，所述电平位移模块包括：运算放大器、PMOS管、NMOS管、第三反相器链、第一电阻、第二电阻、第三电阻、第四电阻以及第五电阻；第一电阻与第二电阻串联连接，第一电阻与第二电阻的公共端连接运算放大器的同相输入端，运算放大器的输出端与PMOS管的栅极相连，PMOS管的源极与运算放大器的反相输入端以及第三反相器链的源极相连，PMOS管的源极通过第三电阻连接到电源端，PMOS管的漏极连接到接地端；NMOS管的栅极与第一控制信号相连，NMOS管的源级通过第五电阻连接到接地端，NMOS管的漏极通过第四电阻连接到电源端，NMOS管的漏极与第四电阻的公共端与第三反相器链的输入端相连，第三反相器链的输出端输出高压域控制信号。
本发明实施例中，所述第三反相器链包括三个依次级联的反相器，每个反相器包括一个PMOS管以及一个NMOS管，PMOS管的栅极与NMOS管的栅极相连，PMOS管的漏极与NMOS管的漏极相连。
本发明实施例中，所述电平位移模块还包括第一电容，第一电容的第一端与电源端相连，第一电容的第二端与运算放大器的输出端以及PMOS管的栅极相连。
本发明实施例中，所述第二电阻的电阻值为第一电阻的电阻值的两倍。
本发明实施例中，PMOS管的源极与运算放大器的反相输入端以及第三反相器链的源极之间的公共端作为高压域参考地。
本发明实施例中，所述高压域参考地通过运算放大器与PMOS管之间的环路实现负反馈。
本发明实施例中，所述第一驱动管为PMOS管，所述第二驱动管为NMOS管，作为第一驱动管的PMOS管的漏极与作为第二驱动管的NMOS管的漏极相连，并通过电阻与IGBT的栅极相连。
本发明还提供一种芯片，该芯片包括上述的IGBT驱动电路。
本发明通过死区产生模块生成非交叠的第一控制信号和第二控制信号，通过电平位移模块实现低压域的第一控制信号到高压域控制信号的电平位移，通过延时电路模块实现对低压域的第二控制信号的延时，生成与高压域控制信号的延时相匹配的低压域控制信号，使得第一驱动管与第二驱动管在高压域控制信号以及低压域控制信号的作用下生成轨到轨输出的驱动信号，不会损失电压余度，可实现不同电压域的匹配，提高响应速度。而且，延时电路模块的信号传输延时与电平位移模块的传输延时一致，可实现良好的延时匹配特性，避免第一驱动管与第二驱动管直通，节省功耗。
本发明技术方案的其它特征和优点将在下文的具体实施方式部分予以详细说明。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1是本发明实施例提供的IGBT驱动电路的原理框图；
图2是本发明实施例提供的IGBT驱动电路的死区产生模块的电路结构示意图；
图3是本发明实施例提供的IGBT驱动电路的电平位移模块的电路结构示意图；
图4是本发明实施例提供的IGBT驱动电路中各关键节点的信号波形示意图。
具体实施方式
为了使本发明实施例中的技术方案及优点更加清楚明白，以下结合附图对本发明的示例性实施例进行进一步详细的说明，显然，所描述的实施例仅是本发明的一部分实施例，而不是所有实施例的穷举。需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
在本发明的描述中，需要理解的是，术语“第一”、“第二”、“第三”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。在本发明中，除非另有明确的规定和限定，“相连”、“连接”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接或可以互相通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
如图1所示，本发明实施例提供一种IGBT驱动电路，包括死区产生模块、电平位移模块、延时电路模块、第一驱动管P1以及第二驱动管N1。死区产生模块的输出端与电平位移模块的输入端以及延时电路模块的输入端相连，电平位移模块的输出端与第一驱动管P1的栅极相连，延时电路模块的输出端与第二驱动管N1的栅极相连，第一驱动管P1的漏极与第二驱动管N1的漏极相连。死区产生模块用于基于输入信号IN生成非交叠的第一控制信号IN1和第二控制信号IN2。电平位移模块用于对死区产生模块输出的第一控制信号IN1进行电平位移处理，生成高压域控制信号DR1。延时电路模块用于对死区产生模块输出的第二控制信号IN2进行延时处理，生成与高压域控制信号DR1的延时相匹配的低压域控制信号DR2。第一驱动管P1与第二驱动管N1在高压域控制信号DR1以及低压域控制信号DR2的作用下，生成用于驱动IGBT的驱动信号OUT。本实施例中，第一驱动管为PMOS管，所述第二驱动管为NMOS管，作为第一驱动管的PMOS管P1的漏极与作为第二驱动管的NMOS管N1的漏极相连，并通过电阻R与IGBT的栅极相连，为IGBT提供驱动信号。
本发明通过死区产生模块生成非交叠的第一控制信号IN1和第二控制信号IN2，通过电平位移模块实现低压域的第一控制信号IN1到高压域控制信号DR1的电平位移，通过延时电路模块实现对低压域的第二控制信号IN2的延时，生成与高压域控制信号DR1的延时相匹配的低压域控制信号DR2，使得第一驱动管P1与第二驱动管N1在高压域控制信号DR1以及低压域控制信号DR2的作用下生成轨到轨输出的驱动信号OUT，不会损失电压余度，可实现不同电压域的匹配，提高响应速度。而且，延时电路模块的信号传输延时与电平位移模块的传输延时一致，可实现良好的延时匹配特性，避免第一驱动管P1与第二驱动管N1直通，节省功耗。
如图2所示，本发明实施例提供的死区产生模块包括第一反相器NOT1、或非门NOR、与非门NAND、第一反相器链以及第二反相器链，第一反相器链包括依次级联的三个反相器NOT2、NOT3、NOT4，第二反相器链包括依次级联的三个反相器NOT5、NOT6、NOT7。第一反相器NOT1的输入端连接输入信号IN，第一反相器NOT1的输出端连接或非门NOR的输入端以及与非门NAND的输入端，或非门NOR的输出端与第一反相器链的输入端连接，第一反相器链的输出端连接与非门NAND的输入端，第一反相器链的输出端输出第一控制信号IN1。与非门NAND的输出端与第二反相器链的输入端连接，第二反相器链的输出端连接或非门NOR的输入端，第二反相器链的输出端输出第二控制信号IN2。本实施例中，输入信号IN经反相后分别传输至或非门NOR及与非门NAND的第一输入端，或非门NOR经三级反相器链后反馈至与非门NAND的第二输入端，与非门NAND经三级反相器链后反馈至或非门NOR的第二输入端，该反馈结构保证了第一驱动管P1与第二驱动管N1不会发生直通，死区时间可通过串联的反相器链进行调节。
如图3所示，本发明实施例提供的电平位移模块包括运算放大器OPA、PMOS管P2、NMOS管N2、第三反相器链、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4以及第五电阻R5。第一电阻R1与第二电阻R2串联连接，第二电阻R2的电阻值为第一电阻R1的电阻值的两倍。第一电阻R1与第二电阻R2的公共端连接运算放大器OPA的同相输入端，运算放大器OPA的输出端与PMOS管P2的栅极相连，PMOS管P2的源极与运算放大器OPA的反相输入端以及第三反相器链的源极相连，PMOS管P2的源极通过第三电阻R3连接到电源端VDD，PMOS管P2的漏极连接到接地端GND。NMOS管N2的栅极与第一控制信号IN1相连，NMOS管N2的源级通过第五电阻R5连接到接地端GND，NMOS管N2的漏极通过第四电阻R4连接到电源端VDD，NMOS管N2的漏极与第四电阻R4的公共端与第三反相器链的输入端相连，第三反相器链的输出端输出高压域控制信号DR1。第三反相器链包括三个依次级联的反相器，每个反相器包括一个PMOS管以及一个NMOS管，PMOS管的栅极与NMOS管的栅极相连，PMOS管的漏极与NMOS管的漏极相连。如图3所示，PMOS管P3与NMOS管N3构成第一级反相器，PMOS管P4与NMOS管N4构成第二级反相器，PMOS管P5与NMOS管N5构成第三级反相器，第三级反相器输出高压域控制信号DR1。
本实施例中，PMOS管P2的源级与电阻R3相连，并反馈至运算放大器OPA的反相输入端，PMOS管P2的源极与运算放大器OPA的反相输入端以及第三反相器链的源极之间的公共端作为高压域参考地VREF。高压域参考地VREF通过运算放大器OPA与PMOS管P2之间的环路实现负反馈，可快速稳定高压域参考地VREF的电压，提高响应速度。
本实施例中，电平位移模块还包括第一电容C1，第一电容C1的第一端与电源端VDD相连，第一电容C1的第二端与运算放大器OPA的输出端以及PMOS管P2的栅极相连，以隔离干扰。
如图4所示，本发明实施例提供的IGBT驱动电路的工作原理为：输入信号IN输送至死区产生模块后，产生两路非交叠控制信号IN1与IN2。当输入信号IN翻转为高电平时，经反相为低电平后输送至与非门NAND和或非门NOR，IN2经三级反相器链延时后直接翻转为低电平，此时或非门的两输入端均为低电平，IN1经三级反相器链延时后也翻转为低电平。其中，三级反相器链的延时delay即为死区时间td。同理，当输入信号IN翻转为低电平时，IN1先翻转为高电平，经死区时间后，IN2也翻转为高电平。反馈结构确保能够产生两路非交叠信号，串联的反相器链用于调节死区时间的长短。
随后，控制信号IN1送至电平位移模块进行处理。电平位移模块中电源电压VDD为15V，R2的电阻值为R1的两倍，因此运算放大器OPA的同相输入端的电压为10V，高压域参考地VREF通过运算放大器OPA和PMOS管P2环路实现负反馈，电位被钳位在10V。当IN1为0V时，N2关断，X点为15V，DR1为10V；当IN1为5V时，N2开启，通过调整R4和R5的阻值比例，得到X点为10V，DR1为15V。由此实现了0-5V低压域的IN1信号到10-15V高压域的DR1信号的电平位移，以满足MOS管栅源电压小于等于5V的耐压要求。控制信号IN2经延时电路后生成低压域控制信号DR2。驱动管P1与N1在控制信号DR1、DR2作用下生成0-15V轨到轨输出的驱动信号OUT，用于驱动IGBT。
本发明实施方式还提供一种芯片，该芯片包括上述的IGBT驱动电路。
以上结合附图详细描述了本发明的可选实施方式，但是，本发明实施方式并不限于上述实施方式中的具体细节，在本发明实施方式的技术构思范围内，可以对本发明实施方式的技术方案进行多种简单变型，这些简单变型均属于本发明实施方式的保护范围。另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合，只要该组合不违背本发明实施方式的思想，其同样应当视为本发明实施方式所公开的内容。

Claims (10)

1.一种IGBT驱动电路，其特征在于，包括：死区产生模块、电平位移模块、延时电路模块、第一驱动管以及第二驱动管，所述死区产生模块的输出端与所述电平位移模块的输入端以及所述延时电路模块的输入端相连，所述电平位移模块的输出端与所述第一驱动管的栅极相连，所述延时电路模块的输出端与所述第二驱动管的栅极相连，所述第一驱动管的漏极与所述第二驱动管的漏极相连；
所述死区产生模块用于基于输入信号生成非交叠的第一控制信号和第二控制信号；
所述电平位移模块用于对所述死区产生模块输出的第一控制信号进行电平位移处理，生成高压域控制信号；
所述延时电路模块用于对所述死区产生模块输出的第二控制信号进行延时处理，生成与所述高压域控制信号的延时相匹配的低压域控制信号；
所述第一驱动管与第二驱动管在高压域控制信号以及低压域控制信号的作用下，生成用于驱动IGBT的驱动信号。
2.根据权利要求1所述的IGBT驱动电路，其特征在于，所述死区产生模块包括：第一反相器、或非门、与非门、第一反相器链以及第二反相器链；
第一反相器的输入端连接输入信号，第一反相器的输出端连接或非门的输入端以及与非门的输入端；
或非门的输出端与第一反相器链的输入端连接，第一反相器链的输出端连接与非门的输入端，第一反相器链的输出端输出第一控制信号；
与非门的输出端与第二反相器链的输入端连接，第二反相器链的输出端连接或非门的输入端，第二反相器链的输出端输出第二控制信号。
3.根据权利要求1所述的IGBT驱动电路，其特征在于，所述电平位移模块包括：运算放大器、PMOS管、NMOS管、第三反相器链、第一电阻、第二电阻、第三电阻、第四电阻以及第五电阻；
第一电阻与第二电阻串联连接，第一电阻与第二电阻的公共端连接运算放大器的同相输入端，运算放大器的输出端与PMOS管的栅极相连，PMOS管的源极与运算放大器的反相输入端以及第三反相器链的源极相连，PMOS管的源极通过第三电阻连接到电源端，PMOS管的漏极连接到接地端；
NMOS管的栅极与第一控制信号相连，NMOS管的源级通过第五电阻连接到接地端，NMOS管的漏极通过第四电阻连接到电源端，NMOS管的漏极与第四电阻的公共端与第三反相器链的输入端相连，第三反相器链的输出端输出高压域控制信号。
4.根据权利要求3所述的IGBT驱动电路，其特征在于，所述第三反相器链包括三个依次级联的反相器，每个反相器包括一个PMOS管以及一个NMOS管，PMOS管的栅极与NMOS管的栅极相连，PMOS管的漏极与NMOS管的漏极相连。
5.根据权利要求3所述的IGBT驱动电路，其特征在于，所述电平位移模块还包括第一电容，第一电容的第一端与电源端相连，第一电容的第二端与运算放大器的输出端以及PMOS管的栅极相连。
6.根据权利要求3所述的IGBT驱动电路，其特征在于，所述第二电阻的电阻值为第一电阻的电阻值的两倍。
7.根据权利要求3所述的IGBT驱动电路，其特征在于，PMOS管的源极与运算放大器的反相输入端以及第三反相器链的源极之间的公共端作为高压域参考地。
8.根据权利要求7所述的IGBT驱动电路，其特征在于，所述高压域参考地通过运算放大器与PMOS管之间的环路实现负反馈。
9.根据权利要求1所述的IGBT驱动电路，其特征在于，所述第一驱动管为PMOS管，所述第二驱动管为NMOS管，作为第一驱动管的PMOS管的漏极与作为第二驱动管的NMOS管的漏极相连，并通过电阻与IGBT的栅极相连。
10.一种芯片，其特征在于，所述芯片包括权利要求1-9任一项所述的IGBT驱动电路。
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