CN111293862A - 一种高可靠自适应死区时间的栅极驱动电路 - Google Patents

一种高可靠自适应死区时间的栅极驱动电路 Download PDF

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Abstract

一种高可靠自适应死区时间的栅极驱动电路，高端栅极驱动模块中根据高端驱动逻辑控制信号和低端功率管栅极驱动信号产生高端逻辑信号，并引入低端防穿通反馈信号，使得高端栅极驱动模块仅当高端驱动逻辑控制信号为高、低端功率管栅极驱动信号为低和低端防穿通反馈信号为低时开启高端功率管；低端栅极驱动模块中根据低端驱动逻辑控制信号、死区检测信号、高端功率管和低端功率管连接处信号产生低端逻辑信号，同时引入低端防穿通反馈信号，仅当低端驱动逻辑控制信号为高、死区检测信号为低、高端功率管和低端功率管的连接处信号为低、高端防穿通反馈信号为低时开启低端功率管。本发明能够自适应死区时间，且避免了高端功率管和低端功率管同时开启。

Description

一种高可靠自适应死区时间的栅极驱动电路
技术领域
本发明属于模拟集成电路技术领域，涉及一种高可靠自适应死区时间的栅极驱动电路。
背景技术
功率开关管的栅驱动电路是功率转换、LED驱动等芯片的核心电路之一，驱动电路的特征直接影响开关电源工作的安全可靠性和性能指标。采用同步整流技术的开关电源电路中，为了保证上下管不同时开启，避免造成穿通损坏电路，需要在开关转换过程中设置死区时间以保护电路安全工作。传统的固定死区时间虽然在设计上较为简单，但是为了保证所有条件下都不发生上低端功率管穿通的情况，需要将死区时间设计的相当长，这样不可避免地会产生较长时间的体二极管导通，增大了功率损耗。死区时间设置的不合理是产生功率损失的主要原因之一，为了尽量减小这种体二极管导通对电路性能的影响，需要引入自适应死区时间技术优化死区时间，提高转换效率。另外自适应死区时间技术在利用高端驱动逻辑控制信号H_ctrl和低端驱动逻辑控制信号L_ctrl分别控制高端功率管和低端功率管时，高端驱动逻辑控制信号H_ctrl和低端驱动逻辑控制信号L_ctrl容易产生交叠，导致高端功率管和下高端功率管同时导通。
发明内容
针对传统固定死区时间检测技术中存在的死区时间设计过长增大功率损耗的问题，以及高端功率管栅极驱动信号和低端功率管栅极驱动信号容易产生交叠的问题，本发明提出了一种栅极驱动电路，采用自适应死区时间的驱动策略，避免了死区时间过长或过短造成的功率损耗等问题，使功率管可以实现可靠的开关动作；此外本发明还增加了非交叠时序结构，使得即使在高端驱动逻辑控制信号H_ctrl和低端驱动逻辑控制信号L_ctrl交叠时仍能保证开关电源中高端功率管和低端功率管不会同时导通，确保了自适应死区驱动电路的可靠性。
本发明的技术方案为：
一种高可靠自适应死区时间的栅极驱动电路，用于产生开关电源中高端功率管栅极驱动信号和低端功率管栅极驱动信号，所述栅极驱动电路包括高端栅极驱动模块和低端栅极驱动模块，所述高端栅极驱动模块包括高端逻辑控制单元、高端驱动单元和死区检测单元，所述低端栅极驱动模块包括低端逻辑控制单元和低端驱动单元；
所述高端栅极驱动模块还包括高端非重叠防串扰单元，所述低端栅极驱动模块还包括低端非重叠防串扰单元；
所述高端逻辑控制单元用于根据高端驱动逻辑控制信号和所述低端功率管栅极驱动信号产生高端逻辑信号；
所述高端非重叠防串扰单元包括第二NMOS管和第三PMOS管，第二NMOS管的栅极连接第三PMOS管的栅极和所述高端逻辑信号，其源极连接低端防穿通反馈信号，其漏极连接第三PMOS管的漏极并输出高端控制信号；第三PMOS管的源极连接电源电压；
所述低端防穿通反馈信号为与所述低端功率管栅极驱动信号同相的信号；
仅当高端驱动逻辑控制信号为高电平、低端功率管栅极驱动信号为低电平和低端防穿通反馈信号为低电平时，所述高端控制信号翻转为高电平；
所述高端驱动单元用于提升所述高端控制信号的驱动能力产生所述高端功率管栅极驱动信号；
所述死区检测单元通过检测所述高端功率管栅极驱动信号与所述开关电源中高端功率管和低端功率管连接处信号的电压差产生死区检测信号；
所述低端逻辑控制单元用于根据低端驱动逻辑控制信号、死区检测信号、高端功率管和低端功率管连接处信号产生低端逻辑信号；
所述低端非重叠防串扰单元包括第一NMOS管和第二PMOS管，第一NMOS管的栅极连接第二PMOS管的栅极和所述低端逻辑信号，其源极连接高端防穿通反馈信号，其漏极连接第二PMOS管的漏极并输出低端控制信号；第二PMOS管的源极连接电源电压；
所述高端防穿通反馈信号为与所述高端功率管栅极驱动信号同相的信号；
仅当低端驱动逻辑控制信号为高电平、死区检测信号为低电平、高端功率管和低端功率管的连接处信号为低电平、高端防穿通反馈信号为低电平时，所述低端控制信号翻转为高电平；
所述低端驱动单元用于提升所述低端控制信号的驱动能力产生所述低端功率管栅极驱动信号。
具体的，所述高端逻辑控制单元包括第一电平位移器、第四反相器、第五反相器、第六反相器、第二电阻、第五电阻和第二或非门，
第一电平位移器的输入端连接所述高端驱动逻辑控制信号，其输出端连接第四反相器的输入端；
第五电阻的一端连接电源电压，另一端产生所述第二或非门的供电电源；
第二或非门的第一输入端连接第四反相器的输出端并通过第二电阻后连接电源电压，其第二输入端连接所述低端功率管栅极驱动信号，其输出端依次通过第五反相器和第六反相器后产生所述高端逻辑信号。
具体的，所述死区检测单元包括第八反相器、第九反相器、第四电阻、第一耐压NMOS管、第一耐压PMOS管、第一低阈值PMOS管和第三NMOS管，
第八反相器的输入端连接所述高端控制信号，其输出端通过第九反相器后连接第一耐压NMOS管的栅极；
第一耐压NMOS管的源极接地，其漏极通过第四电阻后连接第一耐压PMOS管的漏极、第三NMOS管的栅极、以及第一低阈值PMOS管的栅极和漏极；
第一耐压PMOS管的栅极连接高端功率管和低端功率管连接处信号，其源极连接所述高端功率管栅极驱动信号；
第三NMOS管的漏极连接电源电压，其源极连接第一低阈值PMOS管的源极并产生所述死区检测信号。
具体的，所述低端逻辑控制单元包括第二电平位移器、第一反相器、第一电阻、第一或非门和滤波单元，
第二电平位移器的输入端连接所述低端驱动逻辑控制信号，其输出端连接第一反相器的输入端；
第一或非门的第一输入端连接第一反相器的输出端并通过第一电阻后连接电源电压，其第二输入端连接所述死区检测信号，其第三输入端连接所述高端功率管和低端功率管连接处信号经过所述滤波单元后的信号，其输出端产生所述低端逻辑信号。
具体的，所述滤波单元包括第一PMOS管，第一PMOS管的栅极接地，其漏极连接所述高端功率管和低端功率管连接处信号，其源极连接第一或非门的第三输入端。
具体的，所述低端逻辑控制单元还包括第三电阻，第三电阻的一端连接电源电压，另一端产生所述第一或非门的供电电源。
具体的，所述低端驱动单元包括第一驱动链、第二反相器和第三反相器，其中第二反相器的宽长比和总面积大于第三反相器；
第一驱动链的输入端连接所述低端控制信号，其输出端连接第二反相器的输入端和第三反相器的输入端；
第二反相器的输出端输出所述低端功率管栅极驱动信号，第三反相器的输出端输出所述低端防穿通反馈信号。
本发明的有益效果为：本发明通过死区检测单元自适应调整死区时间，避免了死区时间过长和过短会带来的功耗问题；另外利用非交叠防串扰结构防止高端和低端驱动逻辑控制信号交叠时产生交叠的功率管栅极驱动信号，避免高端功率管和低端功率管同时开启，增加了电路的安全可靠性。
附图说明
图1为本发明提出的一种高可靠自适应死区时间的栅极驱动电路的原理拓扑图。
图2为本发明提出的一种高可靠自适应死区时间的栅极驱动电路中低端栅极驱动模块的一种实现电路图。
图3为本发明提出的一种高可靠自适应死区时间的栅极驱动电路中高端栅极驱动模块的一种实现电路图。
具体实施方式
下面结合附图和具体的实施例对本发明作进一步的阐述。
本发明提出了一种高可靠自适应死区时间的栅极驱动电路，通过简单的SW检测和数字逻辑门实现自适应死区时间的驱动策略，减小了功率管开关期间的功率损耗。如图1所示是本发明提出的栅极驱动电路的原理拓扑图，开关电源包括高端功率管MH和低端功率管ML，高端功率管MH和低端功率管ML的连接处为节点SW。本发明提出的栅极驱动电路包括高端栅极驱动模块和低端栅极驱动模块，高端栅极驱动模块在高端驱动逻辑控制信号H_ctrl和低端功率管栅极驱动信号LDRV的共同控制下产生高端功率管栅极驱动信号HDRV，决定高端功率管的开启与关闭；低端栅极驱动模块在死区检测信号H_DET、高端功率管MH和低端功率管ML连接处SW信号和低端驱动逻辑控制信号L_ctrl的共同控制下产生低端功率管栅极驱动信号LDRV，决定低端功率管的开启与关闭，实现自适应死区时间。
另外，本发明还提出非交叠防串扰时序结构，将与低端功率管栅极驱动信号LDRV同相的低端防穿通反馈信号L_FB反馈到高端栅极驱动模块中，同时将与高端功率管栅极驱动信号HDRV同相的高端防穿通反馈信号H_FB反馈到低端栅极驱动模块中，高端防穿通反馈信号H_FB和低端防穿通反馈信号L_FB互相作用，防止发生当低端驱动逻辑控制信号L_ctrl和高端驱动逻辑控制信号H_ctrl交叠时产生高端功率管MH和低端功率管ML都开启，形成开关电源中从输入信号VIN到地信号GND的功率管穿通的问题。
高端栅极驱动模块包括高端逻辑控制单元、高端非重叠防串扰单元、高端驱动单元和死区检测单元。其中高端逻辑控制单元用于根据高端驱动逻辑控制信号H_ctrl和低端功率管栅极驱动信号LDRV产生高端逻辑信号，如图3所示给出了高端逻辑控制单元的一种实现结构，包括第一电平位移器、第四反相器INV4、第五反相器INV5、第六反相器INV6、第二电阻R2和第二或非门NOR2，第一电平位移器的输入端连接高端驱动逻辑控制信号H_ctrl，其输出端连接第四反相器INV4的输入端；第二或非门NOR2的第一输入端连接第四反相器INV4的输出端并通过第二电阻R2后连接电源电压VDDH，其第二输入端连接低端功率管栅极驱动信号LDRV，其输出端依次通过第五反相器INV5和第六反相器INV6后产生高端逻辑信号。
高端非重叠防串扰单元将与低端功率管栅极驱动信号LDRV同相的低端防穿通反馈信号L_FB反馈到高端栅极驱动模块中，如图3所示，高端非重叠防串扰单元包括第二NMOS管MN2和第三PMOS管MP3，第二NMOS管MN2的栅极连接第三PMOS管MP3的栅极和高端逻辑控制单元输出的高端逻辑信号，其源极连接低端防穿通反馈信号L_FB，其漏极连接第三PMOS管MP3的漏极并输出高端控制信号；第三PMOS管MP3的源极连接电源电压VDDH。
高端驱动单元用于将高端非重叠防串扰单元输出的高端控制信号的驱动能力进行提升得到高端功率管栅极驱动信号HDRV控制高端功率管的开启和关闭，如图3所示是高端驱动单元的一种实现形式，第三PMOS管的漏极输出的高端控制信号经过第七反相器INV7后产生高端防穿通反馈信号H_FB，高端防穿通反馈信号H_FB再经过驱动结构(本实施例中使用驱动链加高侧驱动结构，如图1和图3所示)提升驱动能力后产生高端功率管栅极驱动信号HDRV，因此产生了和高端功率管栅极驱动信号HDRV同相的高端防穿通反馈信号H_FB，只是高端防穿通反馈信号H_FB不需要高端功率管栅极驱动信号HDRV这么强的驱动能力。
低端栅极驱动模块包括低端逻辑控制单元、低端非重叠防串扰单元和低端驱动单元；其中低端逻辑控制单元用于根据低端驱动逻辑控制信号L_ctrl、死区检测信号H_DET、高端功率管和低端功率管连接处SW信号产生低端逻辑信号LDRV，如图2所示给出了低端逻辑控制单元的一种实现结构，包括第二电平位移器、第一反相器INV1、第一电阻R1、第一或非门NOR1和滤波单元，第二电平位移器的输入端连接低端驱动逻辑控制信号L_ctrl，其输出端连接第一反相器INV1的输入端；第一或非门NOR1的第一输入端连接第一反相器INV1的输出端并通过第一电阻R1后连接电源电压VDDH，其第二输入端连接死区检测信号H_DET，其第三输入端连接高端功率管和低端功率管连接处SW信号经过滤波单元后的信号，其输出端产生低端逻辑信号。
一些实施例中，采用第一PMOS管MP1构成滤波单元，第一PMOS管MP1的栅极接地，其漏极连接高端功率管和低端功率管连接处SW信号，其源极连接第一或非门NOR1的第三输入端。
一些实施例中，低端逻辑控制单元还包括第三电阻R3，高端逻辑控制单元还包括第五电阻R5，第三电阻R3的一端接高电源轨的电源电压VDDH，另一端接第一或非门NOR1的供电电源轨为第一或非门NOR1供电，第五电阻R5的一端接高电源轨的电源电压VDDH，另一端接第二或非门NOR2的供电电源轨为第二或非门NOR2供电。本实施例中增加第三电阻R3和第五电阻R5，电源电压VDDH经过第三电阻R3和第五电阻R5后再为第一或非门NOR1和第二或非门NOR2供电，用于降低第一或非门NOR1和第二或非门NOR2的翻转电压，使其翻转电压接近低端功率管阈值。在需要翻高第一或非门NOR1或第二或非门NOR2输出时，此时的低端功率管栅极驱动信号LDRV电压约为低端功率管的阈值电压。低端非重叠防串扰单元用于将与高端功率管栅极驱动信号HDRV同相的高端防穿通反馈信号H_FB反馈到低端栅极驱动模块中，如图2所示，低端非重叠防串扰单元包括第一NMOS管MN1和第二PMOS管MP2，第一NMOS管MN1的栅极连接第二PMOS管MP2的栅极和低端逻辑控制单元输出的低端逻辑信号，其源极连接高端防穿通反馈信号H_FB，其漏极连接第二PMOS管MP2的漏极并输出低端控制信号；第二PMOS管的源极连接电源电压VDDH。
低端驱动单元用于将低端非重叠防串扰单元输出的低端控制信号的驱动能力进行提升得到低端功率管栅极驱动信号LDRV。如图2所示给出了低端驱动单元的一种实现结构，包括第一驱动链、第二反相器INV2和第三反相器INV3，其中第二反相器INV2的宽长比和总面积大于第三反相器INV3；第一驱动链的输入端连接低端控制信号，其输出端连接第二反相器INV2的输入端和第三反相器INV3的输入端；第二反相器INV2的输出端输出低端功率管栅极驱动信号LDRV，第三反相器INV3的输出端输出低端防穿通反馈信号L_FB。
低端防穿通反馈信号L_FB与低端功率管栅极驱动信号LDRV同相但驱动能力更弱，这是通过设置第二反相器INV2的宽长比和总面积大于第三反相器INV3实现的。
下面详细说明本实施例中低端栅极驱动模块和高端栅极驱动模块的工作过程和工作原理。
由于栅极驱动电路的输入信号即高端驱动逻辑控制信号H_ctrl和低端驱动逻辑控制信号L_ctrl为VDDL电压域的信号，因此设置了第一电平位移器和第二电平位移器将高端驱动逻辑控制信号H_ctrl和低端驱动逻辑控制信号L_ctrl转换到VDDH电压域下。
低端栅极驱动模块中，第一电阻R1为低端功率管栅极驱动信号LDRV提供初值，第一或非门NOR1实现低端驱动逻辑控制信号L_ctrl、死区检测信号H_DET和高端功率管和低端功率管连接处SW信号共同控制产生低端功率管栅极驱动信号LDRV，实现控制低端功率管ML的开启或者关断。一些实施例中设置第三电阻R3用于降低第一或非门NOR1的翻转阈值，希望在检测到高端功率管的栅源电压VGS降至其阈值左右时翻转第一或非门NOR1。因高端功率管和低端功率管连接处SW信号为高频扰动信号，所以一些实施例中直接做逻辑控制信号时增加了第一PMOS管MP1做简单滤波。与高端功率管栅极驱动信号HDRV同相的高端防穿通反馈信号H_FB做由第一NMOS管MN1和第二PMOS管MP2构成的反相器的低电源轨，高端防穿通反馈信号H_FB为高且低端驱动逻辑控制信号L_ctrl为高时，第一NMOS管MN1的栅源电压VGS小于其阈值电压不足以开启第一NMOS管MN1；由第一NMOS管MN1和第二PMOS管MP2构成的反相器只能在高端防穿通反馈信号H_FB为低，也就是高端功率管栅极驱动信号HDRV为低且低端驱动逻辑控制信号L_ctrl为高时，才能正常开启，将低端逻辑控制单元产生的信号传递到后级驱动链产生低端功率管栅极驱动信号LDRV。根据以上分析可知，只有当低端驱动逻辑控制信号L_ctrl为高、死区检测信号H_DET为低、高端功率管和低端功率管连接处SW信号为低且高端防穿通反馈信号H_FB(HDRV)为低时，低端功率管栅极驱动信号LDRV才能跳高，开启低端功率管ML；但只要低端驱动逻辑控制信号L_ctrl一跳低就能放电低端功率管栅极驱动信号LDRV。本实施例中低端驱动单元利用驱动链实现逐级驱动，产生安培级电流能力能开启低端功率管ML，经过驱动链后的信号分别通过第二反相器INV2后产生低端功率管栅极驱动信号LDRV和通过第三反相器INV3后产生低端防穿通反馈信号L_FB，低端防穿通反馈信号L_FB和低端功率管栅极驱动信号LDRV同相但无需具有和低端功率管栅极驱动信号LDRV一样的驱动能力，通过设置第二反相器INV2的宽长比和总面积比第三反相器INV3大实现第二反相器INV2的驱动能力大于第三反相器INV3。
高端栅极驱动模块中，第二电阻R2为高端功率管栅极驱动信号HDRV提供初值，第二或非门NOR2实现高侧驱动逻辑控制信号H_ctrl和低端功率管栅极驱动信号LDRV共同控制产生高端功率管栅极驱动信号HDRV，实现对高端功率管MH开启或者关断的控制。高端非重叠防串扰单元中，将与低端功率管栅极驱动信号LDRV同相的低端防穿通反馈信号L_FB做由第二NMOS管MN2和第三PMOS管MP3构成的反相器的低电源轨，当低端防穿通反馈信号L_FB为高且高侧驱动逻辑控制信号H_ctrl为高时，第二NMOS管MN2的栅源电压VGS电压小于其阈值电压不足以开启第二NMOS管MN2；因此由第二NMOS管MN2和第三PMOS管MP3构成的反相器只能在低端防穿通反馈信L_FB为低，也就是低端功率管栅极驱动信号LDRV为低且高端驱动逻辑控制信号H_ctrl为高时，才能正常开启，将高端逻辑控制单元产生的信号传递到后级驱动电路产生高端功率管栅极驱动信号HDRV。根据以上分析可知，只有当高端驱动逻辑控制信号H_ctrl为高、低端功率管栅极驱动信号LDRV为低且低端防穿通反馈信L_FB为低时，高端功率管栅极驱动信号HDRV才能跳高，开启高端功率管MH；但只要高端驱动逻辑控制信号H_ctrl一跳低就能对高端功率管栅极驱动信号HDRV放电。
本发明在高端栅极驱动模块中设置了死区检测单元，通过检测高端功率管栅极驱动信号HDRV与开关电源中高端功率管和低端功率管连接处SW信号的电压差产生死区检测信号H_DET，如图3所示给出了死区检测单元的一种实现结构，包括第八反相器INV8、第九反相器INV9、第四电阻R4、第一耐压NMOS管MHN1、第一耐压PMOS管MHP1、第一低阈值PMOS管MPL1和第三NMOS管MN3，第八反相器INV8的输入端连接高端控制信号，其输出端通过第九反相器INV9后连接第一耐压NMOS管MHN1的栅极；第一耐压NMOS管MHN1的源极接地，其漏极通过第四电阻R4后连接第一耐压PMOS管MHP1的漏极、第三NMOS管MN3的栅极、以及第一低阈值PMOS管MPL1的栅极和漏极；第一耐压PMOS管MHP1的栅极连接高端功率管和低端功率管连接处SW信号，其源极连接高端功率管栅极驱动信号HDRV；第三NMOS管MN3的漏极连接电源电压VDDH，其源极连接第一低阈值PMOS管MPL1的源极并产生死区检测信号H_DET。
第一耐压NMOS管MHN1由一个和高端驱动逻辑控制信号H_ctrl反相的信号(本实施例中采用高端控制信号)控制开启和关断，在关断高端功率管栅极驱动信号HDRV时提供到地的放电通路。第一耐压PMOS管MHP1栅极接高端功率管和低端功率管连接处SW信号、源极接高端栅极驱动模块产生的高端功率管栅极驱动信号HDRV，主要用于检测HDRV和SW的压差，通过由第三NMOS管MN3和第一低阈值PMOS管MPL1构成的简易的电平位移保证产生的死区检测信号H_DET输出摆幅为VDDH和GND，从而将死区检测信号H_DET输出到低端栅极驱动模块做逻辑控制信号。死区检测信号H_DET的低输出电压实际为：VDS,MHN1+VR4+VGS，MPL1，其中VDS,MHN1是第一耐压NMOS管MHN1的漏源电压，VR4是第四电阻R4上的电压，VGS，MPL1是第一低阈值PMOS管MPL1的栅源电压；MPL1采用低阈值管子使MPL1栅极检测到的信号较低时，将死区检测信号H_DET拉至更低，更近GND。理论上希望死区检测信号H_DET跳低的电压要求是：
HDRV-SW<VTH,MHP1 (1)
VTH,MHP1是第一耐压PMOS管MHP1的阈值电压，此时第一耐压PMOS管MHP1关断，死区检测信号H_DET由处于开启状态的第一耐压NMOS管MHN1拉低到GND。但实际中死区检测信号H_DET是在第一耐压PMOS管MHP1仍开，高端功率管栅极驱动信号HDRV下降至H_DET-VTH,MPL1能开起第一低阈值PMOS管MPL1时就开始拉低了H_DET，但仍希望在理论的跳低电压时再在低侧驱动中开启第一或非门NOR1，所以一些实施例在低端栅极驱动模块中加入第三电阻R3，降低第一或非门NOR1翻转点，使实际跳低电压接近理论跳低电压。
死区检测信号跳高的电压要求是：
HDRV-SW>VTH,MHP1 (2)
此时第一耐压PMOS管MHP1开启，使死区检测信号H_DET和高端功率管栅极驱动信号HDRV连通，死区检测信号H_DET为高。可以通过选择第一耐压PMOS管MHP1的阈值电压来控制该自适应死区检测的栅极电压状态。即使功率管的尺寸改变，功率管栅极放电时间变长，但通过检测功率管栅源极电压差来判断关断，放电时间的变化并不会影响死区时间的长短，从而实现了自适应死区时间，还能通过调整第一耐压PMOS管MHP1的阈值电压来控制死区长短。
通过以上对高端功率管MH和低端功率管ML开关过程的分析可以看出本发明设置的死区检测单元和防串扰非交叠结构实现了高可靠性的自适应死区时间驱动策略，避免了死区时间过长和过短会带来的功耗和穿通问题，提高了芯片的安全稳定性。高端逻辑控制单元和低端逻辑控制单元驱动高端功率管MH和低端功率管ML交叉导通；电平移位器路将外部控制信号即高端驱动逻辑控制信号H_ctrl和低端驱动逻辑控制信号L_ctrl抬升至高端驱动的电源轨上；死区检测单元和高端功率管、低端功率管的驱动信号控制死区时间；非交叠防串扰结构防止高端驱动逻辑控制信号H_ctrl和低端驱动逻辑控制信号L_ctrl交叠时产生交叠的功率管栅极驱动信号，增加电路可靠性；驱动链和高侧驱动电路实现高端功率管和低端功率管的开启。
本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (7)

1.一种高可靠自适应死区时间的栅极驱动电路，用于产生开关电源中高端功率管栅极驱动信号和低端功率管栅极驱动信号，所述栅极驱动电路包括高端栅极驱动模块和低端栅极驱动模块，所述高端栅极驱动模块包括高端逻辑控制单元、高端驱动单元和死区检测单元，所述低端栅极驱动模块包括低端逻辑控制单元和低端驱动单元；
其特征在于，所述高端栅极驱动模块还包括高端非重叠防串扰单元，所述低端栅极驱动模块还包括低端非重叠防串扰单元；
所述高端逻辑控制单元用于根据高端驱动逻辑控制信号和所述低端功率管栅极驱动信号产生高端逻辑信号；
所述高端非重叠防串扰单元包括第二NMOS管和第三PMOS管，第二NMOS管的栅极连接第三PMOS管的栅极和所述高端逻辑信号，其源极连接低端防穿通反馈信号，其漏极连接第三PMOS管的漏极并输出高端控制信号；第三PMOS管的源极连接电源电压；
所述低端防穿通反馈信号为与所述低端功率管栅极驱动信号同相的信号；
仅当高端驱动逻辑控制信号为高电平、低端功率管栅极驱动信号为低电平和低端防穿通反馈信号为低电平时，所述高端控制信号翻转为高电平；
所述高端驱动单元用于提升所述高端控制信号的驱动能力产生所述高端功率管栅极驱动信号；
所述死区检测单元通过检测所述高端功率管栅极驱动信号与所述开关电源中高端功率管和低端功率管连接处信号的电压差产生死区检测信号；
所述低端逻辑控制单元用于根据低端驱动逻辑控制信号、死区检测信号、高端功率管和低端功率管连接处信号产生低端逻辑信号；
所述低端非重叠防串扰单元包括第一NMOS管和第二PMOS管，第一NMOS管的栅极连接第二PMOS管的栅极和所述低端逻辑信号，其源极连接高端防穿通反馈信号，其漏极连接第二PMOS管的漏极并输出低端控制信号；第二PMOS管的源极连接电源电压；
所述高端防穿通反馈信号为与所述高端功率管栅极驱动信号同相的信号；
仅当低端驱动逻辑控制信号为高电平、死区检测信号为低电平、高端功率管和低端功率管的连接处信号为低电平、高端防穿通反馈信号为低电平时，所述低端控制信号翻转为高电平；
所述低端驱动单元用于提升所述低端控制信号的驱动能力产生所述低端功率管栅极驱动信号。
2.根据权利要求1所述的高可靠自适应死区时间的栅极驱动电路，其特征在于，所述高端逻辑控制单元包括第一电平位移器、第四反相器、第五反相器、第六反相器、第二电阻、第五电阻和第二或非门，
第一电平位移器的输入端连接所述高端驱动逻辑控制信号，其输出端连接第四反相器的输入端；
第五电阻的一端连接电源电压，另一端产生所述第二或非门的供电电源；
第二或非门的第一输入端连接第四反相器的输出端并通过第二电阻后连接电源电压，其第二输入端连接所述低端功率管栅极驱动信号，其输出端依次通过第五反相器和第六反相器后产生所述高端逻辑信号。
3.根据权利要求1所述的高可靠自适应死区时间的栅极驱动电路，其特征在于，所述死区检测单元包括第八反相器、第九反相器、第四电阻、第一耐压NMOS管、第一耐压PMOS管、第一低阈值PMOS管和第三NMOS管，
第八反相器的输入端连接所述高端控制信号，其输出端通过第九反相器后连接第一耐压NMOS管的栅极；
第一耐压NMOS管的源极接地，其漏极通过第四电阻后连接第一耐压PMOS管的漏极、第三NMOS管的栅极、以及第一低阈值PMOS管的栅极和漏极；
第一耐压PMOS管的栅极连接高端功率管和低端功率管连接处信号，其源极连接所述高端功率管栅极驱动信号；
第三NMOS管的漏极连接电源电压，其源极连接第一低阈值PMOS管的源极并产生所述死区检测信号。
4.根据权利要求1至3任一项所述的高可靠自适应死区时间的栅极驱动电路，其特征在于，所述低端逻辑控制单元包括第二电平位移器、第一反相器、第一电阻、第一或非门和滤波单元，
第二电平位移器的输入端连接所述低端驱动逻辑控制信号，其输出端连接第一反相器的输入端；
第一或非门的第一输入端连接第一反相器的输出端并通过第一电阻后连接电源电压，其第二输入端连接所述死区检测信号，其第三输入端连接所述高端功率管和低端功率管连接处信号经过所述滤波单元后的信号，其输出端产生所述低端逻辑信号。
5.根据权利要求4所述的高可靠自适应死区时间的栅极驱动电路，其特征在于，所述滤波单元包括第一PMOS管，第一PMOS管的栅极接地，其漏极连接所述高端功率管和低端功率管连接处信号，其源极连接第一或非门的第三输入端。
6.根据权利要求4所述的高可靠自适应死区时间的栅极驱动电路，其特征在于，所述低端逻辑控制单元还包括第三电阻，第三电阻的一端连接电源电压，另一端产生所述第一或非门的供电电源。
7.根据权利要求1、2、3、5或6所述的高可靠自适应死区时间的栅极驱动电路，其特征在于，所述低端驱动单元包括第一驱动链、第二反相器和第三反相器，其中第二反相器的宽长比和总面积大于第三反相器；
第一驱动链的输入端连接所述低端控制信号，其输出端连接第二反相器的输入端和第三反相器的输入端；
第二反相器的输出端输出所述低端功率管栅极驱动信号，第三反相器的输出端输出所述低端防穿通反馈信号。
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