CN117497483A - 集成电路制造方法以及集成电路装置 - Google Patents

Abstract

集成电路制造方法以及集成电路装置。所述半导体制造方法包括：通过溅射或溅镀方式在半导体晶圆上设置导电层，其中所述半导体晶圆包括连接垫，所述导电层电性连接至所述连接垫；在所述导电层上涂布光阻层；对所述光阻层进行图案化处理，经图案化处理的所述光阻层位于所述连接垫上方；对所述导电层进行图案化处理以形成包覆于所述光阻层之中的导电凸块；以及将经图案化处理的所述光阻层去除。所述集成电路装置包括：晶圆、介电层、连接垫、阻挡层以及导电凸块。所述介电层设置于所述晶圆之上。所述连接垫设置于所述晶圆之上。所述阻挡层设置于所述连接垫之上。所述导电凸块与所述连接垫电性连接。所述导电凸块的高度在2nm‑2μm的范围内。

Description

集成电路制造方法以及集成电路装置

技术领域

本申请是有关于半导体领域，详细来说，是有关于一种集成电路制造方法以及集成电路装置。

背景技术

在现有技术中，当要在半导体晶圆上形成导电凸块(bumping)时，会通过电镀方式形成凸块。然而受到均匀性以及不易掌控电镀金属厚度的影响，以电镀的方式无法顺利产生低高度（尤其是指少于2μm高度）的导电凸块，限缩产品的多样性。

发明内容

有鉴于此，本申请提出一种集成电路制造方法以及集成电路装置来解决上述问题。

依据本申请的一实施例，提出一种集成电路制造方法。所述集成电路制造方法包括：通过溅射或溅镀方式在半导体晶圆上设置导电层，其中所述半导体晶圆包括连接垫，所述导电层电性连接至所述连接垫；在所述导电层上涂布光阻层；对所述光阻层进行图案化处理，经图案化处理的所述光阻层位于所述连接垫上方；对所述导电层进行图案化处理以形成包覆于所述光阻层之中的导电凸块；以及将经图案化处理的所述光阻层去除。

依据本申请的一实施例，对所述光阻层进行图案化处理包括：对所述光阻层进行光刻工艺以保留位于所述连接垫上方的所述光阻层。

依据本申请的一实施例，对所述光阻层进行图案化处理还包括：对位于所述连接垫上方的所述光阻层进行加热以固化所述光阻层。

依据本申请的一实施例，对所述导电层进行图案化处理以形成位于所述连接垫上方的所述导电凸块包括：对所述导电层进行刻蚀工艺以保留位于所述连接垫上方且包覆于所述光阻层之中的所述导电层。

依据本申请的一实施例，将经图案化处理的所述光阻层去除包括：通过去胶液以将经图案化处理的所述光阻层去除。

依据本申请的一实施例，所述光阻层包括正性光刻胶。

依据本申请的一实施例，所述导电层的厚度在2nm-2μm的范围内。

依据本申请的一实施例，所述集成电路制造方法还包括：以所述导电凸块连接所述半导体晶圆和另一半导体晶圆。

依据本申请的一实施例，所述半导体晶圆还包括衬底以及阻挡层。所述连接垫设置在所述衬底之上并与连接所述衬底中的电路连接。所述阻挡层形成于所述连接垫之上。所述集成电路制造方法还包括：将所述阻挡层进行图案化处理，经图案化处理的所述阻挡层位于所述连接垫上方。

依据本申请的一实施例，提出一种集成电路装置。所述集成电路装置包括：晶圆、介电层、连接垫、阻挡层以及导电凸块。所述介电层设置于所述晶圆之上。所述连接垫设置于所述晶圆之上。所述阻挡层设置于所述连接垫之上。所述导电凸块与所述连接垫电性连接。所述导电凸块的高度在2nm-2μm的范围内。

先前技术使用电镀方式实现的导电凸块，由于电镀是在光刻胶的凹槽中沉积与连接垫连接的金属以作为导电凸块，沉积过程中无法精准掌握所形成的金属厚度，且电镀形成的金属的均匀性较差。因此，先前技术较难以电镀方式形成低高度（尤其指低于2）的导电凸块。相反地，本申请提出的半导体制造方法以溅射或溅镀方式在阻挡层上直接形成所需高度的金属导电层，后续通过图案化作业将多余的金属导电层去除。如此一来，可以实现高度在2nm-2μm的范围内的低高度导电凸块。另外，可以通过低高度导电凸块将半导体晶圆和其他半导体晶圆进行连接，减少晶圆和晶圆之间的间隔，减少产品体积，并提升产品结构的多样性。

附图说明

附图是用来提供对本申请的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本申请，但并不构成对本申请的限制。在附图中：

图1演示依据本申请一实施例的集成电路制造方法的流程图。

图2演示依据本申请一实施例的光阻层的图案化处理流程步骤。

图3演示依据本申请一实施例的集成电路制造方法的流程图。

具体实施方式

以下揭示内容提供了多种实施方式或例示，其能用以实现本揭示内容的不同特征。下文所述之组件与配置的具体例子系用以简化本揭示内容。当可想见，这些叙述仅为例示，其本意并非用于限制本揭示内容。举例来说，在下文的描述中，将一第一特征形成于一第二特征上或之上，可能包括某些实施例其中所述的第一与第二特征彼此直接接触；且也可能包括某些实施例其中还有额外的组件形成于上述第一与第二特征之间，而使得第一与第二特征可能没有直接接触。此外，本揭示内容可能会在多个实施例中重复使用组件符号和/或标号。此种重复使用乃是基于简洁与清楚的目的，且其本身不代表所讨论的不同实施例和/或组态之间的关系。

再者，在此处使用空间上相对的词汇，譬如「之下」、「下方」、「低于」、「之上」、「上方」及与其相似者，可能是为了方便说明图中所绘示的一组件或特征相对于另一或多个组件或特征之间的关系。这些空间上相对的词汇其本意除了图中所绘示的方位之外，还涵盖了装置在使用或操作中所处的多种不同方位。可能将所述设备放置于其他方位（如，旋转90度或处于其他方位），而这些空间上相对的描述词汇就应该做相应的解释。

虽然用以界定本申请较广范围的数值范围与参数皆是约略的数值，此处已尽可能精确地呈现具体实施例中的相关数值。然而，任何数值本质上不可避免地含有因个别测试方法所致的标准偏差。在此处，「约」通常系指实际数值在一特定数值或范围的正负10%、5%、1%或0.5%之内。或者是，「约」一词代表实际数值落在平均值的可接受标准误差之内，视本申请所属技术领域中具有通常知识者的考虑而定。当可理解，除了实验例之外，或除非另有明确的说明，此处所用的所有范围、数量、数值与百分比（例如用以描述材料用量、时间长短、温度、操作条件、数量比例及其他相似者）均经过「约」的修饰。因此，除非另有相反的说明，本说明书与附随权利要求书所揭示的数值参数皆为约略的数值，且可视需求而更动。至少应将这些数值参数理解为所指出的有效位数与套用一般进位法所得到的数值。在此处，将数值范围表示成由一端点至另一端点或介于二端点之间；除非另有说明，此处所述的数值范围皆包括端点。

图1演示依据本申请一实施例的集成电路制造方法的流程图。倘若大致上可以得到类似的结果，本申请并不限定完全依照图1所示的流程来执行。如图1子图(a)所示，提供一个半导体晶圆10。在某些实施例中，半导体晶圆10包括衬底SUB、以及形成于衬底SUB之上的连接垫PAD和阻挡层101，其中阻挡层101覆盖连接垫PAD。在某些实施例中，阻挡层101和衬底SUB之间还可以包括介电层。在某些实施例中，连接垫PAD电性连接至半导体晶圆10中的电路。在某些实施例中，连接垫PAD可由铜或铝等等制成。在某些实施例中，阻挡层101包括钛钨合金。在某些实施例中，阻挡层101覆盖于连接垫PAD上的并同时暴露连接垫PAD上表面的至少一部分以和后续形成的导电凸块连接。在某些实施例中，阻挡层101在连接垫PAD的边缘处形成阶梯状结构。

接着，如图1子图(b)所示，在半导体晶圆10上设置导电层102。在某些实施例中，导电层102作为凸块下金属层(UBM)或晶种层，以在后续工艺中形成与连接垫PAD连接的导电凸块。在某些实施例中，导电层102覆盖在阻挡层101之上并且和连接垫PAD上表面的至少一部分电性连接。在某些实施例中，导电层102在与连接垫PAD接触的位置形成凹字状结构。在某些实施例中，通过溅射或溅镀方式将导电层102设置在半导体晶圆10上。本领域技术人员应能理解，通过溅射或溅镀方式设置的导电层102，其整层厚度会大致一致。在某些实施例中，导电层102的厚度大约等于后续所需形成的导电凸块的高度。在某些实施例中，导电层102的厚度在2nm-2μm的范围内。在某些实施例中，是以物理气相沉积溅射方式将导电层102设置在半导体晶圆10上。

接着，如图1子图(c)所示，在导电层102上涂布光阻层103。在某些实施例中，光阻层103的厚度大于等于导电层102的厚度+1微米。接着，如图1子图(d)所示，对光阻层103进行图案化处理，经图案化处理的光阻层103位于连接垫PAD上方。在某些实施例中，通过对光阻层103进行光刻工艺以保留位于连接垫PAD上方的光阻层103。接着，如图1子图(e)所示，对导电层102进行图案化处理以形成位于连接垫PAD上方的导电凸块。在某些实施例中，通过对导电层102进行刻蚀工艺来保留位于连接垫PAD上方的导电凸块。接着，如图1子图(f)所示，将经图案化处理的光阻层103去除。在某些实施例中，通过去胶液以将经图案化处理的光阻层103去除。

接着，如图1子图(g)所示，将阻挡层101进行图案化处理，经图案化处理的阻挡层101位于连接垫PAD上方，以得到所需的集成电路结构。在某些实施例中，接续在子图(f)之后还可以对半导体晶圆进行退火处理，以释放结构之间的应力。

本申请提出的半导体制造方法以溅射或溅镀方式在阻挡层101上直接形成所需高度的导电层102，后续通过图案化作业将多余的导电层102去除。如此一来，可以实现高度在2nm-2μm的范围内的低高度导电凸块。另外，可以通过低高度导电凸块将半导体晶圆和其他半导体晶圆进行连接，减少晶圆和晶圆之间的间隔，减少产品体积，并提升产品结构的多样性。

关于光阻层103的图案化处理细节，请参图2，图2演示依据本申请一实施例的光阻层103的图案化处理流程步骤。倘若大致上可以得到类似的结果，本申请并不限定完全依照图2所示的流程来执行。如图2子图(a)所示，在导电层102上涂布光阻层103，其中光阻层103包括正性光刻胶。接着，如图2子图(b)所示，在连接垫PAD上方位置布设阻挡件后并对半导体晶圆10进行曝光以及显影作业。由于光阻层103是正性光刻胶且连接垫PAD上方的光阻层103并未曝光，在经过显影液清洗后，得到了如图2子图(c)所示的结构，其中连接垫PAD上方的光阻层103被保留，其余部分的光阻层103被去除。在某些实施例中，接续在图2子图(c)之后，还能对连接垫PAD上方的光阻层103进行加固作业。在某些实施例中，可以对连接垫PAD上方的光阻层103进行加热以固化光阻层103。

在某些实施例中，后续在使用去胶液去除光阻层103时（如图1子图(g)所示），由于光阻层103是正性光刻胶，正性光刻胶的去胶液不会对半导体晶圆10的电路结构产生腐蚀。换言之，通过使用正性光刻胶实现光阻层103，如此一来，在去除光阻层103时可以降低对电路结构的损害。

图3演示依据本申请一实施例的集成电路制造方法3的流程图。倘若大致上可以得到类似的结果，本申请并不限定完全依照图3所示的流程来执行。在某些实施例中，集成电路制造方法3大致归纳如下：

步骤31：通过溅射或溅镀方式在半导体晶圆上设置导电层，半导体晶圆包括连接垫，导电层电性连接至连接垫；

步骤32：在导电层上涂布光阻层；

步骤33：对光阻层进行图案化处理，经图案化处理的光阻层位于连接垫上方；

步骤34：对导电层进行图案化处理以形成位于连接垫上方的导电凸块；以及

步骤35：将经图案化处理的光阻层去除。

本领域技术人员在阅读完图1和图2实施例后应能轻易理解图3实施例的实施细节。详细说明在此省略以省篇幅。

本申请还提供一种集成电路装置。在某些实施例中，所述集成电路装置的制造方式可参考图1流程图所示的步骤流程。在某些实施例中，所述集成电路装置的结构可参考图1子图(g)所示的结构。

如本文中所使用，术语“近似地”、“基本上”、“基本”及“约”用于描述并考虑小变化。当与事件或情况结合使用时，所述术语可指事件或情况精确地发生的例子以及事件或情况极近似地发生的例子。如本文中相对于给定值或范围所使用，术语“约”大体上意味着在给定值或范围的±10%、±5%、±1%或±0.5%内。范围可在本文中表示为自一个端点至另一端点或在两个端点之间。除非另外规定，否则本文中所公开的所有范围包括端点。术语“基本上共面”可指沿同一平面定位的在数微米(μm)内的两个表面，例如，沿着同一平面定位的在10 μm内、5 μm内、1 μm内或0.5 μm内。当参考“基本上”相同的数值或特性时，术语可指处于所述值的平均值的±10%、±5%、±1%或±0.5%内的值。

如本文中所使用，术语“近似地”、“基本上”、“基本”和“约”用于描述和解释小的变化。当与事件或情况结合使用时，所述术语可指事件或情况精确地发生的例子以及事件或情况极近似地发生的例子。举例来说，当与数值结合使用时，术语可指小于或等于所述数值的±10%的变化范围，例如，小于或等于±5%、小于或等于±4%、小于或等于±3%、小于或等于±2%、小于或等于±1%、小于或等于±0.5%、小于或等于±0.1%，或小于或等于±0.05%。举例来说，如果两个数值之间的差小于或等于所述值的平均值的±10% (例如，小于或等于±5%、小于或等于±4%、小于或等于±3%、小于或等于±2%、小于或等于±1%、小于或等于±0.5%、小于或等于±0.1%，或小于或等于±0.05%)，那么可认为所述两个数值“基本上”或“约”相同。举例来说，“基本上”平行可以指相对于0°的小于或等于±10°的角度变化范围，例如，小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°，或小于或等于±0.05°。举例来说，“基本上”垂直可以指相对于90°的小于或等于±10°的角度变化范围，例如，小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°，或小于或等于±0.05°。

举例来说，如果两个表面之间的位移等于或小于5 µm、等于或小于2 µm、等于或小于1 µm或等于或小于0.5 µm，那么两个表面可以被认为是共面的或基本上共面的。如果表面相对于平面在表面上的任何两个点之间的位移等于或小于5 µm、等于或小于2 µm、等于或小于1 µm或等于或小于0.5 µm，那么可以认为表面是平面的或基本上平面的。

如本文中所使用，术语“导电(conductive)”、“导电(electrically conductive)”和“电导率”是指转移电流的能力。导电材料通常指示对电流流动为极少或零对抗的那些材料。电导率的一个量度是西门子/米(S/m)。通常，导电材料是电导率大于近似地104 S/m(例如，至少105 S/m或至少106 S/m)的一种材料。材料的电导率有时可以随温度而变化。除非另外规定，否则材料的电导率是在室温下测量的。

如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含复数指示物。在一些实施例的描述中，提供于另一组件“上”或“上方”的组件可涵盖前一组件直接在后一组件上(例如，与后一组件物理接触)的情况，以及一或多个中间组件位于前一组件与后一组件之间的情况。

如本文中所使用，为易于描述可在本文中使用空间相对术语例如“下面”、“下方”、“下部”、“上方”、“上部”、“下部”、“左侧”、“右侧”等描述如图中所说明的一个组件或特征与另一组件或特征的关系。除图中所描绘的定向之外，空间相对术语意图涵盖在使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词同样可相应地进行解释。应理解，当一组件被称为“连接到”或“耦合到”另一组件时，其可直接连接或耦合到所述另一组件，或可存在中间组件。

前文概述本公开的若干实施例和细节方面的特征。本公开中描述的实施例可容易地用作用于设计或修改其它过程的基础以及用于执行相同或相似目的和/或获得引入本文中的实施例的相同或相似优点的结构。这些等效构造不脱离本公开的精神和范围并且可在不脱离本公开的精神和范围的情况下作出不同变化、替代和改变。

Claims (10)

1.一种集成电路制造方法，其特征在于，包括：

通过溅射或溅镀方式在半导体晶圆上设置导电层，其中所述半导体晶圆包括连接垫，所述导电层电性连接至所述连接垫；

在所述导电层上涂布光阻层；

对所述光阻层进行图案化处理，经图案化处理的所述光阻层位于所述连接垫上方；

对所述导电层进行图案化处理以形成位于所述连接垫上方的导电凸块；以及

将经图案化处理的所述光阻层去除。

2.根据权利要求1所述的集成电路制造方法，其特征在于，对所述光阻层进行图案化处理包括：

对所述光阻层进行光刻工艺以保留位于所述连接垫上方的所述光阻层。

3.根据权利要求2所述的集成电路制造方法，其特征在于，对所述光阻层进行图案化处理还包括：

对位于所述连接垫上方的所述光阻层进行加热以固化所述光阻层。

4.根据权利要求1所述的集成电路制造方法，其特征在于，对所述导电层进行图案化处理以形成位于所述连接垫上方的所述导电凸块包括：

对所述导电层进行刻蚀工艺以保留位于所述连接垫上方且包覆于所述光阻层之中的所述导电层。

5.根据权利要求1所述的集成电路制造方法，其特征在于，将经图案化处理的所述光阻层去除包括：

通过去胶液以将经图案化处理的所述光阻层去除。

6.根据权利要求5所述的集成电路制造方法，其特征在于，所述光阻层包括正性光刻胶。

7.根据权利要求1所述的集成电路制造方法，其特征在于，所述导电层的厚度在2nm-2μm的范围内。

8.根据权利要求1所述的集成电路制造方法，其特征在于，还包括：

以所述导电凸块连接所述半导体晶圆和另一半导体晶圆。

9.根据权利要求1所述的集成电路制造方法，其特征在于，所述半导体晶圆还包括衬底以及阻挡层，所述连接垫设置在所述衬底之上并与连接所述衬底中的电路连接，所述阻挡层形成于所述连接垫之上，所述集成电路制造方法还包括：

将所述阻挡层进行图案化处理，经图案化处理的所述阻挡层位于所述连接垫上方。

10.一种集成电路装置，其特征在于，包括：

晶圆；

介电层，设置于所述晶圆之上；

连接垫，设置于所述晶圆之上；

阻挡层，设置于所述连接垫之上；以及

导电凸块，与所述连接垫电性连接，其中所述导电凸块的高度在2nm-2μm的范围内。