CN113206066A - 半导体结构及其制造方法 - Google Patents

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CN113206066A
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conductive
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郭丰维
廖文翔
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本发明实施例涉及一种半导体结构及其制造方法。该半导体结构包含第一重布结构，其中所述第一重布结构包含第一导电图案。所述半导体结构进一步包含所述第一重布结构上的裸片。所述半导体结构进一步包含所述第一重布结构上的模制件，其中所述模制件包围所述裸片，且所述模制件具有第一介电常数。所述半导体结构进一步包含延伸穿过所述模制件的电介质部件，其中所述电介质部件具有不同于所述第一介电常数的第二介电常数。所述半导体结构进一步包含所述裸片、所述电介质部件及所述模制件上的第二重布结构，其中所述第二重布层包含所述电介质部件上的天线，且所述天线电连接到所述裸片。

Description

半导体结构及其制造方法
技术领域
本发明实施例涉及半导体结构及其制造方法。
背景技术
半导体装置在持续变小，同时具有更多功能及更多集成电路系统。为适应半导体装置的小型化尺度，集成电路已成为有效替代以进一步减小半导体装置的物理大小。晶片级封装(WLP)过程归因于其低成本及相对简单制造操作而被广泛使用。
已开发各种技术及应用用于晶片级封装，其涉及具有不同材料的大量不同组件。举例来说，具有RF集成电路(IC)的毫米(mm)波天线用于高频应用中。
发明内容
本发明的实施例涉及一种半导体结构，其包括：第一重布结构，其中所述第一重布结构包括第一导电图案；裸片，其在所述第一重布结构上；模制件，其在所述第一重布结构上，其中所述模制件包围所述裸片，且所述模制件具有第一介电常数；电介质部件，其延伸穿过所述模制件，其中所述电介质部件具有不同于所述第一介电常数的第二介电常数；及第二重布结构，其在所述裸片、所述电介质部件及所述模制件上，其中所述第二重布层包含所述电介质部件上的天线，且所述天线电连接到所述裸片。
本发明的实施例涉及一种半导体结构，其包括：第一重布结构；模制件，其在所述第一重布结构上，其中所述模制件具有第一介电常数；裸片，其由所述模制件包围；多个电介质部件，其由所述模制件包围，其中所述多个电介质部件中的每一者的介电常数不同于所述第一介电常数；及第二重布结构，其在所述裸片上，其中所述第二重布结构包括多个天线结构，所述多个天线结构中的每一者电连接到所述裸片，且所述多个天线结构中的每一者在所述多个电介质部件的对应电介质部件上。
本发明的实施例涉及一种形成半导体结构的方法，其包括：形成包含第一导电图案的第一重布结构；将裸片安置于所述第一重布结构上；将模制材料放置于所述第一重布结构上以包围所述裸片；移除所述模制材料的一部分以形成开口；将电介质材料放置到所述开口中以形成电介质部件；及在所述模制材料及所述电介质部件上形成第二重布结构，其中所述第二重布结构包含在所述电介质部件上且电连接到所述裸片的天线结构。
附图说明
从结合附图解读的以下详细描述最好理解本发明的方面。应注意，根据行业标准做法，各种构件未按比例绘制。事实上，为使讨论清楚，各种构件的尺寸可任意增大或减小。
图1是根据本发明的一些实施例的半导体结构的示意俯视图。
图2是沿图1中的线A-A取得的示意剖面图。
图3及图4是根据本发明的一些实施例的半导体结构的天线结构的示意透视图。
图5到图7是根据本发明的一些实施例的半导体结构的一部分的示意俯视图。
图8是根据本发明的一些实施例的用于形成半导体结构的方法的流程图。
图9到图28是根据本发明的一些实施例的方法的一或多个阶段的示意剖面图。
具体实施方式
以下揭示提供用于实施所提供的主题的不同特征的众多不同实施例或实例。下文将描述元件及布置的具体实例以简化本揭示。当然，此类仅为实例且不意在限制。举例来说，在以下描述中，在第二构件上形成第一构件可包含其中形成直接接触的所述第一构件及所述第二构件的实施例，且还可包含其中额外构件可形成于所述第一构件与所述第二构件之间使得所述第一构件及所述第二构件可不直接接触的实施例。另外，本揭示可在各种实例中重复元件符号及/或字母。此重复是为了简单及清楚且其本身不指示所讨论的各种实施例及/或配置之间的关系。
此外，为便于描述，例如“下面”、“下方”、“下”、“上方”、“上”及其类似者的空间相对术语在本文中可用于描述元件或构件与另一(些)元件或构件的关系，如图中所说明。除图中所描绘的定向之外，空间相对术语还希望涵盖装置在使用或操作中的不同定向。设备可依其它方式定向(旋转90度或以其它定向)且还可因此解释本文中所使用的空间相对描述词。
如本文中所使用，尽管例如“第一”、“第二”及“第三”的术语描述各种元件、组件、区域、层及/或区段，但此类元件、组件、区域、层及/或区段不应受限于此类术语。此类术语可仅用于使元件、组件、区域、层或区段彼此区分。本文中所使用的例如“第一”、“第二”及“第三”的术语不隐含序列或顺序，除非内文清楚指示。
尽管阐述本发明的广泛范围的数值范围及参数是近似值，但尽可能精确报告具体实例中所阐述的数值。然而，任何数值固有地含有由相应测试测量中所见的标准偏差必然所致的某些误差。此外，如本文中所使用，术语“大体上”、“近似”及“约”一般意味着在所属领域的一般技术人员可预期的值或范围内。替代地，术语“大体上”、“近似”及“约”意味着在所属领域的一般技术人员考虑的平均值的可接受标准误差内。所属领域的一般技术人员应了解，可接受标准误差可根据不同技术变化。除在操作/工作实例中之外，或除非另有明确指定，否则本文中所揭示的所有数值范围、量、值及百分比(例如材料数量、持续时间、温度、操作条件、量比及其类似者的数值范围、数量、值及百分比)应被理解为在所有例子中由术语“大体上”、“近似”或“约”修饰。因此，除非指示相反，否则本揭示及所附权利要求书中所阐述的数值参数是可根据期望变化的近似值。最后，每一数值参数应至少鉴于所报告的有效数字的位数及通过应用一般舍入技术来解释。范围在本文中可表示为从端点到另一端点或介于两个端点之间。除非另有指定，否则本文中所揭示的所有范围包含端点。
还可包含其它特征及过程。举例来说，可包含测试结构来辅助3D封装或3DIC装置的验证测试。测试结构可包含(例如)形成于重布层中或衬底上以允许测试3D封装或3DIC、使用探针及/或探针卡及其类似者的测试垫。验证测试可执行于中间结构及最终结构上。另外，本文中所揭示的结构及方法可结合并入已知良好裸片的中间验证的测试方法使用以提高良率及降低成本。
在本揭示中，提供半导体结构及其制造方法。特定来说，下文将描述具有一或多个天线结构的半导体结构。另外，下文还将提供形成包含一或多个天线结构的半导体结构的方法。还可包含其它特征及过程。半导体结构包含经配置以与天线结构共振的电介质部件。根据本发明的一些实施例提供的电介质部件可提高半导体结构中的天线结构的反射系数，尤其在采用5.8GHz或更高频率处的天线效率的高频应用中。电介质部件还有助于减少天线结构与邻近电路的非所要耦合，且防止来自电路的无用噪声到达天线结构。此外，天线结构的共振频率可通过调整电介质部件的大小或用于形成电介质部件的材料来根据期望调谐。
图1是根据一些实施例中的本发明的方面的半导体结构100的示意俯视图。图2是根据本发明的方面的半导体结构100沿图1的线A-A取得的示意剖面图。
在一些实施例中，参考图1及图2，半导体结构100包含：第一重布结构110，其包含第一导电图案111；裸片120，其放置于第一重布结构110上；及模制件130，其放置于第一重布结构110上且包围裸片120。在一些实施例中，半导体结构100进一步包含：电介质部件134，其延伸穿过模制件130；第一导电通路131，其延伸穿过模制件130且相邻于电介质部件134放置；及第二重布结构140，其包含放置于裸片120、电介质部件134及模制件130上的第二导电图案141。第二导电图案141包含放置于电介质部件134上且电连接到裸片120的天线结构144。在一些实施例中，电介质部件134的介电常数(k)大体上不同于模制件130的介电常数。半导体结构100合适满足移动通信应用中的未来第4代(5.8GHz)及第5代(包含12GHz或38GHz)高频RF收发器的规格。
在一些实施例中，第一重布结构110包括任何数目个电介质层、金属化图案及通路。在一些实施例中，第一重布结构110是背面重布线(RDL)。在一些实施例中，第一重布结构110包含第一电介质层112。在一些实施例中，第一电介质层112包含例如(例如)聚酰亚胺、聚苯并恶唑(PBO)、苯并环丁烯(BCB)、味素累积膜(ABF)、阻焊膜(SR)或其类似者的聚合物。在一些实施例中，第一电介质层112是具有均匀厚度的平面层，其中厚度介于约2微米(μm)到约40μm之间。在一些实施例中，厚度介于约5μm到约40μm之间。第一电介质层112的顶面及底面还呈平面。在一些实施例中，第一电介质层112充当半导体结构100的保护绝缘体。在一些实施例中，第一电介质层112包含多个子电介质层。在一些实施例中，包含于子电介质层中的材料是相同材料或不同材料。
在一些实施例中，第一重布结构110的第一导电图案111形成于第一电介质层112上。在一些实施例中，第一导电图案111包含铝、钛、铜、镍、钨及/或其合金。在一些实施例中，第一导电图案111是布线图案。在一些实施例中，第一导电图案111包含接地金属图案。在一些实施例中，第一导电图案111的厚度介于约1μm到约40μm之间。在一些实施例中，随着第一导电图案111的厚度增大，成本会过高。在一些实施例中，随着第一导电图案111的厚度减小，第一导电图案111的电阻会过高。在一些实施例中，第一导电图案111的厚度介于约1μm到约20μm之间。在一些实施例中，第一导电图案111的厚度介于约2μm到约8μm之间。在一些实施例中，第一导电图案111的厚度是约7μm以最小化第一导电图案111的电阻。在一些实施例中，晶种层(未展示)放置于第一电介质层112与第一导电图案111之间。在一些实施例中，晶种层毯覆于第一导电图案111上且与第一导电图案111保形。在一些实施例中，晶种层包含钛/铜复合层。
在一些实施例中，多个第一导电图案111放置于第一电介质层112上。为清楚及简单起见，图1及图2仅包含两个第一导电图案111，但此实例仅意在说明而无意限制实施例。所属领域的一般技术人员应易于了解，可替代地利用任何合适数目个第一导电图案111，且所有此类组合完全希望包含于实施例的范围内。另外，第一导电图案111具有类似特征；此意在说明而无意限制实施例，因为在一些实施例中，第一导电图案111具有类似结构或不同结构以满足所要功能能力。
一或多个裸片120附着到第一重布结构110。为了简单及说明，图1及图2中仅展示一个裸片120；然而，在一些实施例中，图中的裸片120表示一或多个裸片120。在一些实施例中，裸片120放置于第一电介质层112上。在一些实施例中，裸片120相邻于第一导电图案111。在一些实施例中，裸片120是射频(RF)集成电路(IC)裸片。裸片120具有后表面120a及与后表面120a对置的前表面120b。在一些实施例中，裸片120的后表面120a通过粘着层121附着(或粘着)到第一重布结构110。在一些实施例中，粘着层121包含裸片附着膜(DAF)或具有粘着特性的另一材料。裸片120的前表面120b面向第二重布结构140。
在一些实施例中，裸片120包含其背面是裸片120的后表面120a且与粘着层121接触的半导体衬底122。在一些实施例中，裸片120包含放置于半导体衬底122上的多个导电垫123、从裸片120的前表面120b暴露且经配置以将裸片120电连接到半导体结构100中的其它导电装置及/或互连结构的多个导电柱124。
在一些实施例中，半导体衬底122是包含形成于其中的主动组件(例如晶体管或其类似者)及被动组件(例如电阻器、电容器、电感器或其类似者)的硅衬底。在一些实施例中，导电垫123是铝垫、铜垫或其它合适金属垫。在一些实施例中，导电柱124由导电材料制成且放置于导电垫123上。举例来说，在一些实施例中，导电柱124的材料包含铜、铜合金或其类似者。裸片电介质层125放置于导电柱124之间且从裸片120的前表面120b暴露。在一些实施例中，裸片电介质层125的顶面及导电柱124的顶面处于相同层级。在一些实施例中，裸片电介质层125的顶面位于高于导电柱124的顶面的层级处。然而，本揭示不限于此。
模制件130放置于第一重布结构110上。在一些实施例中，模制件130包围或囊封第一导电通路131及裸片120。在一些实施例中，模制件130填充裸片120与第一导电通路131之间的间隙，且与第一导电图案111及第一电介质层112的部分接触。在一些实施例中，模制件130的顶面大体上处于相同于裸片120的导电柱124的顶面的层级。在一些实施例中，模制件130包含模制化合物、聚合化合物、底胶材料、树脂、环氧树脂或其类似者。在一些实施例中，模制件130包含填料。在一些实施例中，模制件130具有小于或等于3.0、优选地介于2.8到3.0之间的介电常数(k)。在一些实施例中，模制件130包含高k或低k电介质材料。
在一些实施例中，第一导电通路131放置于第一重布结构110上且相邻于裸片120。
在一些实施例中，第一导电通路131大体上垂直于第一导电图案111延伸。在一些实施例中，第一导电通路131是延伸穿过模制件130的贯穿绝缘通路(TIV)。在一些实施例中，第一导电通路131的高度介于约100μm到约500μm之间。在一些实施例中，随着第一导电通路131的高度增大，当前工艺的过程参数会不适用。在一些实施例中，随着第一导电通路131的高度减小，第一导电通路131的电阻会过高。在一些实施例中，第一导电通路131的高度介于约120μm到约250μm之间。在一些实施例中，随着第一导电通路131的宽度增大，当前工艺的过程参数会不适用。在一些实施例中，随着第一导电通路131的宽度减小，第一导电通路131的电阻会过高。在一些实施例中，第一导电通路131的宽度(或直径)是约100μm到约200μm。在一些实施例中，第一导电通路131的宽度是约150μm。
在一些实施例中，半导体结构100包含多个第一导电通路131。在一些实施例中，第一导电通路131放置于裸片120的一或多个侧处。在一些实施例中，在图2所展示的剖面图中，裸片120放置于第一导电通路131之间，使得第一导电通路131放置于裸片120的两个对置侧上。在一些实施例中，裸片120的前表面120b大体上与第一导电通路131的顶面131t共面或处于低于或高于第一导电通路131的顶面131t的层级。在一些实施例中，第一导电通路131包围裸片120。第一导电通路131的至少一者沿裸片120的一侧放置。所属领域的一般技术人员应了解，图2中的第一导电通路131的数目仅充当示范性说明，且第一导电通路131的数目能够基于半导体装置100的设计来变化。
在一些实施例中，半导体结构100进一步包含第二导电通路132。在一些实施例中，第二导电通路132放置于第一重布结构110上且相邻于第一导电通路131、裸片120。在一些实施例中，第二导电通路132大体上垂直于第一导电图案111延伸。在一些实施例中，多个第二导电通路132放置于裸片120的一或多个侧处。在一些实施例中，第二导电通路132也称为延伸穿过模制件130的TIV。在一些实施例中，第二导电通路132的高度介于约100μm到约500μm之间。在一些实施例中，随着第二导电通路132的高度增大，当前工艺的过程参数会不适用。在一些实施例中，随着第二导电通路132的高度减小，第二导电通路132的电阻会过高。在一些实施例中，第二导电通路132的高度介于约120μm到约250μm之间。在一些实施例中，随着第二导电通路132的宽度增大，当前工艺的过程参数会不适用。在一些实施例中，随着第二导电通路132的宽度减小，第二导电通路132的电阻会过高。在一些实施例中，第二导电通路132的宽度(或直径)是约100μm到约200μm。在一些实施例中，第二导电通路132的宽度是约150μm。在一些实施例中，第一导电通路131及第二导电通路132具有类似结构配置。
在一些实施例中，第一导电通路131电连接到第一重布结构110的第一导电图案111。在一些实施例中，第一导电通路131与第二重布结构140的第二导电图案141隔离。在一些实施例中，第二导电通路132电连接到第一重布结构110的第一导电图案111及第二重布结构140的第二导电图案141。在一些实施例中，第二导电通路132连接于第一导电图案111与第二导电图案141之间，且进一步电连接到例如导电凸块150的互连结构。
在一些实施例中，晶种层133放置于第一导电通路131与模制件130之间及/或第二导电通路132与模制件130之间。在一些实施例中，晶种层133放置于第一导电通路131与第一导电图案111之间。在一些实施例中，晶种层133放置于第二导电通路132与第一导电图案111之间。在一些实施例中，晶种层133毯覆于对应第一导电通路131上且与对应第一导电通路131保形。在一些实施例中，晶种层133毯覆于对应第二导电通路132上且与对应第二导电通路132保形。在一些实施例中，晶种层133包含钛/铜复合层。
在一些实施例中，延伸穿过模制件130的电介质部件134放置于第一导电图案111上。在一些实施例中，电介质部件134放置于模制件130上。在一些实施例中，电介质部件134与第一导电图案111接触。在一些实施例中，电介质部件134相邻于第一导电通路131。在一些实施例中，电介质部件134放置于第一导电通路131之间。所属领域的一般技术人员应了解，图1中所展示的电介质部件134的数目仅充当示范性说明，且第一导电通路131的数目能够基于半导体装置100的设计来变化。所属领域的一般技术人员应易于了解，能够替代地利用任何合适数目个电介质部件134，且所有此类组合完全希望包含于实施例的范围内。另外，电介质部件134具有类似特征；此意在说明而无意限制实施例，因为在一些实施例中，电介质部件134具有类似结构或不同结构以满足所要功能能力。在一些实施例中，电介质部件134及第一导电通路131两者由模制件130包围。
在一些实施例中，电介质部件134的配置及大小取决于电介质部件134的材料、模制件130的材料及天线结构144的配置及大小。在一些实施例中，电介质部件134具有不同于模制件130的介电常数的介电常数。在一些实施例中，电介质部件134的介电常数大体上大于模制件130的介电常数。在一些实施例中，电介质部件134的介电常数大体上等于或大于3。在一些实施例中，电介质部件134的介电常数等于或大于4。在一些实施例中，电介质部件134的介电常数等于或大于7。在一些实施例中，电介质部件134的介电常数等于或大于10。在一些实施例中，电介质部件134的介电常数等于或大于80。在一些实施例中，电介质部件134的介电常数等于或大于100。在一些实施例中，电介质部件134的介电常数等于或大于200以有助于优化电介质部件134的尺寸减小。电介质部件134的介电常数越大，电介质部件134的大小可越小。在一些实施例中，电介质部件134包含SiO2、SiNx、SiOxNy、ZrO2、Al2O3、HfOx、HfSiOx、ZrTiOx、TiO2、TaOx、SrTiO3、BaTiO3、BaSrTiO3、PbZrTiO3、高k聚合物或其组合。
在一些实施例中，多个第一导电通路131沿电介质部件134的外围放置。图3及图4是半导体结构100的部分的透视图。参考图3，在一些实施例中，第一导电通路131中的每一者经形成为电连接到第一导电图案111的单一连续壁结构以在天线结构144下方围封电介质部件134。在一些实施例中，电介质部件134在俯视图中具有正方形形状。在一些实施例中，电介质部件134在俯视图中呈(但不限于)圆形、椭圆形、矩形、正方形或其它形状。
在一些实施例中，参考图4，电介质部件134由多个第一导电通路131包围，多个第一导电通路131一起界定电介质部件134的外围。相邻第一导电通路131之间的间隔S可根据天线结构144希望在操作期间发射或接收的信号的波长来调整。在一些实施例中，间隔S是约10μm。在一些实施例中，一对相邻第一导电通路131之间的间隔S不同于不同对相邻第一导电通路131之间的间隔S。第一导电通路131之间的空间由模制件130填充。在一些实施例中，两个或更多个第一导电通路131是一起围封电介质部件134的连续段。
返回参考图1及图2，包含第二导电图案141的第二重布结构140放置于裸片120、电介质部件134、模制件130及第一导电通路131及第二导电通路132上。在一些实施例中，第二导电图案141包含至少部分在裸片120上的布线图案及/或至少部分在模制件130上的布线图案。第二重布结构140提供裸片120与互连结构(例如放置于第二重布结构140上的导电凸块150)之间的电连接。导电凸块150可提供电连接到下一级封装，例如(例如)印刷电路板(PCB)或中介层。在一些实施例中，第一重布结构110的第一导电图案111通过第二重布结构140的第二导电图案141电连接到导电凸块150。在一些实施例中，导电凸块150包含焊料。
在一些实施例中，第二重布结构140包括任何数目个电介质层、金属化图案及通路。在一些实施例中，第二重布结构140包含第二电介质层142。在一些实施例中，第二电介质层142包含聚合物，其可为(例如)聚酰亚胺、聚苯并恶唑(PBO)、苯并环丁烯(BCB)、味素累积膜(ABF)、阻焊膜(SR)或其类似者。
在一些实施例中，第二重布结构140的第二导电图案141放置于第二电介质层142中。在一些实施例中，第二导电图案141包含铝、钛、铜、镍、钨及/或其合金。在一些实施例中，第二导电图案141是布线图案。
在一些实施例中，第二重布结构140包含第一重布层145、第二重布层146及第三重布层147，其各包含多个导电图案。所属领域的一般技术人员应了解，图2中所展示的重布层的数目仅充当示范性说明，且可包含不同数目个重布层。第一重布层145、第二重布层146及第三重布层147中的每一者包括重布线(RDL)及通路，其中RDL及通路是通过第二重布结构140及在第二重布结构140内提供电互连的金属图案。在一些实施例中，RDL及通路包括铜。在第一重布层145中，第一级导体145c及第一级通路145v提供互连。在第一重布层145中，第一绝缘层145i放置于第一级导体145c、裸片120、电介质部件134、模制件130、第一导电通路131及TIV 132上。在第二重布层146中，第二级导体146c及第二级通路146v提供互连。在第二重布层146中，第二绝缘层146i放置于第二级导体146c上。在第三重布层147(其是最后重布层)中，第三级导体147c及球下金属(UBM)垫147p提供互连。导电凸块150形成于UBM垫147p上。在第三重布层147中，第三绝缘层147i提供于第二绝缘层146i上。
第二导电图案141包含放置于电介质部件134上且电连接到裸片120的一或多个天线结构144。在一些实施例中，天线结构144对应放置于多个电介质部件134上且电连接到裸片120。在一些实施例中，两个天线结构144彼此对置放置，且在图1的俯视图中，裸片120放置于两个天线结构144之间。在一些实施例中，在如同图1的俯视图中，天线结构144包围裸片120。所属领域的一般技术人员应易于了解，在一些实施例中，替代地利用任何合适数目个天线结构144，且所有此类组合完全希望包含于实施例的范围内。另外，天线结构144具有类似特征；此意在说明而无意限制实施例，因为在一些实施例中，天线结构144具有类似结构或不同结构以满足所要功能能力。
在一些实施例中，天线结构144经配置以辐射电磁辐射用于无线发射或接收电磁辐射用于无线接收，且电介质部件134经配置以提高高频应用中的天线性能及效率。在一些实施例中，天线结构144是贴片天线。在一些实施例中，贴片天线是包括平坦矩形金属片或“贴片”的微带天线，其安装于称为接地平面的较大金属片(例如第一导电图案111)上。在一些实施例中，天线结构144是收发器。
每一天线结构144对应于对应天线结构144下方的电介质部件134。在一些实施例中，第二导电图案141包含将天线结构144电耦合到裸片120的导电线143。在一些实施例中，导电线143从每一天线结构144延伸到裸片120。
在一些实施例中，天线结构144放置于第一重布层145、第二重布层146及第三重布层147中的一者中。在一些实施例中，天线结构144放置于第二重布层146中。天线结构144与电介质部件134隔离。在一些实施例中，第一绝缘层145i放置于电介质部件134与天线结构144之间且经配置以隔离天线结构144与电介质部件134。电介质部件134夹于天线结构144与第一导电图案111之间。
图5到图7是半导体结构100的一部分的示意图。参考图1、图2、图5到图7，从俯视视角看，电介质部件134与天线结构144重叠。在一些实施例中，天线结构144在俯视图中覆盖电介质部件134。在一些实施例中，电介质部件134的宽度W134大体上小于或等于天线结构144的宽度。在一些实施例中，电介质部件134的介电常数越高，电介质部件134的宽度W134可越小。在一些实施例中，电介质部件134的表面积大体上小于或等于天线结构144的表面积。在一些实施例中，当电介质部件134及天线结构144的介电常数k之间的差较大时，电介质部件134及天线结构144的表面积之间的差还较大。在一些实施例中，随着电介质部件134的介电常数k增大，电介质部件134的表面积减小。在一些实施例中，在如同图5到图7的俯视图中，沿电介质部件134的外围放置的第一导电通路131与天线结构144彼此重叠。
在一些实施例中，如同图5，第一导电通路131是一起在天线结构144下方围封电介质部件134的连续段。一对相邻第一导电通路131之间的间隔S大体上等于其它对相邻第一导电通路131之间的间隔S。在一些实施例中，参考图6，第一导电通路131是不连续段且相邻于电介质部件134的隅角放置。在一些实施例中，如同图7，第一导电通路131是一起在天线结构144下方围封电介质部件134的不连续段。在一些实施例中，一对相邻第一导电通路131之间的间隔S不同于其它对相邻第一导电通路131之间的间隔S。
图8是根据本发明的一些实施例的用于形成半导体结构的方法200的流程图。方法200包含以下若干操作：(201)形成包含第一导电图案的第一重布结构；(202)在第一重布结构上形成多个导电通路；(203)将裸片安置于第一重布结构上；及(204)将模制材料放置于第一重布结构上以包围多个导电通路及裸片。方法200进一步包含：(205)移除模制材料的一部分以形成开口；(206)将电介质材料放置到开口中以形成电介质部件；及(207)在模制材料及多个导电通路及电介质部件上形成第二重布结构。第二重布结构包含位于电介质部件上且电连接到裸片的天线结构。
图9到图28是根据本发明的一些实施例的使用方法200形成的半导体装置的示意剖面图。在一些实施例中，方法200经配置以形成如同图1及图2的半导体结构100。参考图9，提供其上放置有粘着层114的支撑衬底113。在一些实施例中，粘着层114形成于支撑衬底113的顶面上。在一些实施例中，支撑衬底113是玻璃衬底且粘着层114是施加于支撑衬底113上的光热转换(LTHC)释放层。然而，本揭示不限于此。在一些替代实施例中，其它合适材料适用于支撑衬底113及粘着层114。
如同图10，在粘着层114上形成第一电介质层112。在一些实施例中，通过例如旋涂、化学汽相沉积(CVD)、等离子体增强化学汽相沉积(PECVD)或其类似者的合适制造技术形成第一电介质层112。在一些实施例中，第一电介质层112是单一层或彼此堆栈的多个层。在一些实施例中，第一电介质层112包含聚合材料。在一些实施例中，聚合材料包含低温聚酰亚胺(LTPI)、环氧树脂、丙烯酸树脂、苯酚树脂、苯并环丁烯(BCB)、聚苯并恶唑(PBO)或任何其它合适聚合物基电介质材料。在一些实施例中，聚合材料溶解于溶剂中以增强涂层流动性。在一些实施例中，在将聚合材料均匀涂覆于粘着层114上之后，执行固化过程以蒸发溶剂。举例来说，在一些实施例中，通过软烘焙过程固化第一电介质层112。
如同图11，在第一电介质层112上形成多个第一导电图案111。通过(例如)电镀、沉积及/或光微影及蚀刻形成第一导电图案111。在一些实施例中，通过以下过程形成第一导电图案111。首先，在第一电介质层112上毯覆地形成晶种层(未展示)。在一些实施例中，晶种层包含钛/铜复合层且通过溅镀过程形成。接着，在晶种层上形成具有开口的第一掩模图案(未展示)。第一掩模图案的开口暴露用于随后形成的第一导电图案111的所需位置。接着，执行镀覆过程以在由第一掩模图案的开口暴露的晶种层的部分上形成导电材料层。在一些实施例中，导电材料层包含铝、钛、铜、镍、钨及/或其合金。接着，通过剥离过程及/或蚀刻过程移除第一掩模图案及晶种层。接着，剩余晶种层及剩余导电材料层构成第一导电图案111。在一些实施例中，形成具有约1μm到约40μm之间的高度H111的第一导电图案111。在一些实施例中，随着第一导电图案111的高度H111增大，成本会过高。在一些实施例中，随着第一导电图案111的高度H111减小，第一导电图案111的电阻会过高。
参考图12，将第一图案化光致抗蚀剂302施加于第一导电图案111及第一电介质层112的暴露部分上。在一些实施例中，第一图案化光致抗蚀剂302包含第一凹槽303。第一凹槽303暴露第一导电图案111的一些部分。在一些实施例中，形成具有约100μm到约500μm之间的高度H302的第一图案化光致抗蚀剂302。在一些实施例中，随着第一图案化光致抗蚀剂302的高度H302增大，第一图案化光致抗蚀剂302的成本会过高。在一些实施例中，随着第一图案化光致抗蚀剂302的高度H302减小，当前工艺的过程参数会不适用。在一些实施例中，在第一凹槽303内形成第一导电通路131及第二导电通路132。在一些实施例中，第一凹槽303具有约50μm到约500μm的深度。在一些实施例中，第一凹槽303的深度随第一图案化光致抗蚀剂302的高度H302变化。在一些实施例中，随着第一凹槽303的深度增大，第一图案化光致抗蚀剂302的成本会过高。在一些实施例中，随着第一凹槽303的深度减小，当前工艺的过程参数会不适用。在一些实施例中，第一凹槽303的深度是从约120μm到约250μm。在一些实施例中，第一凹槽303的深度是180μm。基于第一图案化光致抗蚀剂302的厚度来判定第一凹槽303的深度。
在一些实施例中，在图12的结构上形成具有1000埃
Figure BDA0003022560330000121
到
Figure BDA0003022560330000122
之间的厚度的晶种层(未展示)以准备电镀沉积第一导电通路131及第二导电通路132。在一些实施例中，随着晶种层的厚度增大，晶种层的成本会过高。在一些实施例中，随着晶种层的厚度减小，当前工艺的过程参数会不适用。在一些实施例中，晶种层覆盖第一图案化光致抗蚀剂302的表面及第一重布结构110的暴露部分，例如第一凹槽303的底部处的第一导电图案111。
参考图13，在一些实施例中，通过镀覆过程将导电材料138沉积到第一凹槽303中。使用导电材料138填充第一凹槽303以形成第一导电通路131及第二导电通路132。在一些实施例中，镀覆过程包含(例如)电镀、无电镀、浸镀或其类似者。然而，本揭示不限于此。在一些实施例中，导电材料138包含(例如)铜、铜合金或其类似者。在一些实施例中，在晶种层上通过镀覆(其是电镀或无电镀)使用导电材料138填充第一光致抗蚀剂302中的第一凹槽303来形成第一导电通路131及第二导电通路132。
接着，参考图14，在一些实施例中，通过研磨过程移除导电材料138的过量部分以暴露第一图案化光致抗蚀剂302的顶面。研磨过程包含(例如)机械研磨过程、化学机械抛光(CMP)过程或其类似者。然而，本揭示不限于此。在一些替代实施例中，在一些实施例中省略研磨过程。
在一些实施例中，如同图15，移除第一图案化光致抗蚀剂302且因此形成第一导电通路131及第二导电通路132。在一些实施例中，通过剥离过程、蚀刻过程及/或清洁过程移除第一图案化光致抗蚀剂302。举例来说，通过施加例如二甲亚砜(DMSO)、水(H2O)及四甲基氢氧化铵(TMAH)的化学品来移除第一图案化光致抗蚀剂302。在一些实施例中，在移除第一图案化光致抗蚀剂302之后，从第一导电通路131及第二导电通路132暴露晶种层(未展示)的一部分。随后，通过蚀刻过程移除晶种层的暴露部分。在一些实施例中，蚀刻过程包含各向异性蚀刻过程(例如干式蚀刻)或各向同性蚀刻过程(例如湿式蚀刻)。在一些实施例中，用于湿式蚀刻的蚀刻剂包含氟化氢(HF)、铜(Cu)及氨(NH3)的组合、HF及TMAH的组合或其类似者。在一些实施例中，导电材料及剩余晶种层统称为第一导电通路131及第二导电通路132。
在一些实施例中，如同图16，将裸片120放置于第一电介质层112上。在一些实施例中，通过取放法使裸片120附着到第一电介质层112。举例来说，使裸片120附着到空白晶片(未展示)。接着，翻转空白晶片以使裸片120附着到第一电介质层112。接着，(例如)通过机械剥除使空白晶片脱离裸片120。在将裸片120安置于第一电介质层112上之后，视情况执行退火。在一些实施例中，可使用粘着层121将裸片120粘着到第一电介质层112。裸片120可包含与粘着层121接触的半导体衬底122。在一些实施例中，形成裸片120的导电柱124作为裸片120的前表面120b的一部分。裸片电介质层125形成于裸片120的前表面120b处且填充导电柱124之间的空间，其中导电柱124至少使其下部分位于裸片电介质层125中。
在一些实施例中，参考图17，将模制材料139施加于裸片120及第一导电通路131及第二导电通路132上，且接着固化模制材料139。在一些实施例中，模制材料139包围或囊封裸片120及第一导电通路131及第二导电通路132，且模制材料139与第一电介质层112及第一导电图案111的任何暴露部分接触。在一些实施例中，模制材料139包含模制化合物，其是液态环氧树脂，例如含有精细粒度二氧化硅、液态玻璃(SiO2)(旋涂玻璃)或陶瓷的液态环氧树脂。例如液态环氧树脂的模制化合物合适用作涂层，且接着在低温(约180℃)固化及硬化。在一些实施例中，模制材料139的顶面高于裸片120的顶面120b及第一导电通路131及第二导电通路132的顶端。
在一些实施例中，参考图18，研磨模制材料139直到暴露裸片120的顶面120b及第一导电通路131及第二导电通路132的顶面131t、132t。在一些实施例中，通过机械研磨过程及/或CMP过程研磨模制材料139。在一些实施例中，研磨引起导电柱124及第一导电通路131及第二导电通路132的顶端大体上将齐平(共面)。在一些实施例中，研磨步骤在模制材料139的顶面上留下一些例如金属颗粒的金属残留物。因此，在一些实施例中，在研磨步骤之后，(例如)通过湿式蚀刻执行清洁以移除金属残留物。
在研磨模制材料139之后，形成具有底面130b及与底面130b对置的顶面130t的模制件130。在一些实施例中，将模制件130放置于第一重布结构110上以至少横向囊封裸片120。一或多个第一导电通路131及第二导电通路132放置于模制件130内且从第一导电图案111朝向模制件130的顶面130t延伸。
在一些实施例中，参考图19，将第二图案化光致抗蚀剂304施加于模制件130及第一导电通路131及第二导电通路132上。移除放置于开口中的模制件130的一部分以形成第二凹槽306。在一些实施例中，可通过湿式蚀刻过程移除模制件130。在一些实施例中，第二凹槽306形成于第一导电通路131之间且暴露第一导电图案111的一些部分。第一导电通路131及其相关联第一导电图案111界定第二凹槽306的外围。
在一些实施例中，参考图20，通过剥离过程、蚀刻过程及/或清洁过程移除第二图案化光致抗蚀剂304。在一些实施例中，移除第二图案化光致抗蚀剂304类似于移除第一图案化光致抗蚀剂302，因此，在此省略其重复描述。
在一些实施例中，参考图21，将电介质膏307沉积到第二凹槽306中且施加于裸片120、模制件130及第一导电通路131及第二导电通路132上。在一些实施例中，电介质膏307具有大体上大于模制件130的介电常数k的介电常数k。在一些实施例中，电介质膏307可与第一导电图案111接触。在一些实施例中，电介质膏307包含SiO2、SiNx、SiOxNy、ZrO2、Al2O3、HfOx、HfSiOx、ZrTiOx、TiO2、TaOx、SrTiO3、BaTiO3、BaSrTiO3、PbZrTiO3、高k聚合物或其组合。在一些实施例中，高k聚合物是PBO、PI或其组合。在一些实施例中，电介质膏307在室温呈液相。在一些实施例中，电介质膏307是浆料膏。在一些实施例中，电介质膏307包含用于增强涂层流动性的溶剂。在一些实施例中，沉积具有大体上大于模制件130的介电常数k的介电常数k的电介质材料以填充第二凹槽306且放置于模制件130及第一导电通路131及第二导电通路132上。
在一些实施例中，参考图22，移除电介质膏307的一部分直到暴露裸片120的前表面120b及第一导电通路131及第二导电通路132的顶面131t、132t。在一些实施例中，通过刮刀移除电介质膏307的部分。在一些实施例中，移除引起电介质膏307、裸片120及第一导电通路131及第二导电通路132的顶面大体上与顶面130t齐平(共面)。在一些实施例中，在移除电介质膏307的部分之后，执行固化过程或硬化过程以蒸发溶剂。举例来说，在一些实施例中，通过软烘焙过程固化电介质膏307，且固化电介质膏307的温度低于250℃。在一些实施例中，固化的温度低于210℃且更佳地低于180℃。
在固化放置于第二凹槽306中的电介质膏307之后，形成电介质部件134且将其放置于第一重布结构110上及放置于第一导电通路131与模制件130之间。在一些实施例中，电介质部件134从第一导电图案111延伸到模制件130的顶面130t。
在一些实施例中，如同图23，为形成第一重布层145的第一级导体145c，通过例如电镀或无电镀的镀覆将导电材料层(例如铜)311沉积于模制件130的顶面130t上。为实现电镀，在一些实施例中，将具有
Figure BDA0003022560330000141
到
Figure BDA0003022560330000142
的厚度的Ti/Cu的晶种层(未展示)沉积于顶面130t上，且将导电材料层311施加于晶种层上。接着，图案化及蚀刻导电材料层311以在第一导电通路131及第二导电通路132及裸片120的导电柱124上留下第一级导体145c。
接着，参考图24，在一些实施例中，将第一绝缘层312(例如PBO)施加于所得结构上。第一绝缘层312具有约3μm到约20μm之间的厚度。在一些实施例中，随着第一绝缘层312的厚度增大，第一绝缘层312的成本会过高。在一些实施例中，随着第一绝缘层312的厚度减小，当前工艺的过程参数会不适用。在一些实施例中，第一绝缘层312具有约3μm到约7μm之间的厚度。在一些实施例中，第一绝缘层312具有约6μm的厚度。
在一些实施例中，在形成第二重布结构140之后，图案化第一绝缘层312且形成通路的开口(其接着使用导电材料(例如铜)填充以形成第一级通路145v)、第一绝缘层145i，且完成第一重布层145。研磨及抛光第一重布层145的顶面。在一些实施例中，接着在第一重布层145上形成第二重布层146。为形成第二重布层146，将导电金属层(例如铜)沉积于第一重布层145上且接着对其图案化及蚀刻以在第一重布层145上留下第二级导体146c。
在一些实施例中，参考图25，接着将第二绝缘层(例如PBO)313施加于所得结构上。在一些实施例中，一些第二级导体146c包含天线结构144。在由第一导电通路131及第一导电图案111包围的电介质部件134上形成天线结构144。
在形成第二重布结构140之后，图案化第二绝缘层313且形成开口(其接着使用导电金属(例如铜)填充以形成第二级通路146v)，且完成第二重布层146。研磨及抛光第二重布层146的顶面。接着，在第二重布层146上形成第三重布层147。为形成第三重布层147，将导电金属层(例如铜)沉积于第二重布层146上且接着对其图案化及蚀刻以在第二重布层146上留下第三级导体147c。
在一些实施例中，参考图26，接着将第三绝缘层(例如PBO)314施加于所得结构上。在一些实施例中，第三绝缘层314的材料及形成方法类似于第一绝缘层312及第二绝缘层313的材料及形成方法，因此，为简洁起见，在此省略其重复描述。
在一些实施例中，参考图27，在形成第二重布结构140之后，图案化第三绝缘层314且形成球下金属(UBM)垫147p的开口(其接着使用导电金属填充以形成UBM垫147p)，且完成第三重布层147。
在一些实施例中，将导电凸块150放置于UBM垫147p上。在一些实施例中，通过助焊剂使导电凸块150附着到UBM垫147p。在一些实施例中，通过植球过程及/或回焊过程将导电凸块150放置于第二重布结构140上。在一些实施例中，形成导电凸块150包含执行镀覆步骤以在UBM垫147p上形成焊料区域及接着回焊焊料区域。
在将导电凸块150安装于第二重布结构140上之后，从第一重布结构110移除或脱离粘着层114及支撑衬底113，如同图28。在一些实施例中，粘着层114(例如LTHC释放层)由UV激光辐照，使得支撑衬底113及粘着层114能够从第一电介质层112剥除。然而，脱离过程不限于此。其它合适方法可使用于一些实施例中。其后，执行单粒化过程以形成多个半导体结构100。在一些实施例中，切割过程或单粒化过程通常涉及使用旋转叶片或激光束切割。换句话说，切割或单粒化过程是(例如)激光切割过程、机械切割过程或另一合适过程。在一些实施例中，半导体结构100称为集成扇出(InFO)封装。然而，本揭示不限于此。在一些实施例中，半导体结构100是另一类型的封装。
本发明的方面涉及一种半导体结构。所述半导体结构包含第一重布结构，其中所述第一重布结构包括第一导电图案。所述半导体结构进一步包含所述第一重布结构上的裸片。所述半导体结构进一步包含所述第一重布结构上的模制件，其中所述模制件包围所述裸片，且所述模制件具有第一介电常数。所述半导体结构进一步包含延伸穿过所述模制件的电介质部件，其中所述电介质部件具有不同于所述第一介电常数的第二介电常数。所述半导体结构进一步包含所述裸片、所述电介质部件及所述模制件上的第二重布结构，其中所述第二重布层包含所述电介质部件上的天线，且所述天线电连接到所述裸片。在一些实施例中，所述第二介电常数大于所述第一介电常数。在一些实施例中，所述半导体结构进一步包含延伸穿过所述模制件的导电通路，其中所述导电通路电连接到所述第一导电图案。在一些实施例中，所述导电通路与所述电介质部件接触。在一些实施例中，所述电介质部件与所述天线隔离。在一些实施例中，所述电介质部件介于所述天线与所述第一导电图案之间。在一些实施例中，所述电介质部件与所述第一导电图案接触。在一些实施例中，所述电介质部件与所述天线在平面图中重叠。在一些实施例中，所述第二介电常数等于或大于3。在一些实施例中，所述电介质部件包含SiO2、SiNx、SiOxNy、ZrO2、Al2O3、HfOx、HfSiOx、ZrTiOx、TiO2、TaOx、SrTiO3、BaTiO3、BaSrTiO3、PbZrTiO3、高k聚合物或其组合。在一些实施例中，所述电介质部件的宽度大于或等于所述天线的宽度。
本发明的方面涉及一种半导体结构。所述半导体结构包含第一重布结构。所述半导体结构进一步包含所述第一重布结构上的模制件，其中所述模制件具有第一介电常数。所述半导体结构进一步包含由所述模制件包围的裸片。所述半导体结构进一步包含由所述模制件包围的多个电介质部件，其中所述多个电介质部件中的每一者的介电常数不同于所述第一介电常数。所述半导体结构进一步包含所述裸片上的第二重布结构，其中所述第二重布结构包含多个天线结构，所述多个天线结构中的每一者电连接到所述裸片，且所述多个天线结构中的每一者位于所述多个电介质部件的对应电介质部件上。在一些实施例中，所述半导体结构进一步包含延伸穿过所述模制件的多个导电通路，其中所述多个导电通路中的每一者是沿所述多个电介质部件的对应电介质部件的外围。在一些实施例中，所述第二重布结构进一步包含多个导电线，且所述多个导电线中的每一者从所述多个天线结构的对应天线结构延伸。在一些实施例中，所述第一重布结构包含接地导电图案。在一些实施例中，所述多个电介质部件中的每一者的所述介电常数大于所述第一介电常数。
本发明的方面涉及一种形成半导体结构的方法。所述方法包含形成包含第一导电图案的第一重布结构。所述方法进一步包含将裸片安置于所述第一重布结构上。所述方法进一步包含将模制材料放置于所述第一重布结构上以包围所述裸片。所述方法进一步包含移除所述模制材料的一部分以形成开口。所述方法进一步包含将电介质材料放置到所述开口中以形成电介质部件。所述方法进一步包含在所述模制材料及所述电介质部件上形成第二重布结构，其中所述第二重布结构包含在电介质部件上且电连接到所述裸片的天线结构。在一些实施例中，所述电介质材料的介电常数不同于所述模制材料的介电常数。在一些实施例中，所述方法进一步包含形成延伸穿过所述模制件的多个导电通路，其中形成所述开口包含形成由所述多个导电通路包围的所述开口。在一些实施例中，所述方法进一步包含在所述第二重布结构上形成导电凸块。
上文已概述若干实施例的特征，使得所属领域的技术人员可较好理解本发明的方面。所属领域的技术人员应了解，其可易于使用本揭示作为设计或修改其它过程及结构以实施相同目的及/或实现本文中所引入的实施例的相同优点的基础。所属领域的技术人员还应认识到，此类等效构造不应背离本发明的精神及范围，而是可在不背离本发明的精神及范围的情况下对本文作出各种改变、替代及更改。
符号说明
100:半导体结构/半导体装置
110:第一重布结构
111:第一导电图案
112:第一电介质层
113:支撑衬底
114:粘着层
120:裸片
120a:后表面
120b:前表面
121:粘着层
122:半导体衬底
123:导电垫
124:导电柱
125:裸片电介质层
130:模制件
130b:底面
130t:顶面
131:第一导电通路
131t:顶面
132:第二导电通路
132t:顶面
133:晶种层
134:电介质部件
138:导电材料
139:模制材料
140:第二重布结构
141:第二导电图案
142:第二电介质层
143:导电线
144:天线结构
145:第一重布层
145c:第一级导体
145i:第一绝缘层
145v:第一级通路
146:第二重布层
146c:第二级导体
146i:第二绝缘层
146v:第二级通路
147:第三重布层
147c:第三级导体
147i:第三绝缘层
147p:球下金属(UBM)垫
150:导电凸块
200:方法
201:操作
202:操作
203:操作
204:操作
205:操作
206:操作
207:操作
302:第一图案化光致抗蚀剂
303:第一凹槽
304:第二图案化光致抗蚀剂
306:第二凹槽
307:电介质膏
311:导电材料层
312:第一绝缘层
313:第二绝缘层
314:第三绝缘层
H111:高度
H302:高度
S:间隔
W134:宽度。

Claims (10)

1.一种半导体结构，其包括：
第一重布结构，其中所述第一重布结构包括第一导电图案；
裸片，其在所述第一重布结构上；
模制件，其在所述第一重布结构上，其中所述模制件包围所述裸片，且所述模制件具有第一介电常数；
电介质部件，其延伸穿过所述模制件，其中所述电介质部件具有不同于所述第一介电常数的第二介电常数；及
第二重布结构，其在所述裸片、所述电介质部件及所述模制件上，其中所述第二重布层包含所述电介质部件上的天线，且所述天线电连接到所述裸片。
2.根据权利要求1所述的半导体结构，其中所述第二介电常数大于所述第一介电常数。
3.根据权利要求1所述的半导体结构，其进一步包括延伸穿过所述模制件的导电通路，其中所述导电通路电连接到所述第一导电图案。
4.根据权利要求1所述的半导体结构，其中所述电介质部件与所述天线隔离。
5.根据权利要求1所述的半导体结构，其中所述电介质部件介于所述天线与所述第一导电图案之间。
6.根据权利要求1所述的半导体结构，其中所述电介质部件与所述天线在平面图中重叠。
7.一种半导体结构，其包括：
第一重布结构；
模制件，其在所述第一重布结构上，其中所述模制件具有第一介电常数；
裸片，其由所述模制件包围；
多个电介质部件，其由所述模制件包围，其中所述多个电介质部件中的每一者的介电常数不同于所述第一介电常数；及
第二重布结构，其在所述裸片上，其中所述第二重布结构包括多个天线结构，所述多个天线结构中的每一者电连接到所述裸片，且所述多个天线结构中的每一者在所述多个电介质部件的对应电介质部件上。
8.根据权利要求7所述的半导体结构，其进一步包括延伸穿过所述模制件的多个导电通路，其中所述多个导电通路中的每一者是沿所述多个电介质部件的对应电介质部件的周边。
9.一种形成半导体结构的方法，其包括：
形成包含第一导电图案的第一重布结构；
将裸片安置于所述第一重布结构上；
将模制材料放置于所述第一重布结构上以包围所述裸片；
移除所述模制材料的一部分以形成开口；
将电介质材料放置到所述开口中以形成电介质部件；及
在所述模制材料及所述电介质部件上形成第二重布结构，其中所述第二重布结构包含在所述电介质部件上且电连接到所述裸片的天线结构。
10.根据权利要求9所述的方法，其进一步包括形成延伸穿过所述模制件的多个导电通路，其中形成所述开口包括形成由所述多个导电通路包围的所述开口。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9515017B2 (en) * 2014-12-18 2016-12-06 Intel Corporation Ground via clustering for crosstalk mitigation
US10923417B2 (en) * 2017-04-26 2021-02-16 Taiwan Semiconductor Manufacturing Company Limited Integrated fan-out package with 3D magnetic core inductor
FR3113771B1 (fr) * 2020-08-27 2022-10-21 Commissariat Energie Atomique Procédé de fabrication d'un substrat-poignée destiné au collage temporaire d'un substrat.

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007180704A (ja) * 2005-12-27 2007-07-12 Fujikura Ltd アンテナ素子とその製造方法
US7518229B2 (en) * 2006-08-03 2009-04-14 International Business Machines Corporation Versatile Si-based packaging with integrated passive components for mmWave applications
US8786060B2 (en) 2012-05-04 2014-07-22 Advanced Semiconductor Engineering, Inc. Semiconductor package integrated with conformal shield and antenna
US9711465B2 (en) * 2012-05-29 2017-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Antenna cavity structure for integrated patch antenna in integrated fan-out packaging
US9431369B2 (en) 2012-12-13 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Antenna apparatus and method
EP3195355B1 (en) 2014-09-19 2020-11-25 Intel Corporation Semiconductor packages with embedded bridge interconnects
CN107078406B (zh) * 2014-10-31 2021-07-23 株式会社村田制作所 天线模块以及电路模块
US9806040B2 (en) 2015-07-29 2017-10-31 STATS ChipPAC Pte. Ltd. Antenna in embedded wafer-level ball-grid array package
US9735118B2 (en) * 2015-12-04 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Antennas and waveguides in InFO structures
US10438838B2 (en) 2016-09-01 2019-10-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and related method
US10529671B2 (en) 2016-12-13 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method for forming the same
CN108878380B (zh) 2017-05-16 2022-01-21 三星电机株式会社 扇出型电子器件封装件
US11502402B2 (en) 2019-03-15 2022-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated patch antenna having insulating substrate with antenna cavity and high-K dielectric
US11114745B2 (en) 2019-09-30 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Antenna package for signal transmission

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