CN117479525A - 半导体器件的制作方法、半导体器件及电子设备 - Google Patents

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CN117479525A CN202210867644.5A CN202210867644A CN117479525A CN 117479525 A CN117479525 A CN 117479525A CN 202210867644 A CN202210867644 A CN 202210867644A CN 117479525 A CN117479525 A CN 117479525A
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semiconductor device
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groove
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李永杰
孟敬恒
平延磊
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Changxin Technology Group Co ltd
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Changxin Technology Group Co ltd
Beijing Superstring Academy of Memory Technology
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    • H10B12/00—Dynamic random access memory [DRAM] devices

Abstract

本公开提供一种半导体器件的制作方法、半导体器件及电子设备，涉及半导体技术领域，半导体器件的制作方法包括：提供基底，去除部分衬底和部分隔离结构，自第一沟槽的槽底向下去除部分衬底，在各凹槽内形成掺杂结构，且相邻凹槽内的掺杂结构连接以形成字线。在本公开中，通过掺杂结构形成位线，能够有效降低位线的电阻率，同时提高迁移率，降低位线与有源柱之间的接触电阻，从而提高半导体器件的性能。

Description

半导体器件的制作方法、半导体器件及电子设备
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体器件的制作方法、半导体器件及电子设备。
背景技术
随着现今科技快速的发展，半导体存储器被广泛地应用于电子装置中。动态随机存取存储器(Dynamic Random Access Memory，DRAM)属于一种挥发性存储器，对于储存大量数据的应用而言，动态随机存取存储器是最常被利用的解决方案。
通常，动态随机存取存储器是由多个存储单元构成，存储单元通常包括晶体管、电容等器件，各存储单元通过字线和位线进行数据的读取和写入。
然而，现有的动态随机存取存储器仍存在诸多问题。
发明内容
以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开提供一种半导体器件的制作方法、半导体器件及电子设备。
本公开的第一方面，提供一种半导体器件的制作方法，所述半导体器件的制作方法包括：
所述半导体器件的制作方法包括：
提供基底，所述基底包括衬底以及设置于所述衬底内并沿第一方向间隔排布的多个隔离结构，所述隔离结构沿第二方向延伸，所述第二方向与所述第一方向呈夹角设置；
去除部分所述衬底和部分所述隔离结构，以在所述基底上形成沿所述第一方向延伸并沿第二方向间隔排布的多条第一沟槽，所述第一沟槽的槽底面高于所述隔离结构的底面，所述第一沟槽和所述隔离结构将所述衬底分隔为多个有源柱；
自所述第一沟槽的槽底向下去除部分所述衬底，以形成多个由所述隔离结构隔开的凹槽，所述凹槽沿所述第一方向延伸至所述有源柱的下方；
在所述凹槽内形成掺杂结构，且相邻所述凹槽内的掺杂结构连接以形成位线。
根据本公开的一些实施例，所述在各所述凹槽内形成掺杂结构，包括：
在所述凹槽的槽壁上生长掺杂离子的外延层，所述外延层构成所述掺杂结构。
根据本公开的一些实施例，所述外延层中掺杂的离子包括磷、锑或砷；和/或，
所述离子的掺杂浓度大于1020每平方厘米。
根据本公开的一些实施例，所述凹槽的底壁高于所述隔离结构的底面。
根据本公开的一些实施例，所述自所述第一沟槽的槽底向下去除部分所述衬底，包括：
采用四甲基氢氧化铵或氨过氧化氢混合溶液对所述衬底进行湿法刻蚀，得到所述凹槽。
根据本公开的一些实施例，在自所述第一沟槽的槽底向下去除部分所述衬底之前，所述半导体器件的制作方法还包括：
在所述第一沟槽的侧壁上形成侧墙保护层。
根据本公开的一些实施例，所述在所述第一沟槽的侧壁上形成侧墙保护层，包括：
形成初始保护层，所述初始保护层覆盖所述衬底的顶面、所述隔离结构的顶面、所述第一沟槽的侧壁及底壁；
去除位于所述第一沟槽底壁上的所述初始保护层，保留的所述初始保护层构成所述侧墙保护层。
根据本公开的一些实施例，所述基底的形成方法包括：
提供衬底；
在所述衬底上形成沿所述第二方向延伸并沿所述第一方向间隔排布的多条第二沟槽；
在所述第二沟槽内形成所述隔离结构。
根据本公开的一些实施例，所述在所述第二沟槽内形成所述隔离结构，包括：
在所述衬底上形成隔离层，所述隔离层覆盖所述衬底的顶面并填充所述第二沟槽；
去除位于所述衬底顶面上的隔离层，保留的所述隔离层构成所述隔离结构。
根据本公开的一些实施例，所述去除位于所述衬底顶面上的隔离层，包括：
平坦化所述隔离层并暴露出所述衬底的顶面。
本公开实施例的第二方面，提供一种半导体器件，所述半导体器件包括：
基底，所述基底包括衬底以及设置于所述衬底内并沿第一方向间隔排布的多个隔离结构，所述隔离结构沿第二方向延伸，所述第二方向与所述第一方向呈夹角设置；
多条第一沟槽，设置于所述基底上，所述第一沟槽沿所述第一方向延伸，所述多条第一沟槽沿第二方向间隔排布，所述第一沟槽的槽底面高于所述隔离结构的底面，所述第一沟槽和所述隔离结构将所述衬底分隔为多个有源柱；
多条位线，所述位线包括沿所述第二方向排布并依次相连的多个掺杂结构，所述掺杂结构位于所述第一沟槽的下方并沿所述第二方向延伸至相邻的所述有源柱下方。
根据本公开的一些实施例，所述掺杂结构包括掺杂离子的外延层。
本剧本公开的一些实施例，所述外延层中的掺杂离子包括磷、锑或砷；和/或，
所述离子的掺杂浓度大于1020每平方厘米。
根据本公开的一些实施例，所述掺杂结构的底面高于所述隔离结构的底面。
根据本公开的一些实施例，所述第一沟槽的侧壁上覆盖有侧墙保护层。
本公开实施例的第三方面，提供一种电子设备，该电子设备包括上述的半导体器件。
本公开实施例所提供的半导体器件的制备方法及半导体器件中，通过基底上的隔离结构与形成在基底上的第一沟槽将衬底分隔成多个有源柱，由于第一沟槽的槽底面高于隔离结构的底面，从而使得后续去除部分衬底得到的凹槽能够经隔离结构隔开，进而使得后续形成于凹槽内的掺杂结构也经隔离结构隔开，又由于相邻第一沟槽之间位置对应的凹槽相互连通，从而使得各相互连通凹槽内的掺杂结构依次相连形成位线，如此形成的位线为具有低电阻率的掺杂结构，降低位线的电阻率，同时提高了迁移率，降低位线与有源柱之间的接触电阻，从而提高了半导体器件的性能。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
图1是根据一示例性实施例示出的半导体器件的制作方法流程图。
图2是根据一示例性实施例示出的半导体器件的制作方法流程图。
图3是根据一示例性实施例示出的半导体器件的制作方法流程图。
图4是根据一示例性实施例示出的半导体器件的制作方法流程图。
图5是根据一示例性实施例示出的半导体器件的制作方法流程图。
图6是根据一示例性实施例示出的半导体器件的制作方法中形成第二沟槽的示意图。
图7是根据一示例性实施例示出的半导体器件的基底的示意图。
图8是根据一示例性实施例示出的半导体器件的第一沟槽的示意图。
图9是根据一示例性实施例示出的半导体器件的侧墙保护层的示意图。
图10是根据一示例性实施例示出的半导体器件的凹槽的示意图。
图11是根据一示例性实施例示出的半导体器件的掺杂结构的示意图。
附图标记：
1、基底；2、衬底；21、有源区；22、第二沟槽；23、第一沟槽；24、有源柱；25、凹槽；26、侧墙保护层；3、隔离结构；4、掺杂结构。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
相关技术中，动态随机存取存储器(Dynamic Random Access Memory，DRAM)属于一种挥发性存储器，对于储存大量数据的应用而言，动态随机存取存储器是最常被利用的解决方案。
通常，动态随机存取存储器是由多个存储单元构成，存储单元通常包括晶体管、电容等器件，各存储单元通过字线和位线进行数据的读取和写入。位线自身存在寄生电阻，因此会对其传输的信号造成影响，进而影响存储器的可靠性。
基于此，本公开一示例性实施例提供了一种半导体器件的制作方法，其通过掺杂结构形成位线，能够有效降低位线的电阻率，同时提高迁移率，降低位线与有源柱之间的接触电阻，从而提高半导体器件的性能。
本公开示例性的实施例中提供一种半导体器件的制作方法，如图1所示，图1至图5为半导体器件的制作方法的各个阶段的示意图，图6至图11为半导体器件的示意图。下面结合图6至图11对半导体器件的制作方法进行介绍。
本实施例对半导体器件不作限制，下面将以半导体器件为动态随机存储器(DRAM)为例进行介绍，但本实施例并不以此为限，本实施例中的半导体器件还可以为其他的结构。
如图1所示，本公开一示例性的实施例提供的一种半导体器件的制作方法，包括如下的步骤：
步骤S100：提供基底，基底包括衬底以及设置于衬底内并沿第一方向间隔排布的多个隔离结构，隔离结构沿第二方向延伸，第二方向与第一方向呈夹角设置。
该步骤中，如图7所示，衬底2作为存储器的支撑部件，用于支撑设在其上的其他部件。衬底2内设置有多个隔离结构3，隔离结构3沿第二方向(第二方向例如为图6所示的x方向)延伸，多个隔离结构3沿第一方向(第一方向例如为图6所示的y方向)间隔排布，其中，第一方向与第二方向呈夹角设置，示例性地，第一方向与第二方向呈90°角设置。
步骤S200：去除部分衬底和部分隔离结构，以在基底上形成沿第一方向延伸并沿第二方向间隔排布的多条第一沟槽，第一沟槽的槽底面高于隔离结构底面，第一沟槽和隔离结构将衬底分隔为多个有源柱。
示例性的，如图8所示，第一沟槽23沿第一方向延伸，并沿第二方向间隔分布。示例性地，第一沟槽23的延伸方向与隔离结构3所在的第二沟槽22的延伸方向垂直，如此，第一沟槽23与隔离结构3纵横交错，从而使得衬底2被第一沟槽23和第二沟槽22分隔出多个有源柱24。多个有源柱24例如可以呈阵列分布，沿第二方向的相邻两个有源柱24被第一沟槽23分隔，沿第一方向的相邻两个有源柱24被第二沟槽22内的隔离结构3分隔。
在本实施例中，可以通过SADP工艺(Self Aligned Double Patterning,，自对准双重图案工艺)自衬底2顶面向下刻蚀形成第一沟槽23，且将第一沟槽23的底壁高度控制在隔离结构3底面上方。也可以采用其他方式例如SAQP工艺(Self-Aligned QuadruplePatterning，自对准四重图案工艺)或SALELE(Self-Aligned Lithe-Etch-Lithe-Etch，自对准双线条光刻技术)获得第一沟槽23。
步骤S300：自第一沟槽的槽底向下去除部分衬底，以形成多个由隔离结构隔开的凹槽，凹槽沿第一方向延伸至有源柱的下方。
参见图10，每个有源柱24下方的衬底内均成型有至少一凹槽25，凹槽25在衬底上呈阵列状分布。沿第一方向上的相邻两个凹槽25被隔离结构3分隔，沿第二方向上的两个相邻凹槽25连通，例如，在刻蚀衬底时，将在第二方向上相邻的凹槽25的槽壁相互刻穿，从而使得第二方向上排布的凹槽25相互连通以形成位线槽。
步骤S400：在凹槽内形成掺杂结构，且相邻所述凹槽内的掺杂结连接以形成位线。
示例性地，参见图11，在位于有源柱24下方的凹槽25内置入掺杂结构4，直至掺杂结构4填满整个凹槽25，由于各凹槽之间是相互连通的，因此在第二方向上相邻两凹槽25内的掺杂结构4互相连通，形成位线。
本实施例中，通过基底1上的隔离结构3与形成在基底1上的第一沟槽23将衬底2分隔成多个有源柱24，由于第一沟槽23的槽底面高于隔离结构3的底面，从而使得后续去除部分衬底2得到的凹槽25能够经隔离结构3隔开，进而使得后续形成于凹槽25内的掺杂结构4也经隔离结构3隔开，又由于相邻第一沟槽23之间位置对应的凹槽25相互连通，从而使得各相互连通凹槽25内的掺杂结构4依次相连形成位线，如此形成的位线为具有低电阻率的掺杂结构4，降低位线的电阻率，同时提高了迁移率，降低位线4与有源柱24之间的接触电阻，从而提高了半导体器件的性能。
另外，本实施例中，由于其第一沟槽23与最终形成的位线呈夹角设置，且第一沟槽与有源柱邻接，因此，第一沟槽23可以后续作为字线槽来形成字线，从而进一步简化的半导体器件的制作工艺。
本公开一示例性实施例中，参照图2，步骤S100中，形成基底1包括以下步骤：
步骤S111：提供衬底。
衬底2的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。
步骤S112：在衬底上沿第二方向形成将衬底沿第二方向延伸并沿第一方向间隔排布的多条第二沟槽。
如图6所示，第二沟槽22形成有多条且沿第二方向延伸，所有第二沟槽22均沿y方向(第一方向，下同)间隔分布。
在本实施例中，可以通过SADP工艺(Self Aligned Double Patterning,，自对准双重图案工艺)自衬底2顶面向下刻蚀形成第二沟槽22。在其他实施例中也可以采用其他方式，例如SAQP工艺(Self-Aligned Quadruple Patterning，自对准四重图案工艺)或SALELE工艺(Self-Aligned Lithe-Etch-Lithe-Etch，自对准双线条光刻技术)对衬底2进行刻蚀。示例性地，在衬底2上形成第一掩膜层(图中未示出)，以第一掩膜层为掩膜对衬底2进行刻蚀得到第二沟槽22。应理解，第一掩膜层可以为硬掩膜，也可以是通过光刻胶光刻形成的掩膜，当采用在衬底2顶面覆盖硬掩膜并通过刻蚀的方式获得第二沟槽22后，可以去除硬掩膜，也可以保留该硬掩膜于衬底2上，以用作后续步骤中使用。
步骤S113：在第二沟槽中填充介质后形成隔离结构。
在本实施例中，参照图7，隔离结构3的材料为低填充性材料，例如二氧化硅和氮化硅中的任一种或两种的混合。隔离结构3可以通过原子层沉积工艺、气相沉积工艺等沉积工艺形成。例如，可以采用高密度等离子体化学气相沉积工艺或者等离子体增强化学气相沉积工艺。
根据本公开一示例性实施例中，参照图3，步骤S113中，在第二沟槽内形成隔离结构包括以下步骤：
步骤S113A：在衬底上形成隔离层，隔离层覆盖衬底的顶面并填充第二沟槽；
步骤S113B：去除位于衬底顶面上的隔离层，保留的隔离层构成隔离结构。
根据本公开一示例性实施例中，参照图7，填充入第二沟槽22内的介质选择二氧化硅，填充入第二沟槽22内的二氧化硅形成与第二沟槽22形状适配、沿第二方向延伸并沿第一方向间隔分布的隔离结构。
可以理解的是，通过原子层沉积工艺、气相沉积工艺等沉积工艺在形成隔离结构3时，隔离层在填充第二沟槽22的同时会将衬底的顶面覆盖，将衬底2顶面的隔离层去除即得到沿第一方向间隔排布的多个隔离结构3。
应理解，上述选择二氧化硅填充入第二沟槽22内作为隔离结构3仅为填充介质并形成隔离层的一个具体实施方式，旨在于获取具有漏电流小、寄生电容小、使岛与岛之间的隔离电压大这一特性的隔离结构3，其他应用在本申请中并能达到相同效果的材料，例如氮化硅亦在本申请的保护范围内。
本公开一示例性实施例中，步骤S113B中，去除位于衬底顶面以上的隔离层包括：
平坦化隔离层并暴露出衬底2的顶面。
本实施例中，采用平坦化技术将位于衬底2顶面上方的隔离层去除，例如采用化学机械抛光(Chemical Mechanical Polishing，简称CMP)处理隔离层，对衬底2的上表面进行平坦化处理，通过平坦化处理，既能够去除多余的隔离层结构，又能够为后续的薄膜生长提供良好的平坦度和界面态，提高半导体器件的结构可靠性和性能稳定性。
本公开一个示例性实施例提供了一种半导体器件的制作方法，参照图4，该半导体器件的制作方法包括：
步骤S10：提供基底，基底包括衬底以及设置于衬底内并沿第一方向间隔排布的多个隔离结构，隔离结构沿第二方向延伸，第二方向与第一方向呈夹角设置。
步骤S20：去除部分衬底和部分隔离结构，以在基底上形成沿第一方向延伸并沿第二方向间隔排布的多条第一沟槽，第一沟槽的槽底面高于隔离结构底面，第一沟槽和隔离结构将衬底分隔为多个有源柱。
步骤S30：在第一沟槽的侧壁上形成侧墙保护层。
步骤S40：自第一沟槽的槽底向下去除部分衬底，以形成多个由隔离结构隔开的凹槽，凹槽沿第一方向延伸至有源柱的下方，且相邻第一沟槽之间位置对应的凹槽相互连通在各凹槽内形成掺杂结构，且各相互连通凹槽内的掺杂结构依次相连以形成位线。
步骤S50：在各凹槽内形成掺杂结构，且各相互连通凹槽内的掺杂结构依次相连以形成位线。
本实施例中，在自第一沟槽23的槽底向下去除部分衬底2以形成凹槽25之前，在第一沟槽23的侧壁上形成侧墙保护层26，从而避免后续形成凹槽25的过程中对第一沟槽23的侧壁造成损害。
其中，步骤S10、步骤S20、步骤S40以及步骤S50与前述的步骤S100、步骤S200、步骤S300以及步骤S400类似，具体可参见前面的介绍，在此不再赘述。
示例性地，参照图5，步骤S30包括：
步骤S31：形成初始保护层，初始保护层覆盖衬底的顶面、隔离结构的顶面、第一沟槽的侧壁及底壁。
步骤S32：去除位于第一沟槽底壁上的初始保护层，保留的初始保护层构成侧墙保护层。
根据一个示例性实施例，参照图9，步骤S200形成第一沟槽23后，在衬底2的顶面和第一沟槽23内同时沉积二氧化硅，形成初始保护层，初始保护层覆盖在衬底2的顶面、隔离结构3的顶面、第一沟槽23的侧壁以及第一沟槽23的底壁上，随后将第一沟槽23底壁上的二氧化硅去除，剩余覆盖在第一沟槽23的侧壁上的初始保护层即为侧墙保护层26。通过将第一沟槽23底壁上的二氧化硅去除，以便后续由第一沟槽23的底壁向下对衬底2进行刻蚀。
根据一个示例性实施例，还可以选用氮化硅作为侧墙保护层的材料。
本公开一示例性实施例中，参见图10，步骤S300中，自第一沟槽的槽底向下去除部分衬底，包括：
采用四甲基氢氧化铵或氨过氧化氢混合溶液对衬底进行湿法刻蚀，得到凹槽25。
在上述获取凹槽25的过程中，采用湿法蚀刻的工艺，选择衬底2上第一沟槽23的槽底下方区域沿第一方向刻蚀形成凹槽25，并将凹槽25在第二方向上扩张，进而使得凹槽25在第一方向上位于有源柱24的下方，最终形成凹槽25，并使得相邻的凹槽25在第二方向上互相连通。
本实施例中的湿法蚀刻法采用四甲基氢氧化铵(TMAH溶液)作为清洗液。由于TMAH溶液对二氧化硅具有较高的选择比，所以在去除上述部分衬底2以达到开设凹槽25目的的过程中，凹槽25能够顺利形成，且在第一沟槽23上侧墙保护层的作用下，第一沟槽23的侧壁受损程度可以忽略不计。
应理解，上述的采用四甲基氢氧化铵作为腐蚀液仅为本申请的一个具体实施方式，在其他实施例中还可以采用氨过氧化氢混合溶液(APM溶液)或其他液体作为清洗液。
根据一个示例性实施例，参照图10，凹槽25的底壁高于隔离结构3的底面。
示例性的，步骤400中，采用湿法蚀刻的工艺，选择衬底2上第一沟槽23的槽底下方区域沿第一方向刻蚀形成凹槽25，并控制形成的凹槽25底壁高度高于隔离结构3底面的高度。由于凹槽25内的掺杂结构4形成位线，所以当凹槽25的底壁低于隔离结构3的底面时，隔离结构3不能完全将相邻位线隔离，相邻位线之间存在通过衬底2底部连通的可能。当凹槽25的底壁高于隔离结构3的底面时，隔离结构3将相邻两条位线隔离，相邻两条位线之间连通的可能降低，提升了工作稳定性。
根据一个示例性实施例，步骤S400中，在各凹槽内形成掺杂结构，可采用外延生长工艺形成掺杂结构，步骤S400具体包括：
在凹槽25的槽壁上生长掺杂离子的外延层，外延层构成掺杂结构4。
示例性的，参照图11，掺杂结构4采用CVD(Chemical Vapor Deposition，气相沉积)的工艺自凹槽25的槽壁开始生长，并在凹槽25内形成逐渐布满凹槽25内部的外延层，沿第二方向上相邻两个凹槽25内的外延层逐渐靠近并接触，形成位于凹槽25内的位线。本实施例中CVD工艺可以采用高密度等离子体化学气相沉积工艺或者等离子体增强化学气相沉积工艺。
在其他实施例中，掺杂结构4也可以是通过原子层沉积工艺形成，例如单原子层逐次沉积工艺，使沉积层获得均匀的厚度和优异的一致性，即提升了掺杂结构形成的位线的性能。
根据一个示例性实施例，外延层中掺杂的离子包括磷(P)。
上述含有P离子的掺杂结构4使形成的位线具有低电阻率的特性，同时提高了迁移率，降低位线与有源柱之间的接触电阻，从而提高了半导体器件的性能。
当然，可以理解的，掺杂的离子也可以根据具体需求选择其他离子，例如锑(Sb)、砷(As)等，亦可以达到使掺杂结构4形成的位线具有低电阻率的特性，提高半导体器件的性能的目的。本实施例中，采用外延层为重掺杂区域，离子的掺杂浓度大于1020每平方厘米，例如，离子的掺杂浓度为1021至1022每平方厘米。
本公开实施例还提供一种半导体器件，如图7和图11所示，半导体器件包括基底1、多条第一沟槽23和多条位线。其中，基底1包括衬底2以及设置于衬底2内并沿第一方向间隔排布的多个隔离结构3，隔离结构3沿第二方向延伸，第二方向与第一方向呈夹角设置。
多条第一沟槽23设置于基底1上，第一沟槽23沿第一方向延伸，多条第一沟槽23沿第二方向间隔排布，第一沟槽23的槽底面高于隔离结构3的底面，第一沟槽23和隔离结构3将衬底2分隔为多个有源柱24。
位线包括沿第二方向排布并依次相连的多个掺杂结构4，掺杂结构4位于第一沟槽23的下方并沿第二方向延伸至相邻的有源柱24下方。
根据一个示例性实施例，衬底2的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。
根据一个示例性实施例，参照图6，本实施例中第一方向与第二方向呈90°角设置。应理解，第一方向与第二方向之间的夹角仅为根据衬底2形状或其他部件的结构特性所做出的选择，在其他实施例中也可以是任何能够实现的角度。
根据一个示例性实施例，参照图6和图8，第一沟槽23沿第一方向延伸，并沿第二方向间隔分布。示例性地，第一沟槽23的延伸方向与隔离结构3所在的第二沟槽22的延伸方向垂直，如此，第一沟槽23与隔离结构3纵横交错，从而使得衬底2被第一沟槽23和第二沟槽22分隔出多个有源柱24。多个有源柱24例如可以呈阵列分布，沿第二方向的相邻两个有源柱24被第一沟槽23分隔，沿第一方向的相邻两个有源柱24被第二沟槽22内的隔离结构3分隔。
在形成上述结构的过程中，额外参照图7，在衬底2上通过SADP工艺获取沿第二方向延伸并在第一方向间隔分布的第二沟槽22，并通过原子层沉积工艺、气相沉积工艺等沉积工艺将二氧化硅、氮化硅等低填充性材料填充至第二沟槽22内部，形成隔离结构3的雏形，然后通过CMP工艺将衬底2顶面以上的低填充性材料形成的隔离结构3的雏形做平坦化处理，最终获得填充在第二沟槽22内部且形状与第二沟槽22适配的隔离结构3。通过平坦化处理，既能够去除多余的隔离层结构，又能够为后续的薄膜生长提供良好的平坦度和界面态，提高半导体器件的结构可靠性和性能稳定性。
在衬底2上继续通过SADP工艺获取沿第一方向延伸并在第二方向上均匀分布的第一沟槽23，第一沟槽23获取后，隔离结构3即被分隔为底部位于第二沟槽22内、顶部向上延伸的爪刺状结构，与此同时，隔离结构3两侧的衬底2形成有源柱24。
根据一示例性实施例，参照图10和图11，衬底2上开设有沿第二方向延伸且沿第一方向间隔分布的多个凹槽25，每根有源柱24底部的衬底2上均有至少一凹槽25，沿第二方向分布的相邻两个凹槽25互相连通，掺杂结构4置于凹槽25内部，且掺杂结构4的形状与凹槽25内部轮廓适配，沿第二方向分布的凹槽25内的掺杂结构4互相连通形成位线。位线包覆于有源柱24的外侧，用于通过位线和字线(图中未示出)定位任何一根有源柱24，进而实现存储功能。
在其他实施例中，参照图10，第一沟槽23的底壁高于隔离结构3的底面。
通过基底1上的隔离结构3与形成在基底1上的第一沟槽23将衬底2分隔成多个有源柱24，由于第一沟槽23的槽底面高于隔离结构3的底面，从而使得后续去除部分衬底2得到的凹槽25能够经隔离结构3隔开，进而使得后续形成于凹槽25内的掺杂结构4也经隔离结构3隔开，又由于相邻第一沟槽23之间位置对应的凹槽25相互连通，从而使得各相互连通凹槽25内的掺杂结构4依次相连形成位线，如此形成的位线为具有低电阻率的掺杂结构4，降低位线的电阻率，同时提高了迁移率，降低位线4与有源柱24之间的接触电阻，从而提高了半导体器件的性能。
在其他实施例中，参照图9和图10，第一沟槽23的侧壁上覆盖有侧墙保护层。
示例性的，第一沟槽23的侧壁上覆盖有介质层，本实施例中第一沟槽23的侧壁上的介质层为沉积的二氧化硅保护层，二氧化硅保护层作为侧墙保护层。
应理解，由于在获取第一沟槽23后需要获取凹槽25，本申请提供了一种采用湿法蚀刻法获取凹槽25的方法，采用四甲基氢氧化铵(TMAH)作为清洗液。由于TMAH溶液对二氧化硅具有较高的选择比，所以在去除部分衬底2以达到开设凹槽25目的的过程中，凹槽25能够顺利形成，且在第一沟槽23上侧墙保护层的作用下，第一沟槽23的侧壁受损程度可以忽略不计。
在其他实施例中，根据获取凹槽25的工艺不同，侧墙保护层也可以是沉积在第一沟槽23侧壁上氮化硅保护层、多晶碳保护层多晶硅保护层、单晶碳保护层等。
根据一个示例性实施例，继续参照图10和图11，掺杂结构4包括掺杂离子的外延层。
示例性的，外延层自凹槽25内壁开始堆叠直至生长至填充满凹槽25，外延层经堆叠生长后形成掺杂结构4。
应理解，上述掺杂结构4包括外延层仅为本申请的一个具体实施方式，在其他实施例中，根据掺杂结构4的形成工艺不同，外延层至掺杂结构4的变化也可以是例如块体堆叠、流体固结等形式。
在其他实施例中，继续参照图11，掺杂结构4的底面高于隔离结构3的底面。
示例性的，凹槽25开设于第一沟槽23下方且位于隔离结构3底面上方，掺杂结构4填充于凹槽25内，即掺杂结构4形成的位线的底面高于隔离结构3的底面。
由于凹槽25内的掺杂结构4形成位线，所以当凹槽25的底壁低于隔离结构3的底面时，隔离结构3不能完全将相邻位线隔离，相邻位线之间存在通过衬底2底部连通的可能。当凹槽25的底壁高于隔离结构3的底面时，隔离结构3将相邻两条位线隔离，相邻两条位线之间连通的可能降低，提升了工作稳定性。
另外，本实施例中，由于其第一沟槽23与最终形成的位线呈夹角设置，且第一沟槽与有源柱邻接，因此，第一沟槽23可以后续作为字线槽来形成字线，从而进一步简化的半导体器件的制作工艺。
根据一个示例性实施例，外延层中掺杂的离子包括磷(P)。
通过掺杂有磷离子的外延层形成的掺杂结构4，在形成位线后具有降低电阻率、提高迁移率、降低基底1的接触电阻，进而提高了半导体器件的性能。
当然，可以理解的，掺杂的离子也可以根据具体需求选择其他离子，例如锑(Sb)、砷(As)等。本实施例中，采用外延层为重掺杂区域，离子的掺杂浓度大于1020每平方厘米，例如，离子的掺杂浓度为1021至1022每平方厘米。
本公开实施例还提供一种电子设备，该电子设备包括上述的半导体器件。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“实施例”、“示例性的实施例”、“一些实施方式”、“示意性实施方式”、“示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
可以理解的是，本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。
在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。

Claims (16)

1.一种半导体器件的制作方法，其特征在于，所述半导体器件的制作方法包括：
提供基底，所述基底包括衬底以及设置于所述衬底内并沿第一方向间隔排布的多个隔离结构，所述隔离结构沿第二方向延伸，所述第二方向与所述第一方向呈夹角设置；
去除部分所述衬底和部分所述隔离结构，以在所述基底上形成沿所述第一方向延伸并沿第二方向间隔排布的多条第一沟槽，所述第一沟槽的槽底面高于所述隔离结构的底面，所述第一沟槽和所述隔离结构将所述衬底分隔为多个有源柱；
自所述第一沟槽的槽底向下去除部分所述衬底，以形成多个由所述隔离结构隔开的凹槽，所述凹槽沿所述第一方向延伸至所述有源柱的下方；
在所述凹槽内形成掺杂结构，且相邻所述凹槽内的掺杂结构连接以形成位线。
2.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述在各所述凹槽内形成掺杂结构，包括：
在所述凹槽的槽壁上生长掺杂离子的外延层，所述外延层构成所述掺杂结构。
3.根据权利要求2所述的半导体器件的制作方法，其特征在于，所述外延层中掺杂的离子包括磷、锑或砷；和/或，
所述离子的掺杂浓度大于1020每平方厘米。
4.根据权利要求1至3任一项所述的半导体器件的制作方法，其特征在于，所述凹槽的底壁高于所述隔离结构的底面。
5.根据权利要求1至3任一项所述的半导体器件的制作方法，其特征在于，所述自所述第一沟槽的槽底向下去除部分所述衬底，包括：
采用四甲基氢氧化铵或氨过氧化氢混合溶液对所述衬底进行湿法刻蚀，得到所述凹槽。
6.根据权利要求1至3任一项所述的半导体器件的制作方法，其特征在于，在自所述第一沟槽的槽底向下去除部分所述衬底之前，所述半导体器件的制作方法还包括：
在所述第一沟槽的侧壁上形成侧墙保护层。
7.根据权利要求6所述的半导体器件的制作方法，其特征在于，所述在所述第一沟槽的侧壁上形成侧墙保护层，包括：
形成初始保护层，所述初始保护层覆盖所述衬底的顶面、所述隔离结构的顶面、所述第一沟槽的侧壁及底壁；
去除位于所述第一沟槽底壁上的所述初始保护层，保留的所述初始保护层构成所述侧墙保护层。
8.根据权利要求1至3任一项所述的半导体器件的制作方法，其特征在于，所述基底的形成方法包括：
提供衬底；
在所述衬底上形成沿所述第二方向延伸并沿所述第一方向间隔排布的多条第二沟槽；
在所述第二沟槽内形成所述隔离结构。
9.根据权利要求8所述的半导体器件的制作方法，其特征在于，所述在所述第二沟槽内形成所述隔离结构，包括：
在所述衬底上形成隔离层，所述隔离层覆盖所述衬底的顶面并填充所述第二沟槽；
去除位于所述衬底顶面上的隔离层，保留的所述隔离层构成所述隔离结构。
10.根据权利要求9所述的半导体器件的制作方法，其特征在于，所述去除位于所述衬底顶面上的隔离层，包括：
平坦化所述隔离层并暴露出所述衬底的顶面。
11.一种半导体器件，其特征在于，所述半导体器件包括：
基底，所述基底包括衬底以及设置于所述衬底内并沿第一方向间隔排布的多个隔离结构，所述隔离结构沿第二方向延伸，所述第二方向与所述第一方向呈夹角设置；
多条第一沟槽，设置于所述基底上，所述第一沟槽沿所述第一方向延伸，所述多条第一沟槽沿第二方向间隔排布，所述第一沟槽的槽底面高于所述隔离结构的底面，所述第一沟槽和所述隔离结构将所述衬底分隔为多个有源柱；
多条位线，所述位线包括沿所述第二方向排布并依次相连的多个掺杂结构，所述掺杂结构位于所述第一沟槽的下方并沿所述第二方向延伸至相邻的所述有源柱下方。
12.根据权利要求11所述的半导体器件，其特征在于，所述掺杂结构包括掺杂离子的外延层。
13.根据权利要求12所述的半导体器件，其特征在于，所述外延层中的掺杂离子包括磷、锑或砷；和/或，
所述离子的掺杂浓度大于1020每平方厘米。
14.根据权利要求11所述的半导体器件，其特征在于，所述掺杂结构的底面高于所述隔离结构的底面。
15.根据权利要求11所述的半导体器件，其特征在于，所述第一沟槽的侧壁上覆盖有侧墙保护层。
16.一种电子设备，其特征在于，包括根据权利要求11至15中任一项所述的半导体器件。
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