CN117478127A - 一种基于忆阻器的逻辑门电路、芯片及控制方法 - Google Patents

Abstract

本发明涉及数字集成电路领域，特别涉及一种基于忆阻器的逻辑门电路、芯片及控制方法。包括非易失性的第一忆阻器、第二忆阻器，在逻辑运算前编程第一忆阻器与第二忆阻器的阻值；当进行逻辑运算时，向逻辑门电路的第一输入端与第二输入端输入控制信号，通过第一忆阻器、第二忆阻器的不同阻态与第一输入端、第二输入端不同的控制信号的组合，使得逻辑门电路具有不同的阻态，当逻辑门电路的输入端输入工作电压时，逻辑门电路的信息输出端输出对应的逻辑运算结果，在同一逻辑门电路同时实现OR、AND及三态逻辑的多种逻辑运算结果，并且还提高了电子设备的可靠性和灵活性，实现了信息的存储和处理的统一。

Description

一种基于忆阻器的逻辑门电路、芯片及控制方法

技术领域

本发明涉及数字集成电路领域，特别涉及一种基于忆阻器的逻辑门电路、芯片及控制方法。

背景技术

逻辑门是数字集成电路中的基础组件，目前大规模使用的逻辑集成电路仍然是由基于CMOS工艺的MOS晶体管器件连接而成。在追求未来更高性能计算系统的过程，传统冯诺依曼计算架构的局限性以及摩尔定律的失效对探寻新型逻辑门电路设计提出迫切需求。

忆阻器结构简单，与CMOS工艺兼容，通过将逻辑设计与忆阻器的非易失性特性相结合设计出的基于忆阻器的逻辑门电路，为下一代计算机突破摩尔定律创造了机会，在这种设计系统中，将内存和逻辑模块聚集在同一单元，解决了处理单元与内存间物理分离造成“内存墙”和“功耗墙”问题，实现未来高性能系统的存算一体技术。目前基于忆阻器的逻辑门电路存在电路设计复杂、功耗大的问题，因此，需要简化基于忆阻器的逻辑门电路设计，实现高集成度、降低功耗，以及同一逻辑门电路支持多种逻辑运算的功能。

发明内容

为实现上述目的，本发明提供一种基于忆阻器的逻辑门电路，包括：

第一基本组件和第二基本组件，所述第一基本组件与所述第二基本组件并联，所述第一基本组件的第一并联端与所述第二基本组件的第一并联端作为所述逻辑门电路的信息输入端，所述第一基本组件的第二并联端与所述第二基本组件的第二并联端作为所述逻辑门电路的信息输出端；

所述第一基本组件包括第一忆阻器、第一晶体管，所述第一忆阻器与所述第一晶体管串联，所述第一晶体管的栅极作为所述逻辑门电路的第一输入端；

所述第二基本组件包括第二忆阻器、第二晶体管，所述第二忆阻器与所述第二晶体管串联，所述第二晶体管的栅极作为所述逻辑门电路的第二输入端；

所述第一忆阻器与所述第二忆阻器为非易失性忆阻器，当所述逻辑门电路进行逻辑运算前，通过编程所述第一忆阻器与所述第二忆阻器的阻值，使得所述第一忆阻器与所述第二忆阻器为相应的阻态，其中，所述第一忆阻器、所述第二忆阻器相应的阻态包括低阻态、高阻态；

当所述逻辑门电路进行逻辑运算时，所述逻辑门电路的第一输入端与所述逻辑门电路的第二输入端输入控制信号，所述逻辑门电路的信息输出端输出相应的逻辑运算结果。

可选的，所述第一忆阻器与所述第二忆阻器相同，所述第一晶体管与所述第二晶体管相同。

可选的，编程所述第一忆阻器、所述第二忆阻器均为低阻态时，实现OR逻辑运算。

可选的，编程所述第一忆阻器、所述第二忆阻器均为高阻态时，实现AND逻辑运算。

可选的，编程所述第一忆阻器为高阻态、所述第二忆阻器为低阻态时，实现三态逻辑运算。

本发明还提供一种基于忆阻器的逻辑门电路芯片，包括上述任意一项所述的逻辑门电路。

本发明还提供一种基于忆阻器的逻辑门电路控制方法，应用上述任意一项所述的一种基于忆阻器的逻辑门电路，包括：

编程第一忆阻器、第二忆阻器的阻值；

向所述逻辑门电路的信息输入端输入工作电压；

向所述逻辑门电路的第一输入端与第二输入端输入控制信号；

所述逻辑门电路的信息输出端输出相应的逻辑运算结果。

本发明还提供一种基于忆阻器的逻辑门电路控制方法，应用上述任意一项所述的一种基于忆阻器的逻辑门电路实现OR逻辑，包括：

编程所述第一忆阻器、所述第二忆阻器均为低阻态；

向所述逻辑门电路的信息输入端输入工作电压；

向所述逻辑门电路的第一输入端与所述逻辑门电路的第二输入端输入控制信号，控制所述逻辑门电路的第一输入端与所述逻辑门电路的第二输入端的开关状态；

所述逻辑门电路的信息输出端输出相应的逻辑运算结果。

本发明还提供一种基于忆阻器的逻辑门电路控制方法，应用上述任意一项所述的一种基于忆阻器的逻辑门电路实现AND逻辑，包括：

编程所述第一忆阻器、所述第二忆阻器均为高阻态；

向所述逻辑门电路的信息输入端输入工作电压；

向所述逻辑门电路的第一输入端与所述逻辑门电路的第二输入端输入控制信号，控制所述逻辑门电路的第一输入端与所述逻辑门电路的第二输入端的开关状态；

所述逻辑门电路的信息输出端输出相应的逻辑运算结果。

本发明还提供一种基于忆阻器的逻辑门电路控制方法，应用上述任意一项所述的一种基于忆阻器的逻辑门电路实现三态逻辑，包括：

编程所述第一忆阻器为高阻态、所述第二忆阻器为低阻态；

向所述逻辑门电路的信息输入端输入工作电压；

向所述逻辑门电路的第一输入端与所述逻辑门电路的第二输入端输入控制信号，控制所述逻辑门电路的第一输入端与所述逻辑门电路的第二输入端的开关状态；

所述逻辑门电路的信息输出端输出相应的逻辑运算结果。

综上所述，本发明的优点及有益效果为：

所述第一忆阻器与所述第二忆阻器为非易失性忆阻器，当所述逻辑门电路进行逻辑运算前，通过编程所述第一忆阻器与所述第二忆阻器的阻值，使得所述第一忆阻器与所述第二忆阻器为相应的低阻态或者高阻态；所述逻辑门电路在进行逻辑运算时，向所述逻辑门电路的第一输入端与所述逻辑门电路的第二输入端输入控制信号，通过所述第一忆阻器、所述第二忆阻器的不同阻态与所述第一输入端、所述第二输入端不同的控制信号的组合，使得所述逻辑门电路具有不同的阻态，当所述逻辑门电路的输入端输入工作电压时，所述逻辑门电路的信息输出端根据所述逻辑门电路的不同阻态输出对应的逻辑运算结果，在同一逻辑门电路同时实现OR、AND及三态逻辑的多种逻辑运算结果，并且所述基于忆阻器的逻辑门电路不仅能实现现有门电路的逻辑处理功能，还提高了电子设备的可靠性和灵活性，实现了信息的存储和处理的统一。

同时，所述逻辑门电路输入端输入的是电压，所述逻辑门电路的信息输出端输出的也为电压作为逻辑运算结果，在存储读取信息、数据交换的过程中没有时间差，不存在信号延时的问题。

附图说明

图1为本实施例的一种基于忆阻器的逻辑门电路的示意图；

图2为本实施例的一种基于忆阻器的逻辑门电路控制方法的示意图；

图3为本实施例的一种基于忆阻器的逻辑门电路控制方法实现OR逻辑的真值表；

图4为本实施例的一种基于忆阻器的逻辑门电路控制方法实现AND逻辑的真值表；

图5为本实施例的一种基于忆阻器的逻辑门电路控制方法实现三态逻辑的真值表。

具体实施方式

为了便于本领域技术人员的理解，下面将结合具体实施例对本发明作进一步详细说明。

本发明提供一种基于忆阻器的逻辑门电路，如图1所示，包括：

第一基本组件和第二基本组件，所述第一基本组件与所述第二基本组件并联，所述第一基本组件的第一并联端与所述第二基本组件的第一并联端作为所述逻辑门电路的信息输入端S，所述第一基本组件的第二并联端与所述第二基本组件的第二并联端作为所述逻辑门电路的信息输出端Y；

所述第一基本组件包括第一忆阻器R1、第一晶体管B，所述第一忆阻器R1与所述第一晶体管B串联，所述第一晶体管B的栅极作为所述逻辑门电路的第一输入端；

所述第二基本组件包括第二忆阻器R2、第二晶体管A，所述第二忆阻器R2与所述第二晶体管A串联，所述第二晶体管A的栅极作为所述逻辑门电路的第二输入端；

所述第一忆阻器R1与所述第二忆阻器R2为非易失性忆阻器，当所述逻辑门电路进行逻辑运算前，通过编程所述第一忆阻器R1与所述第二忆阻器R2的阻值，使得所述第一忆阻器R1与所述第二忆阻器R2为相应的阻态，其中，所述第一忆阻器R1、所述第二忆阻器R2相应的阻态包括低阻态、高阻态；

当所述逻辑门电路进行逻辑运算时，所述逻辑门电路的第一输入端与所述逻辑门电路的第二输入端输入控制信号，所述逻辑门电路的信息输出端输出相应的逻辑运算结果。

具体的，在本发明实施例中，编程所述第一忆阻器R1、所述第二忆阻R2器均为低阻态LRS时，实现OR逻辑运算。

在本发明实施例中，编程所述第一忆阻器R1、所述第二忆阻器R2均为高阻态HRS时，实现AND逻辑运算。

在本发明实施例中，编程所述第一忆阻器R1为高阻态、所述第二忆阻R2器为低阻态时，实现三态逻辑运算。

当所述逻辑门电路在进行逻辑运算前，通过编程所述第一忆阻器R1、所述第二忆阻器R2具有低阻态或者高阻态，后续所述逻辑门电路在进行逻辑运算时，所述第一忆阻器R1与所述第二忆阻器R2的不同阻态与所述第一晶体管B与所述第二晶体管A的不同导通状态进行组合，使得所述逻辑门电路具有不同的阻态，当所述逻辑门电路的输入端S输入高电平时，实现所述逻辑门电路的输出端Y根据阻态变化输出高电平逻辑信号或者低电平逻辑信号。

在本发明实施例中，编程所述第一忆阻器R1、所述第二忆阻器R2的高低组态的步骤为：导通所述第一晶体管B与所述第二晶体管A，在所述逻辑门电路的输入端S与输出端Y施加电压，从而对所述第一忆阻器R1、所述第二忆阻器R2进行编程。

在其他实施例中，编程所述第一忆阻器、所述第二忆阻器的高低组态的步骤为：采用外部电路分别在所述第一忆阻器、所述第二忆阻器的两端施加电压，实现对所述第一忆阻器、所述第二忆阻器的编程。

本发明实施例还提供一种基于忆阻器的逻辑门电路芯片，包括上述的基于忆阻器的逻辑门电路。

本发明实施例还提供一种基于忆阻器的逻辑门电路控制方法，应用上述的基于忆阻器的逻辑门电路，如图2所示，包括：

步骤S10，编程第一忆阻器、第二忆阻器的阻值；

步骤S20，向所述逻辑门电路的信息输入端输入工作电压；

步骤S30，向所述逻辑门电路的第一输入端与第二输入端输入控制信号；

步骤S40，所述逻辑门电路的信息输出端输出相应的逻辑运算结果。

具体的，执行步骤S10，编程第一忆阻器R1、第二忆阻器R2的阻值。

在本发明实施例中，所述第一忆阻器R1与所述第二忆阻R2器为非易失性忆阻器，当所述逻辑门电路进行逻辑运算前，通过编程所述第一忆阻器R1与所述第二忆阻器R2的阻值，使得所述第一忆阻器R1与所述第二忆阻器R2为相应的阻态。

执行步骤S20，向所述逻辑门电路的信息输入端S输入工作电压。

在本发明实施例中，向所述逻辑门电路的信息输入端S输入高电压作为工作电压。

执行步骤S30，向所述逻辑门电路的第一输入端与第二输入端输入控制信号。

在本发明实施例中，利用第一晶体管B、第二晶体管A的阈值开关特性，设置所述第一晶体管B与所述第二晶体管A的导通状态或者关闭状态作为一种所述基于忆阻器的逻辑门电路的控制信号。

执行步骤S40，所述逻辑门电路的信息输出端Y输出相应的逻辑运算结果。

通过所述第一忆阻器R1、所述第二忆阻器R2的不同阻态与所述第一输入端、所述第二输入端不同的控制信号的组合，使得所述逻辑门电路具有不同的阻态，当所述逻辑门电路的输入端S输入工作电压时，所述逻辑门电路的信息输出端Y根据所述逻辑门电路的不同阻态输出对应的逻辑运算结果；同时，所述逻辑门电路输入端S输入的是电压，所述逻辑门电路的信息输出端Y输出的也为电压作为逻辑运算结果，在存储读取信息、数据交换的过程中没有时间差，不存在信号延时的问题。

本发明提供的所述逻辑门电路实现在同一逻辑门电路进行OR、AND及三态逻辑的多种逻辑运算结果，并且所述基于忆阻器的逻辑门电路不仅能实现现有门电路的逻辑处理功能，还提高了电子设备的可靠性和灵活性，实现了信息的存储和处理的统一。

实施例1：

本实施例的一种基于忆阻器的逻辑门电路控制方法，应用上述任意一项所述的一种基于忆阻器的逻辑门电路实现OR逻辑，如图3所示，包括：

步骤S11，编程所述第一忆阻器R1、所述第二忆阻器R2均为低阻态LRS；

步骤S21，向所述逻辑门电路的信息输入端S输入高电平[1]；

步骤S31，向所述逻辑门电路的第二晶体管A与所述逻辑门电路的第一晶体管B输入控制信号，控制所述逻辑门电路的第二晶体管A与所述逻辑门电路的第一晶体管B为导通[0]或者关闭[1]；

步骤S41，所述逻辑门电路的信息输出端Y输出相应的逻辑运算结果，即输出高电平逻辑信号[1]或者低电平逻辑信号[0]。

当所述第二晶体管A为导通[0]、所述第一晶体管B为导通[0]时，所述逻辑门电路为低阻值，此时所述逻辑门电路的信息输出端Y输出高电平逻辑信号[1]；

当所述第二晶体管A为导通[0]、所述第一晶体管B为关闭[1]时，所述逻辑门电路为高阻值，此时所述逻辑门电路的信息输出端Y输出低电平逻辑信号[0]；

当所述第二晶体管A为关闭[1]、所述第一晶体管B为导通[0]时，所述逻辑门电路为高阻值，此时所述逻辑门电路的信息输出端Y输出低电平逻辑信号[0]；

当所述第二晶体管A为关闭[1]、所述第一晶体管B为关闭[1]时，所述逻辑门电路为高阻值，此时所述逻辑门电路的信息输出端Y输出低电平逻辑信号[0]。

实施例2：

本实施例的一种基于忆阻器的逻辑门电路控制方法，应用上述任意一项所述的一种基于忆阻器的逻辑门电路实现AND逻辑，如图4所示，包括：

步骤S12，编程所述第一忆阻器R1、所述第二忆阻器R2均为高阻态HRS；

步骤S22，向所述逻辑门电路的信息输入端S输入高电平[1]；

步骤S32，向所述逻辑门电路的第二晶体管A与所述逻辑门电路的第一晶体管B输入控制信号，控制所述逻辑门电路的第二晶体管A与所述逻辑门电路的第一晶体管B为导通[0]或者关闭[1]；

步骤S42，所述逻辑门电路的信息输出端Y输出相应的逻辑运算结果，即高电平逻辑信号[1]或者低电平逻辑信号[0]。

当所述第二晶体管A为关闭[1]、所述第一晶体管B为关闭[1]时，所述逻辑门电路为高阻值，此时所述逻辑门电路的信息输出端Y输出低电平逻辑信号[0]；

当所述第二晶体管A为关闭[1]、所述第一晶体管B为导通[0]时，所述逻辑门电路为低阻值，此时所述逻辑门电路的信息输出端Y输出高电平逻辑信号[1]；

当所述第二晶体管A为导通[0]、所述第一晶体管B为关闭[1]时，所述逻辑门电路为低阻值，此时所述逻辑门电路的信息输出端Y输出高电平逻辑信号[1]；

当所述第二晶体管A为导通[0]、所述第一晶体管B为导通[0]时，所述逻辑门电路为低阻值，此时所述逻辑门电路的信息输出端Y输出高电平逻辑信号[1]。

实施例3：

本实施例的一种基于忆阻器的逻辑门电路控制方法，应用上述任意一项所述的一种基于忆阻器的逻辑门电路实现三态逻辑，如图5所示，包括：

步骤S13，编程所述第一忆阻器为高阻态HRS、所述第二忆阻器为低阻态LRS；

步骤S23，向所述逻辑门电路的信息输入端S输入高电平[1]；

步骤S33，向所述第二晶体管A与所述逻辑门电路的第一晶体管B输入控制信号，控制所述逻辑门电路的第二晶体管A与所述逻辑门电路的第一晶体管B为导通[0]或者关闭[1]；

步骤S43，所述逻辑门电路的信息输出端Y输出相应的逻辑运算结果，即高电平逻辑信号[1]或者低电平逻辑信号[0]。

当所述第二晶体管A为关闭[1]、所述第一晶体管B为关闭[1]时，所述逻辑门电路为高阻值，此时所述逻辑门电路的信息输出端Y输出低电平逻辑信号[0]；

当所述第二晶体管A为关闭[1]、所述第一晶体管B为导通[0]时，所述逻辑门电路为高阻值，此时所述逻辑门电路的信息输出端Y输出低电平逻辑信号[1]；

当所述第二晶体管A为导通[0]、所述第一晶体管B为关闭[1]时，所述逻辑门电路为低阻值，此时所述逻辑门电路的信息输出端Y输出高电平逻辑信号[1]；

当所述第二晶体管A为导通[0]、所述第一晶体管B为导通[0]时，所述逻辑门电路为低阻值，此时所述逻辑门电路的信息输出端Y输出高电平逻辑信号[1]。

最后说明，任何依靠本发明装置结构以及所述实施例的技术方案，进行的部分或者全部技术特征的修改或者等同替换，所得到的本质不脱离本发明的相应技术方案，都属于本发明装置结构以及所述实施方案的专利范围。

Claims (10)

1.一种基于忆阻器的逻辑门电路，其特征在于，包括：

第一基本组件和第二基本组件，所述第一基本组件与所述第二基本组件并联，所述第一基本组件的第一并联端与所述第二基本组件的第一并联端作为所述逻辑门电路的信息输入端，所述第一基本组件的第二并联端与所述第二基本组件的第二并联端作为所述逻辑门电路的信息输出端；

所述第一基本组件包括第一忆阻器、第一晶体管，所述第一忆阻器与所述第一晶体管串联，所述第一晶体管的栅极作为所述逻辑门电路的第一输入端；

所述第二基本组件包括第二忆阻器、第二晶体管，所述第二忆阻器与所述第二晶体管串联，所述第二晶体管的栅极作为所述逻辑门电路的第二输入端；

所述第一忆阻器与所述第二忆阻器为非易失性忆阻器，当所述逻辑门电路进行逻辑运算前，通过编程所述第一忆阻器与所述第二忆阻器的阻值，使得所述第一忆阻器与所述第二忆阻器为相应的阻态，其中，所述第一忆阻器、所述第二忆阻器相应的阻态包括低阻态、高阻态；

当所述逻辑门电路进行逻辑运算时，所述逻辑门电路的第一输入端与所述逻辑门电路的第二输入端输入控制信号，所述逻辑门电路的信息输出端输出相应的逻辑运算结果。

2.如权利要求1所述的一种基于忆阻器的逻辑门电路，其特征在于，编程所述第一忆阻器、所述第二忆阻器的高低组态的步骤为：导通所述第一晶体管与所述第二晶体管，在所述逻辑门电路的输入端与输出端施加电压或者采用外部电路分别在所述第一忆阻器、所述第二忆阻器的两端施加电压，实现对所述第一忆阻器、所述第二忆阻器的编程。

3.如权利要求1所述的一种基于忆阻器的逻辑门电路，其特征在于，编程所述第一忆阻器、所述第二忆阻器均为低阻态时，实现OR逻辑运算。

4.如权利要求1所述的一种基于忆阻器的逻辑门电路，其特征在于，编程所述第一忆阻器、所述第二忆阻器均为高阻态时，实现AND逻辑运算。

5.如权利要求1所述的一种基于忆阻器的逻辑门电路，其特征在于，编程所述第一忆阻器为高阻态、所述第二忆阻器为低阻态时，实现三态逻辑运算。

6.一种基于忆阻器的逻辑门电路芯片，其特征在于，包括权利要求1～5任意一项所述的一种基于忆阻器的逻辑门电路。

7.一种基于忆阻器的逻辑门电路控制方法，其特征在于，应用权利要求1～5任意一项所述的一种基于忆阻器的逻辑门电路，包括：

编程第一忆阻器、第二忆阻器的阻值；

向所述逻辑门电路的信息输入端输入工作电压；

向所述逻辑门电路的第一输入端与第二输入端输入控制信号；

所述逻辑门电路的信息输出端输出相应的逻辑运算结果。

8.一种基于忆阻器的逻辑门电路控制方法，其特征在于，应用权利要求1～5任意一项所述的一种基于忆阻器的逻辑门电路实现OR逻辑，包括：

编程所述第一忆阻器、所述第二忆阻器均为低阻态；

向所述逻辑门电路的信息输入端输入工作电压；

向所述逻辑门电路的第一输入端与所述逻辑门电路的第二输入端输入控制信号，控制所述逻辑门电路的第一输入端与所述逻辑门电路的第二输入端的开关状态；

所述逻辑门电路的信息输出端输出相应的逻辑运算结果。

9.一种基于忆阻器的逻辑门电路控制方法，其特征在于，应用权利要求1～5任意一项所述的一种基于忆阻器的逻辑门电路实现AND逻辑，包括：

编程所述第一忆阻器、所述第二忆阻器均为高阻态；

向所述逻辑门电路的信息输入端输入工作电压；

向所述逻辑门电路的第一输入端与所述逻辑门电路的第二输入端输入控制信号，控制所述逻辑门电路的第一输入端与所述逻辑门电路的第二输入端的开关状态；

所述逻辑门电路的信息输出端输出相应的逻辑运算结果。

10.一种基于忆阻器的逻辑门电路控制方法，其特征在于，应用权利要求1～5任意一项所述的一种基于忆阻器的逻辑门电路实现三态逻辑，包括：

编程所述第一忆阻器为高阻态、所述第二忆阻器为低阻态；

向所述逻辑门电路的信息输入端输入工作电压；

向所述逻辑门电路的第一输入端与所述逻辑门电路的第二输入端输入控制信号，控制所述逻辑门电路的第一输入端与所述逻辑门电路的第二输入端的开关状态；

所述逻辑门电路的信息输出端输出相应的逻辑运算结果。