CN113872586A - 逻辑门器件及其运算方法、检索任务执行芯片和方法 - Google Patents

Abstract

本申请实施例提供一种逻辑门器件及其运算方法、检索任务执行芯和方法，电路包括两个忆阻器、定值电阻和控制器，两个忆阻器的正极与控制器连接，所述定值电阻的两端分别与所述控制器和两个忆阻器负极连接；进行异或运算的第一逻辑值由所述第一忆阻器的阻值表示；进行异或运算的第二逻辑值由控制器输入到第一忆阻器的正极；控制器向第二忆阻器输入第二电压；控制器向定值电阻输入负向第三电压，第三电压为所述第二逻辑值进行逻辑非运算后得到的逻辑值对应的电压；根据第二忆阻器的阻值确定逻辑运算的结果。本发明电路结构简单，可以减少当前异或门器件使用的元件，降低异或门器件的占用面积。

Description

逻辑门器件及其运算方法、检索任务执行芯片和方法

技术领域

本申请涉及集成电路领域，具体涉及一种逻辑门器件及其运算方法、检索任务执行芯片和方法。

背景技术

逻辑门是计算机最基础的组成元素之一，是执行计算功能的基本单元，随着CMOS技术和工艺的不断发展，芯片的尺寸越来越小，功能也越来越强大；然而CMOS技术发展至今，已经接近其很多极限，严重限制了芯片和计算机的进一步发展，特别是尺寸，速度以及功耗等方面。

以异或门(XOR)逻辑电路为例，XOR是数字电路中的一种基本逻辑电路。异或门逻辑电路在数字电路中与其他逻辑电路(例如或门、与非门等)结合，共同完成复杂的逻辑运算。当前的异或门逻辑电路主要包括多个互补金属氧化物半导体(complementary metaloxide semiconductor，CMOS)器件连接而成。当前异或门逻辑电路包括12个CMOS器件，因此基于CMOS的异或门逻辑电路使用的CMOS器件较多，占用面积较大，在进行运算时的功耗较高，并且基于CMOS的异或门逻辑电路没有存储异或逻辑运算结果的功能。

发明内容

本申请实施例公开了基于忆阻器的异或门器件及其操作方法，可以减少当前异或门器件使用的元件，降低异或门器件的占用面积。

为实现上述目的，本申请一方面提供了一种逻辑门器件，包括第一忆阻器、第二忆阻器、定值电阻和控制器，所述第一忆阻器和第二忆阻器的极性相同的一端与所述控制器连接；所述第一忆阻器和第二忆阻器的极性相同的另一端相连并与所述定值电阻的一端连接；所述定值电阻的另一端与所述控制器连接；所述第一忆阻器的阻值表示进行逻辑运算的第一逻辑值；所述控制器用于将进行逻辑运算的第二逻辑值转换为第一电压，并将所述第一电压输入所述第一忆阻器，所述第一电压低于忆阻器由高阻态变为低阻态的阈值电压及忆阻器由低阻态变为高阻态的阈值电压；所述控制器用于向所述第二忆阻器输入第二电压；所述控制器由于向所述定值电阻输入第三电压，所述第三电压为所述第二逻辑值进行逻辑非运算后得到的逻辑值对应的电压；所述控制器用于根据所述第二忆阻器的阻值确定逻辑运算结果。

根据忆阻器在不同电压条件下阻值不同的特点，控制器通过将需要进行逻辑运算的两个逻辑值转换为对应的电压信号和电阻信号作为第一忆阻器的电压输入和其阻值，然后根据第二忆阻器的阻值确定异或运算的结果。通过忆阻器与控制电路模块实现异或门逻辑电路，可以减少当前异或门逻辑电路使用元件较多，降低异或运算的功耗，降低异或门逻辑电路的占用面积。

在一种具体的实施例中，所述逻辑门为异或门，具体设置为：所述第一忆阻器和第二忆阻器的极性相同的一端为正极，所述第一忆阻器和第二忆阻器的极性相同的另一端为负极；所述第一忆阻器的阻值表示进行逻辑运行的第一逻辑值具体为:所述第一忆阻器的高阻态表示逻辑1，所述第一忆阻器的低阻态表示逻辑0；所述控制器用于将进行逻辑运算的第二逻辑值转换为第一电压具体为：所述控制器用于将第二逻辑值1转换为表示高电平的第一电压，将第二逻辑值0转换为表示低电平的第一电压；所述控制器还用于将所述第二忆阻器的阻值初始化为高阻态；所述控制器根据所述第二忆阻器的阻值确定逻辑运算的结果具体为：当所述第二忆阻器的阻值为高阻态时，则确定所述逻辑运算的结果为逻辑1，当所述第二忆阻器的阻值为低阻态时，则确定所述逻辑运算的结果为逻辑0。

上述的异或门逻辑在将高阻态设置为0，低阻态设置为1，高电平为1，低电平为0时，依旧是异或门逻辑；在将高阻态设置为0，低阻态设置为1，高电平为0，低电平为1时，转变为同或门逻辑；在将高阻态设置为1，低阻态设置为0，高电平为0，低电平为1时，转变为同或门逻辑。

在一种具体的实施例中，所述逻辑门为同或门，具体设置为：所述第一忆阻器和第二忆阻器的极性相同的一端为负极，所述第一忆阻器和第二忆阻器的极性相同的另一端为正极；所述第一忆阻器的阻值表示进行逻辑运行的第一逻辑值具体为:所述第一忆阻器的高阻态表示逻辑1，所述第一忆阻器的低阻态表示逻辑0；所述控制器用于将进行逻辑运算的第二逻辑值转换为第一电压具体为：所述控制器用于将第二逻辑值1转换为表示高电平的第一电压，将第二逻辑值0转换为表示低电平的第一电压；所述控制器还用于将所述第二忆阻器的阻值初始化为阻态；所述控制器根据所述第二忆阻器的阻值确定逻辑运算的结果具体为：当所述第二忆阻器的阻值为高阻态时，则确定所述逻辑运算的结果为逻辑1，当所述第二忆阻器的阻值为低阻态时，则确定所述逻辑运算的结果为逻辑0。

上述的同或门在将高阻态设置为0，低阻态设置为1，高电平为1，低电平为0时，仍然是同或门逻辑；在将高阻态设置为0，低阻态设置为1，高电平为0，低电平为1时，转变为异或门逻辑；在将高阻态设置为1，低阻态设置为0，高电平为0，低电平为1时，转变为异或门逻辑。

在一种具体的实施例中，所述控制器根据所述第二忆阻器的阻值确定所述第一逻辑值和所述第二逻辑值的逻辑运算结果时，具体用于：将所述第二电压调整为第四电压，所述第四电压不会引起所述第二忆阻器阻值的变化；读取所述第二忆阻器的阻值。

在一种具体的实施例中，所述定值电阻的阻值为忆阻器的高低阻值乘积的平方根。

在一种具体的实施例中，负向第三电压通过将第一电压通过反相器或CMOS的非门来实现的。

在一种具体的实施例中，所述第一忆阻器的阻值的设定方式为：令第一忆阻器的负极接地，在对应的正极施加一个大于第一阈值电压的电压脉冲，使其置为低阻态，或令第一忆阻器的正极接地，在其负极施加一个大于第二阈值电压的电压脉冲，使其置为高阻态，所述第一阈值电压为忆阻器由高阻态变为低阻态的电压，所述第二阈值电压为忆阻器由低阻态变为高阻态的电压。

第二方面，本申请实施例提供一种逻辑门器件实现逻辑运算的方法，所述逻辑门器件包括第一忆阻器、第二忆阻器、定值电阻和控制器，所述第一忆阻器和第二忆阻器的极性相同的一端与所述控制器连接；所述第一忆阻器和第二忆阻器极性相同的另一端相连并与所述定值电阻的一端连接；所述定值电阻的另一端与所述控制器连接；所述方法包括：所述控制器根据逻辑运算的第一逻辑值设置所述第一忆阻器的阻值；所述控制器将进行逻辑运算的第二逻辑值转换为第一电压，并将所述第一电压输入与第一忆阻器相连的一极，所述第一电压低于忆阻器由高阻态变为低阻态的阈值电压及忆阻器由低阻态变为高阻态的阈值电压；所述控制器向所述第二忆阻器输入第二电压，所述第二电压高于所述阈值电压；所述控制器向所述定值电阻输入第三电压，所述第三电压为所述第二逻辑值进行逻辑非运算后得到的逻辑值对应的电压；所述控制器根据所述第二忆阻器的阻值确定逻辑运算结果。

在一种具体的实施例中，所述逻辑门为异或门，具体设置为：所述第一忆阻器和第二忆阻器的极性相同的一端为正极，所述第一忆阻器和第二忆阻器的极性相同的另一端为负极；所述第一忆阻器的阻值表示进行逻辑运行的第一逻辑值具体为:所述第一忆阻器的高阻态表示逻辑1，所述第一忆阻器的低阻态表示逻辑0；所述控制器用于将进行逻辑运算的第二逻辑值转换为第一电压具体为：所述控制器用于将第二逻辑值1转换为表示高电平的第一电压，将第二逻辑值0转换为表示低电平的第一电压；所述控制器还用于将所述第二忆阻器的阻值初始化为高阻态；所述控制器根据所述第二忆阻器的阻值确定逻辑运算的结果具体为：当所述第二忆阻器的阻值为高阻态时，则确定所述逻辑运算的结果为逻辑1，当所述第二忆阻器的阻值为低阻态时，则确定所述逻辑运算的结果为逻辑0。

上述的异或门逻辑在将高阻态设置为0，低阻态设置为1，高电平为1，低电平为0时，依旧是异或门逻辑；在将高阻态设置为0，低阻态设置为1，高电平为0，低电平为1时，转变为同或门逻辑；在将高阻态设置为1，低阻态设置为0，高电平为0，低电平为1时，转变为同或门逻辑。

在一种具体的实施例中，所述逻辑门为同或门，具体设置为：所述第一忆阻器和第二忆阻器的极性相同的一端为负极，所述第一忆阻器和第二忆阻器的极性相同的另一端为正极；所述第一忆阻器的阻值表示进行逻辑运行的第一逻辑值具体为:所述第一忆阻器的高阻态表示逻辑1，所述第一忆阻器的低阻态表示逻辑0；所述控制器用于将进行逻辑运算的第二逻辑值转换为第一电压具体为：所述控制器用于将第二逻辑值1转换为表示高电平的第一电压，将第二逻辑值0转换为表示低电平的第一电压；所述控制器还用于将所述第二忆阻器的阻值初始化为阻态；所述控制器根据所述第二忆阻器的阻值确定逻辑运算的结果具体为：当所述第二忆阻器的阻值为高阻态时，则确定所述逻辑运算的结果为逻辑1，当所述第二忆阻器的阻值为低阻态时，则确定所述逻辑运算的结果为逻辑0。

上述的同或门在将高阻态设置为0，低阻态设置为1，高电平为1，低电平为0时，仍然是同或门逻辑；在将高阻态设置为0，低阻态设置为1，高电平为0，低电平为1时，转变为异或门逻辑；在将高阻态设置为1，低阻态设置为0，高电平为0，低电平为1时，转变为异或门逻辑。

在一种具体的实施例中，所述控制器根据所述第二忆阻器的阻值确定所述第一逻辑值和所述第二逻辑值的逻辑运算结果时，具体用于：将所述第二电压调整为第四电压，所述第四电压不会引起所述第二忆阻器阻值的变化；读取所述第二忆阻器的阻值。

在一种具体的实施例中，所述定值电阻的阻值为忆阻器的高低阻值乘积的平方根。

在一种具体的实施例中，负向第三电压通过将第一电压通过反相器或CMOS的非门来实现的。

在一种具体的实施例中，所述第一忆阻器的阻值的设定方式为：令第一忆阻器的负极接地，在对应的正极施加一个大于第一阈值电压的电压脉冲，使其置为低阻态，或令第一忆阻器的正极接地，在其负极施加一个大于第二阈值电压的电压脉冲，使其置为高阻态，所述第一阈值电压为忆阻器由高阻态变为低阻态的电压，所述第二阈值电压为忆阻器由低阻态变为高阻态的电压。

第三方面，本申请实施例提供一种芯片，所述芯片包括n个如第一方面所述的逻辑门器件和一个总控制器；所述n个逻辑门器件的n个第一忆阻器和n个第二忆阻器的极性相同的一级相连，所述n个逻辑门器件的n个控制器与所述总控制器相连；其中，所述n个逻辑门器件的n个第一忆阻器的阻值所表示的第一逻辑值构成已存储的数据序列，输入所述n个控制器用于向对应的n个第一忆阻器输入的第一电压，所述n个第一电压表示待检索的数据序列的n个第二逻辑值；n个所述控制器分别用于将确定的逻辑运算结果发送到所述总控制器；所述总控制器用于根据所述n个逻辑门器件的逻辑运算结果确定所述待检索的数据序列是否与所述已存储的数据序列一致。

上述第三方面提供了一种逻辑门器件的集成方式，可以存储序列，并且适合用于数据检索的情形，可以完成多位数据序列之间的比对。

第四方面，本申请实施例提供一种芯片，所述芯片包括n个如第一方面所述的逻辑门器件，其中，其中，所述n个逻辑门器件中的控制器为所述n个逻辑门共用的控制器，所述n个逻辑门器件的n个第一忆阻器和n个第二忆阻器的负极相连，其中，所述n个逻辑门器件的n个第一忆阻器的阻值所表示的第一逻辑值构成已存储的数据序列，输入所述控制器用于向对应的n个第一忆阻器输入的第一电压，所述n个第一电压表示待检索的数据序列的n个第二逻辑值；所述控制器用于根据所述n个逻辑门器件的逻辑运算结果确定所述待检索的数据序列是否与所述已存储的数据序列一致。

上述第四方面进一步将第三方面的检索芯片中的控制器进行功能集成，进一步节省空间。

第五方面，本申请实施例提供一种应用于第三方面的芯片的检索方法，包括，所述芯片中已存储n个第一逻辑值，所述n个第一逻辑值由n个第一忆阻器的阻值表示，所述已存储的n个第一逻辑值构成已存储的数据序列；所述总控制器将n个第二逻辑值构成的待检索数据序列分别发送至n个控制器；所述n个控制器中的任意一个控制器执行如下操作：将接收到的第二逻辑值转换为所述第一电压；向所述第二忆阻器输入第二电压；向所述定值电阻输入第三电压，所述第三电压为所述第二逻辑值进行逻辑非运算后得到的逻辑值对应的电压；

根据所述第二忆阻器的阻值确定逻辑运算结果；所述n个控制器分别将确定的n个逻辑运算结果发送到所述总控制器；所述总控制器根据所述n个逻辑运算结果确定所述已存储的数据序列是否与所述待检索的数据序列一致。

对于针对用于检索任务中汉明距离计算，常常是一个外来输入与数据库中现有的大量数据进行比较，最终找到相似度最高的，而且要求计算过程不能破坏数据库中的现有数据；这种应用场景要求尽量不对数据库中的数据进行搬移和改变，否则数据中心海量的数据搬移需要大量能耗和时间。上述第五方面可以很好的符合检索任务的要求。

第六方面，本申请实施例提供一种应用于第四方面所述的芯片检索方法，包括，所述芯片中已存储n个第一逻辑值，所述n个第一逻辑值由n个第一忆阻器的阻值表示，所述已存储的n个第一逻辑值构成已存储的数据序列；所述控制器将所述n个第二逻辑值分别转换为第一电压；所述控制器分别向所述n个第二忆阻器输入第二电压；所述控制器分别向所述n个定值电阻输入第三电压，所述第三电压为所述第二逻辑值进行逻辑非运算后得到的逻辑值对应的电压；所述控制器根据所述n个第二忆阻器的阻值确定n个逻辑运算结果；所述控制器根据所述n个逻辑运算结果确定所述已存储的数据序列是否与所述待检索的数据序列一致。

本申请实施例还提供一种计算设备，该计算设备包括上述第一方面所描述的逻辑门器件或第三、四方面所描述的芯片。

附图说明

为了更清楚地说明本申请实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示出本申请实施例的一种逻辑门器件；

图2a-2d示出图1中逻辑门器件的逻辑门具体实现原理；

图3示出图1中的逻辑门器件实现的逻辑运算的方法；

图4示出本申请实施例的第二种逻辑门器件；

图5a-5d示出图4中逻辑门器件的逻辑门具体实现原理；

图6示出图4中的逻辑门器件实现的逻辑运算的方法；

图7示出将多个图1的逻辑门器件进行集成得到的芯片；

图8示出图7芯片进行检索任务执行方法；

图9示出将图8中的控制器进一步集成得到的芯片；

图10示出图9芯片进行检索任务执行方法。

具体实施方式

下面将结合附图，对本申请实施例中的技术方案进行描述。

鉴于通过CMOS实现逻辑门器件尺寸大功耗大的缺点，本发明实施例通过忆阻器实现逻辑门器件，由于忆阻器器件实现的逻辑门具有存算一体的特性，所以可以减少逻辑门器件的尺寸及功耗。

忆阻器，全称记忆电阻器(memristor)，是一种具有记忆阻值功能的电阻。忆阻器是一种双极性器件，包括正极与负极，忆阻器的阻值会随着施加在忆阻器正极与负极的电压的变化而变化。当在忆阻器的正极与负极之间施加正向电压时，若正向电压的值小于忆阻器对应的启动电压的值，忆阻器的阻值保持不变；若向忆阻器施加的正向电压的值大于启动电压的值且小于第一阈值电压的值，施加的正向电压越大，忆阻器的阻值会越小；若向忆阻器施加的正向电压的值大于或等于第一阈值电压Vrl的值，忆阻器的阻值会降低到最小值后不再变化，即所述忆阻器处于低阻态。当在忆阻器的正极与负极施加负向电压时，若负向电压的值小于上述启动电压的值，忆阻器的阻值保持不变；若向忆阻器施加的负向电压大于启动电压且负向电压小于第二阈值电压时，施加的负向电压越大，忆阻器的阻值会越大，当向忆阻器的施加的负向电压大于或等于第二阈值电压Vrh时，忆阻器的阻值会升高到最大值后不再变化，即所述忆阻器处于高阻态。当施加在忆阻器正极与负极的电压被撤掉时，忆阻器会保持撤掉正负极电压时的阻值，从而达到“记忆”阻值的功能。其中，正向电压与负向电压是指施加在忆阻器正极的电压与施加在忆阻器负极的电压的电压差，当电压差为正时，表示忆阻器正极与负极之间施加的是正向电压，当电压差为负时，表示忆阻器正极与负极之间施加的是负向电压。

本申请的器件实现异或门或者同或门两种逻辑门，以下为对异或和同或运算的简单介绍：

异或门器件是对输入的两个逻辑值进行异或运算的逻辑电路，每个输入端输入的逻辑值可以是0或1中的任意一个，若异或门器件输入的两个逻辑值分别为上述器件的A和B，则异或运算A⊕B＝C的真值表如下表1所示。

表1

输入A	输入B	输出C
			0	0	0
0	1	1
			1	0	1
1	1	0

同或门器件是对输入的两个逻辑值进行同或运算的逻辑电路，每个输入端输入的逻辑值可以是0或1中的任意一个，若同或门器件输入的两个逻辑值分别为上述器件的A和B，则异或运算A⊙B＝C的真值表如下表2所示。

表2

输入A	输入B	输出C
			0	0	1
0	1	0
			1	0	0
1	1	1

在本发明实施例中，忆阻器的高阻态表示逻辑1，忆阻器的低组态表示逻辑0，输入电压为高电平时表示逻辑1，输入电压为低电平时表示逻辑0。当输入电压大于第三阈值电压时，则输入电压为高电平，当输入电压小于第三阈值电压时，则输入电压为低电平。

实施例一：

本发明第一实施例提供一种通过忆阻器实现异或门器件的电路图，如图1所示。所述异或门器件1包括第一忆阻器10、第二忆阻器20、定值电阻40和控制器30。所述第一忆阻器10和第二忆阻器20的正极101、201与所述控制器30的输出端301、302连接；所述第一忆阻器10和第二忆阻器20的负极102、202相连并与所述定值电阻40的一端401连接；所述定值电阻的另一端402与所述控制器30连接。

在本发明实施例中，通过将进行异或逻辑运算的第一逻辑值转换为所述第一忆阻器10的阻值，将进行异或逻辑运算的第二逻辑值转换为输入所述第一忆阻器10的电压，根据进行逻辑运算的逻辑值的不同，通过对第一忆阻器输入不同的电阻及电压，使第二忆阻器的阻值产生不同的变化，通过读取第二忆阻器的阻值即可确定异或运算的结果。在以上的转换关系后，表1中的异或逻辑变为表3表达方式：

表3

下面将具体介绍如何通过图1所示电路实现异或门器件。

当需要用所述第一忆阻器10表示逻辑1时，则所述控制器向所述第一忆阻器10输入大于所述第二阈值电压的负向电压，使所述第一忆阻器处于高阻态，而当需要用所述第一忆阻器10表示逻辑0时，则所述控制器向所述第一忆阻器10输入大于第一阈值电压的正向电压，使其处于低阻态。

在实际应用中，一般利用所述第一忆阻器10存储数据，例如，如果通过所述第一忆阻器10存储的数据为1，则将所述第一忆阻器设置为高阻态，如果通过所述第一忆阻器10存储数据的数据为0，则将所述第一忆阻器设置为低阻态。

在本发明实施例中，在所述控制器30中分别预设了高电平对应的电压值和低电平对应的电压值。当所述控制器30接收到进行逻辑运算的第二逻辑值时，将第二逻辑值转换为表示所述第二逻辑值的电平对应的电压值，即第一电压值。例如，当所述第二逻辑值为1时，则所述控制器30将所述逻辑值转换为所述高电平对应的电压VH，并向所述第一忆阻器10输入所述高电平对应的电压，当所述控制器30接收到进行逻辑运算的第二逻辑值为0时，则所述控制器30将所述逻辑值转换为所述低电平对应的电压VL，并向所述第一忆阻器10输入所述低电平对应的电压。所述高电平对应的电压值和低电平对应的电压值都小于使忆阻器的阻值发生变化的第一电压阈值及第二阈值，这样，可以避免对第一忆阻器施加所述输入电压VH或VL后，使第一忆阻器的阻值发生变化。

在实际应用中，当已经通过所述忆阻器10的阻值存储了第一逻辑值表示的数据时，如果需要比较第二逻辑值表示的数据是否与已经存储的第一逻辑值表示的数据一致，则向所述控制器30输入所述第二逻辑值，所述控制电路30将所述第二逻辑值转换为对应的电压，然后根据输入电压后，第二忆阻器的阻值状态确定所述第一逻辑值和所述第二逻辑值的异或运算结果，并根据所述异或运算结果确定所述第一逻辑值和所述第二逻辑值是否一致。

在本发明实施例中，首先向所述第二忆阻器输入大于第二电压阈值的负向电压以将所述第二忆阻器初始化为高阻态，在需要进行逻辑运算时，向所述第二忆阻器输入第二电压VCC,所述第二电压为稳态电压，所述稳态电压VCC的电压值大于使忆阻器由高组态变为低组态的第一阈值电压，以保证在逻辑运算时，使所述第二忆阻20器的阻态可以发生反转。

所述控制器30还向所述定值电阻40输入所述第二逻辑值非运算后的逻辑值对应的第三电压。例如当所述第二逻辑值为1时，则所述控制器向所述定值电阻40输入的电压为逻辑值0对应的电压，当所述第二逻辑值为0时，则所述控制器向所述定值电阻40输入的电压为逻辑值1对应的电压。向所述定值电阻40输入电压的目的为在第一忆阻器的输入发生变化时，使第二忆阻器的两端的电压差发生变化，根据所述第二忆阻器的电压差确定所述第二忆阻器的是否由高阻态变为低阻态，从而确定异或逻辑运算的输出。关于输入所述第一电压、第二电压、及第三电压后，如何使第二忆阻器的阻值发生变化，以根据第二忆阻器的阻值确定逻辑运算的结果请参考图2a-图2d的描述。

在本发明实施例中，所述第一忆阻器处于高阻态时的电阻值远远大于所述定值电阻的40的电阻值，以至于定值电阻40相对于高阻态的阻值可以忽略不计，所述第一忆阻器处于低阻态时的电阻值远远小于所述定值电阻的40的电阻值，以至于所述低组态的阻值相对于所述定值电阻40阻值可以忽略不计。

所述控制器30用于根据所述第二忆阻器20的阻值确定逻辑运算结果。在实际应用中，所述控制器根据所述第二忆阻器的阻值确定逻辑运算的结果具体为：当所述第二忆阻器的阻值为高阻态时，则确定所述逻辑运算的结果为逻辑1，当所述第二忆阻器的阻值为低阻态时，则确定所述逻辑运算的结果为逻辑0。

在本发明的实施例中，根据阻值确定逻辑结果的方式不限于以下的方式：将所述第二电压调整为第四电压，所述第四电压不会引起所述第二忆阻器阻值的变化；读取所述第二忆阻器的阻值。根据欧姆定律，当电压恒定时，电流与电阻的值呈负相关；由于忆阻器的特性，当第二忆阻器为高阻态时，其电流值较小，当其为低阻态时，其电流值较大，根据电流值的大小可以确定阻值的大小，进而确定对应的逻辑门的输出。

为了保证定值电阻的阻值介于忆阻器的高低阻态的阻值之间，且当其与高阻态忆阻器组成串联电路时分压不明显；与低阻态忆阻器组成串联电路时分压明显，所述定值电阻的阻值优选为为忆阻器的高低阻值乘积的平方根。

在实际应用中，负向第三电压的实现方式具体但不限于以下的方式：通过将第一电压通过反相器或CMOS的非门来实现的。

下面将详细介绍当向所述第一忆阻器阻值设定为第一逻辑值并且所述第二逻辑值对应的其输入电压后，如何根据第二忆阻器20的阻值状态确定所述第一逻辑值和所述第二逻辑值的通过异或运算的结果，也即所述第一逻辑值和所述第二逻辑值是否一致的比较结果。

图2a-2d为异或逻辑具体实现过程：

以下异或逻辑的实现的前提是第一忆阻器的阻值置为相应的第一逻辑值对应的电阻值，第二忆阻器的电阻值置为高阻态对应的阻值，控制器30同时将第一电压，第二电压，第三电压施加到对应的端口101、201、402，才可以通过第二忆阻器的阻值输出判断对应的异或逻辑运算结果的第三逻辑值。

如图2a所示，进行逻辑运算的第一逻辑值A为0，则将所述第一忆阻器10设置为低阻态，进行逻辑运算的第二逻辑值B为0，则向所述第一忆阻器的正极101输入低电平对应的第一电压VL，同时，向所述第二忆阻器输入第二电压VCC,向所述定值电阻输入第一逻辑值A非运算后的逻辑值1对应的第三电压VH。由于第一忆阻器10和所述定值电阻40串联，且所述第一忆阻器10的阻值远远小于所述定值电阻40的阻值，所述第一忆阻器10的阻值相对于所述定值电阻40的阻值可以忽略不计，如此，根据串联电路分压的原理，所述定值电阻40分得几乎所有电压，所述第一忆阻器10的所分的压降可忽略不计，则所述第二忆阻器20的负极202的电压近似等于所述第三电压VL,则第二忆阻器20的压降为VCC减去VL,且VCC减去VL的大于第一阈值电压，从而使所述第二忆阻器20的由高阻态转换为低阻态，即表示第一逻辑值0与第二逻辑值0经过异或运算后得到的结果为逻辑值0，这与异或门的0⊕0＝0的结果相符。

如图2b所示，进行逻辑运算的第一逻辑值A为0，则将所述第一忆阻器10设置为低阻态，进行逻辑运算的第二逻辑值B为1，则向所述第一忆阻器的正极101输入高电平对应的第一电压VH，同时，向所述第二忆阻器输入第二电压VCC,向所述定值电阻输入第一逻辑值非运算后的逻辑值0对应的第三电压VL。由于第一忆阻器10和所述定值电阻40串联，且所述第一忆阻器10的阻值远远小于所述定值电阻40的阻值，即，所述第一忆阻器的阻值相对于所述定值电阻40的阻值可以忽略不计，如此，根据串联电路分压的原理，所述定值电阻40分得几乎所有电压，所述第一忆阻器10的所分的压降可忽略不计，则所述第二忆阻器的负极202的电压近似等于所述第三电压VH,则第二忆阻器的压降为VCC减去VH，且VCC减去VH的小于第一阈值电压，第二忆阻器20的阻值依旧为高阻态，即表示第一逻辑值0与第二逻辑值1经过异或运算后得到的结果为逻辑值1，这与异或门的0⊕1＝1的结果相符。

如图2c所示，进行逻辑运算的第一逻辑值A为1，则将所述第一忆阻器10设置为高阻态，进行逻辑运算的第二逻辑值B为0，则向所述第一忆阻器的正极101输入低电平对应的第一电压VL，同时，向所述第二忆阻器输入第二电压VCC,向所述定值电阻输入第一逻辑值非运算后的逻辑值1对应的第三电压VH。由于第一忆阻器10和所述定值电阻40串联，且所述定值电阻40的阻值远远小于所述第一忆阻器10的阻值，所述定值电阻40的阻值相对于所述第一忆阻器的阻值可以忽略不计，如此，根据串联电路分压的原理，所述第一忆阻器10分得几乎所有电压，所述定值电阻40的所分的压降可忽略不计，则所述第二忆阻器的负极202的电压近似等于所述第三电压VH,则第二忆阻器的压降为VCC减去VH，且VCC减去VH的小于第一阈值电压，第二忆阻器20的阻值依旧为高阻态，即表示第一逻辑值1与第二逻辑值0经过异或运算后得到的结果为逻辑值1，这与异或门的1⊕0＝1的结果相符。

如图2d所示，进行逻辑运算的第一逻辑值A为1，则将所述第一忆阻器10设置为高阻态，进行逻辑运算的第二逻辑值B为1，则向所述第一忆阻器的正极101输入高电平对应的第一电压VH，向所述第二忆阻器输入第二电压VCC,向所述定值电阻输入第一逻辑值非运算后的逻辑值0对应的第三电压VL。由于第一忆阻器10和所述定值电阻40串联，且所述第一忆阻器10的阻值远远大于所述定值电阻40的阻值，所述定值电阻40的阻值相对于所述第一忆阻器的阻值可以忽略不计，如此，根据串联电路分压的原理，所述定值电阻的所分的压降可忽略不计，则所述第二忆阻器的负极的电压近似等于所述第三电压VL,则第二忆阻器的压降为VCC减去VL,且VCC减去VL的大于第二阈值电压，从而使所述第二忆阻器的由高阻态转换为低阻态，即表示第一逻辑值1与第二逻辑值1经过异或运算后得到的结果为逻辑值0，这与异或门的1⊕1＝0的结果相符。

除此之外，上述的异或门的情形在将高阻态设置为0，低阻态设置为1，高电平为1，低电平为0时，同样是异或门逻辑；在将高阻态设置为0，低阻态设置为1，高电平为0，低电平为1时，是同或门逻辑；在将高阻态设置为1，低阻态设置为0，高电平为0，低电平为1时，是同或门逻辑。

图3为本申请实施例一的逻辑门器件实现逻辑运算的方法的具体步骤，其包括如图1的逻辑门器件，包括第一忆阻器10、第二忆阻器20、定值电阻40和控制器30。所述第一忆阻器10和第二忆阻器20的正极101、201与所述控制器30的输出端301、302连接；所述第一忆阻器10和第二忆阻器20的负极102、202相连并与所述定值电阻40的一端401连接；所述定值电阻的另一端402与所述控制器30连接；所述方法包括：

S301、所述控制器30根据逻辑运算的第一逻辑值设置所述第一忆阻器的电阻值；

S302、所述控制器30将进行逻辑运算的第二逻辑值B转换为第一电压，并将所述第一电压输入与第一忆阻器10的正极101，所述第一电压低于忆阻器由高阻态变为低阻态的阈值电压及由低阻态转换为高阻态的阈值电压；

S303、所述控制器30向所述第二忆阻器20输入第二电压，所述第二电压高于所述阈值电压；

S304、所述控制器30向所述定值电阻40输入第三电压，所述第三电压为所述第二逻辑值进行逻辑非运算后得到的逻辑值对应的电压；

此处第三电压的取值与第一电压对应设置的，保证第一忆阻器与定置电路串联后两端的电压差为定值，便于电路后续分压的恒定可控，顺利得到相应的输出结果。

S305、所述控制器30根据所述第二忆阻器20的阻值确定逻辑运算结果C。

实施例二：

本发明第一实施例提供一种通过忆阻器实现同或门器件的电路图，如图4所示。与实施例一图1的异或门器件相比，差异在于两个忆阻器10、20的与控制器30与定值电阻40的连接的极性发生对调。所述同或门器件2包括第一忆阻器10、第二忆阻器20、定值电阻40和控制器30。所述第一忆阻器10和第二忆阻器20的负极102、202与所述控制器30的输出端301、302连接；所述第一忆阻器10和第二忆阻器20的正极101、201相连并与所述定值电阻40的一端401连接；所述定值电阻的另一端402与所述控制器30连接。

在本发明实施例中，通过将进行同或逻辑运算的第一逻辑值转换为所述第一忆阻器10的阻值，将进行同或逻辑运算的第二逻辑值转换为输入所述第一忆阻器10的电压，根据进行逻辑运算的逻辑值的不同，通过对第一忆阻器输入不同的电阻及电压，使第二忆阻器的阻值产生不同的变化，通过读取第二忆阻器的阻值即可确定同或运算的结果。在以上的转换关系后，表2中的异或逻辑变为表4表达方式：

表4

下面将具体介绍如何通过图4所示电路实现同或门器件。

当需要用所述第一忆阻器10表示逻辑1时，则所述控制器向所述第一忆阻器10输入大于所述第二阈值电压的负向电压，使所述第一忆阻器处于高阻态，而当需要用所述第一忆阻器10表示逻辑0时，则所述控制器向所述第一忆阻器10输入大于第一阈值电压的正向电压，使其处于低阻态。

在实际应用中，一般利用所述第一忆阻器10存储数据，例如，如果通过所述第一忆阻器10存储的数据为1，则将所述第一忆阻器设置为高阻态，如果通过所述第一忆阻器10存储数据的数据为0，则将所述第一忆阻器设置为低阻态。

在本发明实施例中，且在所述控制器30中分别预设了高电平对应的电压值和低电平对应的电压值。当所述控制器30接收到进行逻辑运算的第二逻辑值时，将第二逻辑值转换为表示所述第二逻辑值的电平对应的电压值，即第一电压值。例如，当所述第二逻辑值为1时，则所述控制器30将所述逻辑值转换为所述高电平对应的电压VH，并向所述第一忆阻器10输入所述高电平对应的电压，当所述控制器30接收到进行逻辑运算的第二逻辑值为0时，则所述控制器30将所述逻辑值转换为所述低电平对应的电压VL，并向所述第一忆阻器10输入所述低电平对应的电压。所述高电平对应的电压值和低电平对应的电压值都小于使忆阻器的阻值发生变化的第一电压阈值及第二阈值，这样，可以避免对第一忆阻器施加所述输入电压VH或VL后，使第一忆阻器的阻值发生变化。

在实际应用中，当已经通过所述忆阻器10的阻值存储了第一逻辑值表示的数据时，如果需要比较第二逻辑值表示的数据是否与已经存储的第一逻辑值表示的数据一致，则向所述控制器30输入所述第二逻辑值，所述控制电路30将所述第二逻辑值转换为对应的电压，然后根据输入电压后，第二忆阻器的阻值状态确定所述第一逻辑值和所述第二逻辑值的同或运算结果，并根据所述同或运算结果确定所述第一逻辑值和所述第二逻辑值是否一致。

在本发明实施例中，首先向所述第二忆阻器输入大于第一电压阈值的正向电压以将所述第二忆阻器初始化为低阻态，在需要进行逻辑运算时，向所述第二忆阻器输入第二电压VDD,所述第二电压为稳态电压，所述稳态电压VDD的电压值大于使忆阻器由低阻态变为高阻态的第一阈值电压，以保证在逻辑运算时，使所述第二忆阻20器的阻态可以发生反转。

所述控制器30还向所述定值电阻40输入所述第二逻辑值非运算后的逻辑值对应的第三电压。例如当所述第二逻辑值为1时，则所述控制器向所述定值电阻40输入的电压为逻辑值0对应的电压，当所述第二逻辑值为0时，则所述控制器向所述定值电阻40输入的电压为逻辑值1对应的电压。向所述定值电阻40输入电压的目的为在第一忆阻器的输入发生变化时，使第二忆阻器的两端的电压差发生变化，根据所述第二忆阻器的电压差确定所述第二忆阻器的是否由低阻态变为高阻态，从而确定异或逻辑运算的输出。关于输入所述第一电压、第二电压、及第三电压后，如何使第二忆阻器的阻值发生变化，以根据第二忆阻器的阻值确定逻辑运算的结果请参考图5a-图5d的描述。

在本发明实施例中，所述第一忆阻器处于高阻态时的电阻值远远大于所述定值电阻的40的电阻值，以至于定值电阻40相对于高阻态的阻值可以忽略不计，所述第一忆阻器处于低阻态时的电阻值远远小于所述定值电阻的40的电阻值，以至于所述低组态的阻值相对于所述定值电阻40阻值可以忽略不计。

所述控制器30用于根据所述第二忆阻器20的阻值对应的阻态确定逻辑运算结果。在实际应用中，所述控制器根据所述第二忆阻器的阻值确定逻辑运算的结果具体为：当所述第二忆阻器的阻值为高阻态时，则确定所述逻辑运算的结果为逻辑1，当所述第二忆阻器的阻值为低阻态时，则确定所述逻辑运算的结果为逻辑0。

在本发明的实施例中，根据阻值确定逻辑结果的方式不限于以下的方式：将所述第二电压调整为第四电压，所述第四电压不会引起所述第二忆阻器阻值的变化；读取所述第二忆阻器的阻值。由于欧姆定律，当电压恒定时，电流与电阻的值呈负相关；由于忆阻器的特性，当第二忆阻器为高阻态时，其电流值较小，当其为低阻态时，其电流值较大，根据电流值的大小可以确定阻态的高低，进而确定对应的逻辑门的输出。

为了保证定值电阻的阻值介于忆阻器的高低阻值之间，且当其与高阻态忆阻器组成串联电路时分压不明显；与低阻态忆阻器组成串联电路时分压明显，所述定值电阻的阻值优选为为忆阻器的高低阻值乘积的平方根。

在实际应用中，负向第三电压的实现方式具体但不限于以下的方式：通过将第一电压通过反相器或CMOS的非门来实现的。

下面将详细介绍当向所述第一忆阻器阻值设定为第一逻辑值并且所述第二逻辑值对应的其输入电压后，如何根据第二忆阻器20的阻值状态确定所述第一逻辑值和所述第二逻辑值的通过异或运算的结果，也即所述第一逻辑值和所述第二逻辑值是否一致的比较结果。

图5a-5d为同或逻辑具体实现过程：

以下同或逻辑的实现的前提是第一忆阻器的阻值置为相应的第一逻辑值对应的电阻值，第二忆阻器的电阻值置为低阻态，控制器30同时将第一电压，第二电压，第三电压施加到对应的端口102、202、402，才可以通过第二忆阻器的阻值输出对应的同或逻辑运算结果的第三逻辑值。

如图5a所示，进行逻辑运算的第一逻辑值A为0，则将所述第一忆阻器10设置为低阻态，进行逻辑运算的第二逻辑值B为0，则向所述第一忆阻器的负极102输入低电平对应的第一电压VL，同时，向所述第二忆阻器输入第二电压VDD,向所述定值电阻输入第一逻辑值A非运算后的逻辑值1对应的第三电压VH。由于第一忆阻器10和所述定值电阻40串联，且所述第一忆阻器10的阻值远远小于所述定值电阻40的阻值，所述第一忆阻器10的阻值相对于所述定值电阻40的阻值可以忽略不计，如此，根据串联电路分压的原理，所述定值电阻40分得几乎所有电压，所述第一忆阻器10的所分的压降可忽略不计，则所述第二忆阻器20的正极201的电压近似等于所述第三电压VL,则第二忆阻器20的压降为VDD减去VL,且VCC减去VL大于第一阈值电压，使所述第二忆阻器20的由低阻态转换为高阻态，即表示第一逻辑值0与第二逻辑值0经过同或运算后得到的结果为逻辑值1，这与异或门的0⊙0＝1的结果相符。

如图5b所示，进行逻辑运算的第一逻辑值A为0，则将所述第一忆阻器10设置为低阻态，进行逻辑运算的第二逻辑值B为1，则向所述第一忆阻器的负极102输入高电平对应的第一电压VH，同时，向所述第二忆阻器输入第二电压VDD,向所述定值电阻输入第一逻辑值非运算后的逻辑值0对应的第三电压VL。由于第一忆阻器10和所述定值电阻40串联，且所述第一忆阻器10的阻值远远小于所述定值电阻40的阻值，即，所述第一忆阻器的阻值相对于所述定值电阻40的阻值可以忽略不计，如此，根据串联电路分压的原理，所述定值电阻40分得几乎所有电压，所述第一忆阻器10的所分的压降可忽略不计，则所述第二忆阻器的正极201的电压近似等于所述第三电压VH,则第二忆阻器的压降为VDD减去VH，且VDD减去VH小于第一阈值电压，第二忆阻器20的阻值依旧为低阻态，即表示第一逻辑值0与第二逻辑值1经过同或运算后得到的结果为逻辑值1，这与异或门的0⊙1＝0的结果相符。

如图5c所示，进行逻辑运算的第一逻辑值A为1，则将所述第一忆阻器10设置为高阻态，进行逻辑运算的第二逻辑值B为0，则向所述第一忆阻器的负极102输入低电平对应的第一电压VL，同时，向所述第二忆阻器20输入第二电压VDD,向所述定值电阻40输入第一逻辑值非运算后的逻辑值1对应的第三电压VH。由于第一忆阻器10和所述定值电阻40串联，且所述定值电阻40的阻值远远小于所述第一忆阻器10的阻值，所述定值电阻40的阻值相对于所述第一忆阻器的阻值可以忽略不计，如此，根据串联电路分压的原理，所述第一忆阻器10分得几乎所有电压，所述定值电阻40的所分的压降可忽略不计，则所述第二忆阻器的正极201的电压近似等于所述第三电压VH,则第二忆阻器的压降为VDD减去VH，且VDD减去VH小于第一阈值电压，第二忆阻器20的阻值依旧为低阻态，即表示第一逻辑值1与第二逻辑值0经过异或运算后得到的结果为逻辑值0，这与异或门的1⊙0＝0的结果相符。

如图5d所示，进行逻辑运算的第一逻辑值A为1，则将所述第一忆阻器10设置为高阻态，进行逻辑运算的第二逻辑值B为1，则向所述第一忆阻器的负极102输入高电平对应的第一电压VH，向所述第二忆阻器输入第二电压VDD,向所述定值电阻输入第一逻辑值非运算后的逻辑值0对应的第三电压VL。由于第一忆阻器10和所述定值电阻40串联，且所述第一忆阻器10的阻值远远大于所述定值电阻40的阻值，所述定值电阻40的阻值相对于所述第一忆阻器的阻值可以忽略不计，如此，根据串联电路分压的原理，所述定值电阻的所分的压降可忽略不计，则所述第二忆阻器的正极201的电压近似等于所述第三电压VL,则第二忆阻器的压降为VDD减去VL,且VDD减去VL的大于第一阈值电压，从而使所述第二忆阻器的由低阻态转换为高阻态，即表示第一逻辑值1与第二逻辑值1经过异或运算后得到的结果为逻辑值1，这与异或门的1⊙1＝1的结果相符。

除此之外，上述的同或门的情形在将高阻态设置为0，低阻态设置为1，高电平为1，低电平为0时，同样是同或门逻辑；在将高阻态设置为0，低阻态设置为1，高电平为0，低电平为1时，是异或门逻辑；在将高阻态设置为1，低阻态设置为0，高电平为0，低电平为1时，是异或门逻辑。

图6为本申请实施例二的逻辑门器件实现逻辑运算的方法的具体步骤，其包括如图4的逻辑门器件，包括第一忆阻器10、第二忆阻器20、定值电阻40和控制器30。所述第一忆阻器10和第二忆阻器20的负极102、202与所述控制器30的输出端301、302连接；所述第一忆阻器10和第二忆阻器20的正极101、201相连并与所述定值电阻40的一端401连接；所述定值电阻的另一端402与所述控制器30连接；所述方法包括：

S601、所述控制器30根据逻辑运算的第一逻辑值设置所述第一忆阻器的电阻值；

S602、所述控制器30将进行逻辑运算的第二逻辑值B转换为第一电压，并将所述第一电压输入与第一忆阻器10的正极101，所述第一电压低于忆阻器由低阻态变为高阻态的阈值电压及忆阻器由高阻态变为低阻态的阈值电压；

S603、所述控制器30向所述第二忆阻器20输入第二电压，所述第二电压高于所述阈值电压；

S604、所述控制器30向所述定值电阻40输入第三电压，所述第三电压为所述第二逻辑值进行逻辑非运算后得到的逻辑值对应的电压；

需要说明的是，第三电压的取值与第一电压对应，保证第一忆阻器与定值电路串联后两端的电压差为定值，便于电路后续分压的恒定可控，顺利得到相应的输出结果。

S605、所述控制器30根据所述第二忆阻器20的阻值确定逻辑运算结果C。

实施例三：

实施例三提供了一种芯片，该芯片用于存储数据序列，进一步的，该芯片适合进行检索任务。所述检索任务是芯片中已存储的序列与数据库中待检索的序列之间的比对，其中已存储的序列是固定不变的，待检索的序列随着检索的进行不断推移。

图7示出了将图1中的异或门器件集成后形成的芯片，所述芯片包括n个图1中所述的逻辑门器件，所述n个逻辑门器件的n个第一忆阻器(101-10n)和n个第二忆阻器(201-20n)的负极(1021与2021相连，1022与2022相连，…102n与202n相连)相连，所述n个逻辑门器件第i个控制器30i通过各端口303i与所述总控制器50相连。由此可见，n个逻辑门器件间是并联的，有效避免了数据串扰的风险。

在本发明实施例中，通过所述n个第一忆阻器(101-10n)的阻值存储二进制数据序列，例如，当需要存储二进制数据序列(A1-An)时，则首先确定二进制数据序列(A1-An)各个数据位对应的是高阻态还是低阻态，将每个数据位对应的第一忆阻器设置为对应的阻态，这样，即可将二进制数据序列(A1-An)存储至所述芯片。当用户需要检索所述芯片中是否存储跟二进制数据序列(B1-Bn)相同的二进制数据时，则将二进制数据序列(B1-Bn)输入所述总控制器，所述总控制器将所述二进制数据序列(B1-Bn)逐位输入n个控制器，所述n个控制器分别将所接收的数据位转换为各数据位对应的第一电压，然后将n个第一电压分别输入所述芯片的n个第一忆阻器，同时向第二忆阻器输入第二电压，及向n个定值电阻输入第三电压。然后，所述n个控制器读取对应的n个第二忆阻器的阻值，并将第二忆阻器的阻值转换为二进制数据序列，将相应的结果传输到总控制器，再对所述二进制数据序列计算汉明距离，根据汉明距离即可确定二进制数据序列(B1-Bn)是否存储在所述芯片中。

所述n个逻辑门器件的n个第一忆阻器101-10n的阻值(R11-R1n)用于表示已存储序列中n个第一逻辑值(A1-An)中的对应位；

将待检索的数据序列的n个第二逻辑值(B1-Bn)转化为所述n个第一电压(V11-V1n)；n个所述控制器301-30n根据进行逻辑运算的第二逻辑值逻辑值的不同，通过对第一忆阻器输入不同的电阻及电压，使第二忆阻器的阻值产生不同的变化，通过读取第二忆阻器的阻值即可确定异或运算的结果；随后，n个所述控制器分别将确定的逻辑运算结果(C1-Cn)发送到所述总控制器；

所述总控制器根据所述n个逻辑门器件的逻辑运算结果确定所述待检索的数据序列是否与所述已存储的数据序列一致。具体的，检索结果的确定是根据n个所述控制器将读取到的逻辑运算结果的汉明距离确定的，针对异或逻辑而言，将n个第一忆阻器的电压值V11-V1n表示的逻辑值A1-An与n个第一忆阻器的电阻值R11-R1n表示的逻辑值B11-B1n进行异或得到的C11-C1n的值中1的值进行统计，其数值为相应序列的汉明距离。若汉明距离为0，说明在待检索序列中检索到与已存储序列相同的序列。进一步的，可以将数据的具体位置进行标引，便于检索任务后的数据进一步处理。

进一步的，图7中的检索任务执行芯片仅仅是将图1中的逻辑门器件进行集成得到的，图4中的器件进行集成或图1和图4中的器件进行混合集成的方式不应认为超出本发明的范围。

为了便于读者理解，接下来给出一个具体的例子：若已存储的序列为1100，数据库中的数据为01011100，根据已存储的数据，将图3中的数据检索芯片设置为4个图1中的逻辑门器件的并联，将相应的第一忆阻器的阻值设置为1100对应的阻值，将数据库中的数据分块以适应检索的要求，分别为0101和1100，首先控制器0101输入到对应的第一忆阻器，经过芯片运算后，读取对应的第二忆阻器的电流，得到相应的异或逻辑运算结果，即1001，其汉明距离为2，说明已存储的序列与待检索的序列不同，输出检索失败；然后将第二块序列1100进行同样的操作，得到结果为0000，其汉明距离为0，输出检索成功。

图8示出了一种检索任务执行方法，应用于图7的检索任务执行芯片，其具体步骤包括：

S801、所述芯片中已存储n个第一逻辑值A1-An，所述n个第一逻辑值A1-An由n个第一忆阻器的阻值R11-R1n表示，所述已存储的n个第一逻辑值A1-An构成已存储的数据序列；

S802、所述总控制器40将n个第二逻辑值B1-Bn构成的待检索数据序列分别发送至n个控制器301-30n；

S803、所述n个控制器中的任意一个控制器30i执行如下操作：

将接收到的第二逻辑值Bi转换为所述第一电压V1i；向所述第二忆阻器输入第二电压VCC；向所述定值电阻输入第三电压V1i’，所述第三电压为所述第二逻辑值进行逻辑非运算后得到的逻辑值对应的电压；

S804、根据所述第二忆阻器的阻值R2i确定逻辑运算结果Ci；

S805、所述n个控制器301-30n分别将确定的n个逻辑运算结果C1-Cn发送到所述总控制器40；

S806、所述总控制器40根据所述n个逻辑运算结果C1-Cn确定所述已存储的数据序列A1-An是否与所述待检索的数据序列B1-Bn一致。

具体的，检索结果的确定是根据n个所述控制器将读取到的逻辑运算结果的汉明距离确定的，针对异或逻辑而言，将n个第一忆阻器的电压值V11-V1n表示的已存储的逻辑值A1-An与n个第一忆阻器的电阻值R11-R1n表示的待检索逻辑值B1-Bn进行异或得到的C11-C1n的值中1的值进行统计，其数值为相应序列的汉明距离。进一步的，可以将数据的位置进行标引，便于检索任务后的数据进一步处理。

需要说明的是将第一忆阻器的阻值设定为已存储的序列，将控制器施加在第一忆阻器上的电压设置为待检索的数据是因为：第一忆阻器两端的电压差未超过阈值电压，其阻值在设定后不会再发生变化，而其电压在控制器的控制下，可以在高低电平之间进行切换，其针对的检索场景也是一个固定的短序列在海量的数据库序列中的检索，与第一忆阻器的电阻与电压的特性是相应的。

实施例四：

考虑到集成芯片的器件精简的需求，图9示出了将图7中的控制器功能进一步集成后的芯片。

所述芯片包括：1个控制器30，n个第一忆阻器101-10n、n个第二忆阻器201-20n、n个定值电阻401-40n，其中一个第一忆阻器10i，一个第二忆阻器20i和一个定值电阻40i与控制器30组成一个逻辑门器件(与图7相比，控制器30在n个逻辑门器件中共用)，所述逻辑门器件中所述第一忆阻器10i和第二忆阻器20i的正极101i、201i与所述控制器30连接；所述第一忆阻器和第二忆阻器的负极102i、202i相连并与所述定值电阻40i的一端连接；所述定值电阻40i的另一端与所述控制器30连接。

在本发明实施例中，通过所述n个第一忆阻器(101-10n)的阻值存储二进制数据序列，例如，当需要存储二进制数据序列(A1-An)时，则首先确定二进制数据序列(A1-An)各个数据位对应的是高阻态还是低阻态，将每个数据位对应的第一忆阻器设置为对应的阻态，这样，即可将二进制数据序列(A1-An)存储至所述芯片。当用户需要检索所述芯片中是否存储跟二进制数据序列(B1-Bn)相同的二进制数据时，则控制器30响应用户的输入将二进制数据序列(B1-Bn)对应的各数据位转换为各数据位对应的第一电压，然后将n个第一电压分别输入所述芯片的n个第一忆阻器。同时向第二忆阻器输入第二电压，及向n个定值电阻输入第三电压。然后，所述控制器读取对应的n个第二忆阻器的阻值，并将第二忆阻器的阻值转换为二进制数据序列，再对所述二进制数据序列计算汉明距离，根据汉明距离即可确定二进制数据序列(B1-Bn)是否存储在所述芯片中。

具体的，检索结果的确定是根据n个所述控制器将读取到的逻辑运算结果的汉明距离确定的，针对异或逻辑而言，将n个第一忆阻器的电压值V11-V1n表示的逻辑值A1-An与n个第一忆阻器的电阻值R11-R1n表示的逻辑值B11-B1n进行异或得到的C11-C1n的值中1的值进行统计，其数值为相应序列的汉明距离。若汉明距离为0，说明在待检索序列中检索到与已存储序列相同的序列。进一步的，可以将数据的位置进行标引，便于检索任务后的数据进一步处理。

同样图9中的芯片仅仅是将图1中的逻辑门器件进行集成得到的，图4中的器件进行集成或图1和图4中的器件进行混合集成的方式不应认为超出本发明的范围。

需要说明的是，图7、9中并未示出将定值电阻40i进行集成的情形，这是考虑到每个定值电阻对逻辑门器件的输出的影响是单独的，具体是通过定值电阻与控制器之间的电压决定的，如果进行集成，则定值电阻对每个逻辑门器件的影响相同，导致芯片只能比对相同的逻辑值组成的序列，影响芯片的实际应用。

图10示出了一种检索任务执行方法，应用于图9的检索任务执行芯片，其具体步骤包括：

S1001、所述芯片中已存储n个第一逻辑值A1-An，所述n个第一逻辑值A1-An由n个第一忆阻器的阻值R11-R1n表示，所述已存储的n个第一逻辑值A1-An构成已存储的数据序列；

S1002、所述控制器30将所述n个第二逻辑值B1-Bn分别转换为第一电压V11-V1n；所述控制器分别向所述n个第二忆阻器输入第二电压VCC；所述控制器分别向所述n个定值电阻输入第三电压V11’-V1n’，所述第三电压为所述第二逻辑值进行逻辑非运算后得到的逻辑值对应的电压；

S1003、所述控制器根据所述n个第二忆阻器的阻值R21-R2n确定n个逻辑运算结果C1-Cn；

S1004、所述控制器根据所述n个逻辑运算结果C1-Cn确定所述已存储的数据序列A1-An是否与所述待检索的数据序列B1-Bn一致。

具体的，检索结果的确定是根据所述控制器将读取到的逻辑运算结果的汉明距离确定的，针对异或逻辑而言，将n个第一忆阻器的电压值V11-V1n表示的逻辑值A1-An与n个第一忆阻器的电阻值R11-R1n表示的逻辑值B1-Bn进行异或得到的C11-C1n的值中1的值进行统计，其数值为相应序列的汉明距离。进一步的，可以将数据的位置进行标引，便于检索任务后的数据进一步处理。

需要说明的是将第一忆阻器的阻值设定为待检索的序列，将第一忆阻器电压设置为已存储的数据是因为：第一忆阻器两端的电压差未超过阈值电压，其阻值在设定后不会再发生变化，而其电压在控制器的控制下，可以在高低电平之间进行切换，其针对的检索场景也是一个固定的短序列在海量的数据库序列中的检索，与第一忆阻器的电阻与电压的特性是相同的。

另外，可以将逻辑门器件，检索任务执行芯片的异或输入输出结果从相应的存储单元中读取或写入。存储单元可以为易失性存储器(volatile ieiory)，例如随机存取存储器(random-access ieiory，RAI),所述存储单元也可以为非易失性存储器(non-volatileieiory)，例如只读存储器(read-only ieiory，ROI)，快闪存储器(flash ieiory)，硬盘(hard disk drive，HDD)或固态硬盘(solid-state drive，SSD)；所述存储单元还可以包括上述种类的存储器的组合。

控制器10是器件的控制中心，利用各种接口和线路连接设备的各个部分，通过运行或执行存储在存储单元内的软件程序和/或模块，以及调用存储在存储单元内的数据，执行所述检索任务。所述控制器10可以为计算机中的处理器，也可以为通过器件实现的逻辑单元等，在此不作限定。

需要理解，本文中的“第一”，“第二”等描述，仅仅为了描述的简单而对相似概念进行区分，并不具有其他限定作用。

本领域普通技术人员应该还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (14)

1.一种逻辑门器件，其特征在于，包括第一忆阻器、第二忆阻器、定值电阻和控制器，所述第一忆阻器和第二忆阻器的极性相同的一端与所述控制器连接；所述第一忆阻器和第二忆阻器的极性相同的另一端相连并与所述定值电阻的一端连接；所述定值电阻的另一端与所述控制器连接；

所述第一忆阻器的阻值表示进行逻辑运算的第一逻辑值；

所述控制器用于将进行逻辑运算的第二逻辑值转换为第一电压，并将所述第一电压输入所述第一忆阻器，所述第一电压低于忆阻器由高阻态变为低阻态的阈值电压及忆阻器由低阻态变为高阻态的阈值电压；

所述控制器用于向所述第二忆阻器输入第二电压；

所述控制器用于向所述定值电阻输入第三电压，所述第三电压为所述第二逻辑值进行逻辑非运算后得到的逻辑值对应的电压；

所述控制器用于根据所述第二忆阻器的阻值确定逻辑运算结果。

2.根据权利要求1所述的逻辑门器件，其特征在于，当满足以下条件时，所述逻辑门为异或门，

所述第一忆阻器和第二忆阻器的极性相同的一端为正极，所述第一忆阻器和第二忆阻器的极性相同的另一端为负极；

所述第一忆阻器的阻值表示进行逻辑运行的第一逻辑值具体为:所述第一忆阻器的高阻态表示逻辑1，所述第一忆阻器的低阻态表示逻辑0；

所述控制器用于将进行逻辑运算的第二逻辑值转换为第一电压具体为：

所述控制器用于将第二逻辑值1转换为表示高电平的第一电压，将第二逻辑值0转换为表示低电平的第一电压；

所述控制器还用于将所述第二忆阻器的阻值初始化为高阻态；

所述控制器根据所述第二忆阻器的阻值确定逻辑运算的结果具体为：当所述第二忆阻器的阻值为高阻态时，则确定所述逻辑运算的结果为逻辑1，当所述第二忆阻器的阻值为低阻态时，则确定所述逻辑运算的结果为逻辑0。

3.根据权利要求1所述的逻辑门器件，其特征在于，当满足以下条件时，所述逻辑门为同或门：

所述第一忆阻器和第二忆阻器的极性相同的一端为负极，所述第一忆阻器和第二忆阻器的极性相同的另一端为正极；

所述第一忆阻器的阻值表示进行逻辑运行的第一逻辑值具体为:所述第一忆阻器的高阻态表示逻辑1，所述第一忆阻器的低阻态表示逻辑0；

所述控制器用于将进行逻辑运算的第二逻辑值转换为第一电压具体为：

所述控制器用于将第二逻辑值1转换为表示高电平的第一电压，将第二逻辑值0转换为表示低电平的第一电压；

所述控制器还用于将所述第二忆阻器的阻值初始化为阻态；

所述控制器根据所述第二忆阻器的阻值确定逻辑运算的结果具体为：当所述第二忆阻器的阻值为高阻态时，则确定所述逻辑运算的结果为逻辑1，当所述第二忆阻器的阻值为低阻态时，则确定所述逻辑运算的结果为逻辑0。

4.根据权利要求2或3所述的逻辑门器件，其特征在于，所述控制器根据所述第二忆阻器的阻值确定所述第一逻辑值和所述第二逻辑值的逻辑运算结果时，具体用于：

将所述第二电压调整为第四电压，所述第四电压不会引起所述第二忆阻器阻值的变化；

读取所述第二忆阻器的阻值。

5.根据权利要求2或3所述的逻辑门器件，其特征在于，所述定值电阻的阻值为忆阻器的高低阻值乘积的平方根。

6.一种逻辑门器件实现逻辑运算的方法，其特征在于，所述逻辑门器件包括第一忆阻器、第二忆阻器、定值电阻和控制器，所述第一忆阻器和第二忆阻器的极性相同的一端与所述控制器连接；所述第一忆阻器和第二忆阻器极性相同的另一端相连并与所述定值电阻的一端连接；所述定值电阻的另一端与所述控制器连接；

所述方法包括：

所述控制器根据逻辑运算的第一逻辑值设置所述第一忆阻器的阻值；

所述控制器将进行逻辑运算的第二逻辑值转换为第一电压，并将所述第一电压输入与第一忆阻器相连的一极,所述第一电压低于忆阻器由高阻态变为低阻态的阈值电压及忆阻器由低阻态变为高阻态的阈值电压；

所述控制器向所述第二忆阻器输入第二电压，所述第二电压高于所述阈值电压；

所述控制器向所述定值电阻输入第三电压，所述第三电压为所述第二逻辑值进行逻辑非运算后得到的逻辑值对应的电压；

所述控制器根据所述第二忆阻器的阻值确定逻辑运算结果。

7.根据权利要求6所述的逻辑门器件实现逻辑运算的方法，其特征在于，当满足以下条件时，所述逻辑门为异或门：

所述第一忆阻器和第二忆阻器的极性相同的一端为正极，所述第一忆阻器和第二忆阻器的极性相同的另一端为负极；

所述第一忆阻器的阻值表示进行逻辑运行的第一逻辑值具体为:所述第一忆阻器的高阻态表示逻辑1，所述第一忆阻器的低阻态表示逻辑0；

所述控制器将进行逻辑运算的第二逻辑值转换为第一电压具体为：

所述控制器将第二逻辑值1转换为表示高电平的第一电压，将第二逻辑值1转换为表示低电平的第一电压；

所述控制器还将所述第二忆阻器的阻值初始化为高阻态；

所述控制器根据所述第二忆阻器的阻值确定逻辑运算的结果具体为：当所述第二忆阻器的阻值为高阻态时，则确定所述逻辑运算的结果为逻辑1，当所述第二忆阻器的阻值为低阻态时，则确定所述逻辑运算的结果为逻辑0。

8.根据权利要求6所述的逻辑门器件实现逻辑运算的方法，其特征在于，当满足以下条件时，所述逻辑门为同或门：

所述第一忆阻器和第二忆阻器的极性相同的一端为负极，所述第一忆阻器和第二忆阻器的极性相同的另一端为正极；

所述第一忆阻器的阻值表示进行逻辑运行的第一逻辑值具体为:所述第一忆阻器的高阻态表示逻辑1，所述第一忆阻器的低阻态表示逻辑0；

所述控制器将进行逻辑运算的第二逻辑值转换为第一电压具体为：

所述控制器将第二逻辑值1转换为表示高电平的第一电压，将第二逻辑值1转换为表示低电平的第一电压；

所述控制器还将所述第二忆阻器的阻值初始化为阻态；

所述控制器根据所述第二忆阻器的阻值确定逻辑运算的结果具体为：当所述第二忆阻器的阻值为高阻态时，则确定所述逻辑运算的结果为逻辑1，当所述第二忆阻器的阻值为低阻态时，则确定所述逻辑运算的结果为逻辑0。

9.根据权利要求7或8所述的逻辑门器件实现逻辑运算的方法，其特征在于，

所述控制器根据所述第二忆阻器的阻值确定所述第一逻辑值和所述第二逻辑值的逻辑运算结果时，具体用于：

将所述第二电压调整为第四电压，所述第四电压不会引起所述第二忆阻器阻值的变化；

读取所述第二忆阻器的阻值。

10.根据权利要求7或8所述的逻辑门器件实现逻辑运算的方法，其特征在于，所述定值电阻的阻值为忆阻器的高低阻值乘积的平方根。

11.一种芯片，其特征在于，

所述芯片包括n个如权利要求1-5任意一项所述的逻辑门器件及总控制器；

所述n个逻辑门器件的n个第一忆阻器和n个第二忆阻器的极性相同的一级相连，所述n个逻辑门器件的n个控制器与所述总控制器相连；

其中，所述n个逻辑门器件的n个第一忆阻器的阻值所表示的第一逻辑值构成已存储的数据序列，输入所述n个控制器用于向对应的n个第一忆阻器输入的第一电压，所述n个第一电压表示待检索的数据序列的n个第二逻辑值；

n个所述控制器分别用于将确定的逻辑运算结果发送到所述总控制器；

所述总控制器用于根据所述n个逻辑门器件的逻辑运算结果确定所述待检索的数据序列是否与所述已存储的数据序列一致。

12.一种芯片，其特征在于，所述芯片包括n个如权利要求1-5任意一项所述的逻辑门器件，其中，所述n个逻辑门器件中的控制器为所述n个逻辑门共用的控制器，所述n个逻辑门器件的n个第一忆阻器和n个第二忆阻器的负极相连，

其中，所述n个逻辑门器件的n个第一忆阻器的阻值所表示的第一逻辑值构成已存储的数据序列，输入所述控制器用于向对应的n个第一忆阻器输入的第一电压，所述n个第一电压表示待检索的数据序列的n个第二逻辑值；

所述控制器用于根据所述n个逻辑门器件的逻辑运算结果确定所述待检索的数据序列是否与所述已存储的数据序列一致。

13.一种应用于权利要求11所述的芯片的数据检索方法，，其特征在于，

所述芯片中已存储n个第一逻辑值，所述n个第一逻辑值由n个第一忆阻器的阻值表示，所述已存储的n个第一逻辑值构成已存储的数据序列；

所述总控制器将n个第二逻辑值构成的待检索数据序列分别发送至n个控制器；

所述n个控制器中的任意一个控制器执行如下操作：

将接收到的第二逻辑值转换为所述第一电压；

向所述第二忆阻器输入第二电压；

向所述定值电阻输入第三电压，所述第三电压为所述第二逻辑值进行逻辑非运算后得到的逻辑值对应的电压；

根据所述第二忆阻器的阻值确定逻辑运算结果；

所述n个控制器分别将确定的n个逻辑运算结果发送到所述总控制器；

所述总控制器根据所述n个逻辑运算结果确定所述已存储的数据序列是否与所述待检索的数据序列一致。

14.一种应用于权利要求12所述的芯片的数据检索方法其特征在于，

所述芯片中已存储n个第一逻辑值，所述n个第一逻辑值由n个第一忆阻器的阻值表示，所述已存储的n个第一逻辑值构成已存储的数据序列；

所述控制器将所述n个第二逻辑值分别转换为第一电压；

所述控制器分别向所述n个第二忆阻器输入第二电压；

所述控制器分别向所述n个定值电阻输入第三电压，所述第三电压为所述第二逻辑值进行逻辑非运算后得到的逻辑值对应的电压；

所述控制器根据所述n个第二忆阻器的阻值确定n个逻辑运算结果；

所述控制器根据所述n个逻辑运算结果确定所述已存储的数据序列是否与所述待检索的数据序列一致。

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