CN117476464A - 半导体结构的形成方法 - Google Patents
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- CN117476464A CN117476464A CN202210904332.7A CN202210904332A CN117476464A CN 117476464 A CN117476464 A CN 117476464A CN 202210904332 A CN202210904332 A CN 202210904332A CN 117476464 A CN117476464 A CN 117476464A
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- 238000000034 method Methods 0.000 title claims abstract description 87
- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 238000005530 etching Methods 0.000 claims abstract description 73
- 239000000758 substrate Substances 0.000 claims abstract description 51
- 239000000463 material Substances 0.000 claims abstract description 44
- 238000002955 isolation Methods 0.000 claims description 87
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 12
- 238000001312 dry etching Methods 0.000 claims description 7
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 4
- 239000007769 metal material Substances 0.000 abstract description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- 238000005498 polishing Methods 0.000 description 9
- 239000003989 dielectric material Substances 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000007517 polishing process Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 4
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 3
- WMFOQBRAJBCJND-UHFFFAOYSA-M Lithium hydroxide Chemical compound [Li+].[OH-] WMFOQBRAJBCJND-UHFFFAOYSA-M 0.000 description 3
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 3
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-M hydroxide Chemical compound [OH-] XLYOFNOQVPJJNP-UHFFFAOYSA-M 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- AXCZMVOFGPJBDE-UHFFFAOYSA-L calcium dihydroxide Chemical compound [OH-].[OH-].[Ca+2] AXCZMVOFGPJBDE-UHFFFAOYSA-L 0.000 description 1
- 239000000920 calcium hydroxide Substances 0.000 description 1
- 229910001861 calcium hydroxide Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000011068 loading method Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种半导体结构的形成方法，包括：提供衬底；在衬底上形成若干沿第一方向平行排布的伪栅结构，伪栅结构包括伪栅介质层；在衬底上形成介质层，介质层覆盖伪栅结构的部分侧壁，且介质层的顶部表面低于伪栅结构的顶部表面；在介质层上形成刻蚀停止层，刻蚀停止层暴露出伪栅结构的顶部表面，且刻蚀停止层的材料与伪栅介质层的材料不同；去除伪栅结构，在介质层内形成栅极开口；在栅极开口内形成初始栅极结构。通过在介质层上形成刻蚀停止层，能够避免在去除伪栅结构的过程中，对介质层造成损伤，进而在形成栅极结构的过程，避免栅极结构的金属材料填充在介质层的凹槽内，进而造成相邻的栅极结构短接，以此提升最终形成的半导体结构的性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。
背景技术
在传统的MOS晶体管工艺中，通常采用重掺杂的多晶硅作为栅极材料。 随着半导体器件的集成化和微型化的发展，容易出现漏电量增加和栅极损耗 等问题。为解决上述的问题，金属栅极(Metal Gate)工艺得到广泛关注。
在现有的金属栅极的形成方法中，首先在半导体衬底上采用多晶硅形成 伪栅结构，去除所述伪栅极结构以形成位于栅极侧墙之间的凹槽，在所述凹 槽内形成高K介质层以及功函数层，在对功函数层进行退火处理之后，在凹 槽内的功函数层的表面填充金属，以形成所述金属栅极。
然而，现有技术的金属栅极形成的过程中仍存在诸多问题。
发明内容
本发明解决的技术问题是提供一种半导体结构的形成方法，以提升器件 结构的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供 衬底；在所述衬底上形成若干沿第一方向平行排布的伪栅结构，所述伪栅结 构包括伪栅介质层；在所述衬底上形成介质层，所述介质层覆盖所述伪栅结 构的部分侧壁，且所述介质层的顶部表面低于所述伪栅结构的顶部表面；在 所述介质层上形成刻蚀停止层，所述刻蚀停止层暴露出所述伪栅结构的顶部 表面，且所述刻蚀停止层的材料与所述伪栅介质层的材料不同；在形成刻蚀 停止层之后，去除所述伪栅结构，在所述介质层内形成栅极开口；在所述栅 极开口内形成初始栅极结构。
可选的，所述刻蚀停止层的材料包括：氮化钛。
可选的，所述刻蚀停止层的厚度为20埃-50埃。
可选的，所述介质层的形成方法包括：在所述衬底上形成初始介质层， 所述初始介质层覆盖所述伪栅结构的侧壁；回刻蚀所述初始介质层，形成所 述介质层。
可选的，所述刻蚀停止层的形成方法包括：在所述介质层上形成初始刻 蚀停止层，所述初始刻蚀停止层覆盖所述介质层和所述伪栅结构的顶部表面； 对所述初始刻蚀停止层进行第一平坦化处理，直至暴露出所述伪栅结构的顶 部表面为止，形成所述刻蚀停止层。
可选的，若干所述初始栅极结构包括：初始第一栅极结构、以及若干初 始第二栅极结构。
可选的，在形成若干所述初始栅极结构之后，还包括：在所述刻蚀停止 层上形成图形化层，所述图形化层内具有第一图形化开口，所述第一图形化 开口沿所述第一方向延伸，且所述第一图形化开口暴露出部分所述刻蚀停止 层、部分所述初始第一栅极结构以及部分所述初始第二栅极结构；以所述图 形化层为掩膜，刻蚀去除部分所述初始第一栅极结构、部分所述初始第二栅 极结构以及部分所述衬底，使得所述初始第一栅极结构形成第一栅极结构、 所述初始第二栅极结构形成第二栅极结构、以及形成第一隔离开口，所述第 一隔离开口沿所述第一方向贯穿所述第一栅极结构以及所述第二栅极结构； 在所述第一隔离开口内形成第一隔离结构。
可选的，以所述图形化层为掩膜，刻蚀去除部分所述初始第一栅极结构、 部分所述初始第二栅极结构以及部分所述衬底的工艺包括：干法刻蚀工艺。
可选的，所述干法刻蚀工艺的工艺参数包括：采用Cl2和CF4为主的混合 气体等离子蚀刻，腔室压力5mTorr～50mTorr,气体总流量500sccm～1500sccm。
可选的，所述第一隔离结构和所述图形化层的材料相同，且所述第一隔 离结构填充满所述第一图形化开口。
可选的，所述第一隔离结构的材料包括：氮化硅；所述图形化层的材料 包括：氮化硅。
可选的，所述衬底包括：沿所述第一方向排布的若干器件区、以及位于 相邻所述器件区之间的隔离区；所述第一栅极结构位于所述隔离区上，若干 所述第二栅极结构分别位于所述器件区上。
可选的，在形成所述第一隔离结构之后，还包括：在所述图形化层内形 成第二图形化开口，所述第二图形化开口沿第二方向延伸且暴露出所述第一 栅极结构的顶部表面，所述第一方向与所述第二方向垂直；以所述图形化层 为掩膜，刻蚀去除所述第一栅极结构以及部分所述衬底，在所述介质层和所 述衬底内形成第二隔离开口；在所述第二隔离开口内形成第二隔离结构，且 所述第二隔离结构填充满所述第二图形化开口。
可选的，所述第二隔离结构的材料包括：氧化硅。
可选的，在形成所述第二隔离结构之后，还包括：对所述第一隔离结构、 第二隔离结构以及图形化层进行第二平坦化处理，直至暴露出所述刻蚀停止 层的顶部表面为止。
可选的，在所述第二平坦化处理之后，还包括：对所述刻蚀停止层、第 一隔离结构、第二隔离结构以及第二栅极结构进行第三平坦化处理，直至暴 露出所述介质层的顶部表面为止。
可选的，所述衬底包括：基底以及位于所述基底上的若干鳍部，所述伪 栅结构横跨所述鳍部，且覆盖所述鳍部的部分侧壁和顶部表面。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案的形成方法中，通过在所述介质层上形成所述刻蚀停止 层，能够避免在去除所述伪栅结构的过程中，对所述介质层造成损伤，进而 在形成所述栅极结构的过程，避免栅极结构的金属材料填充在所述介质层的 凹槽内，进而造成相邻的所述栅极结构短接，以此提升最终形成的半导体结 构的性能。
进一步，在形成若干所述初始栅极结构之后，还包括：在所述刻蚀停止 层上形成图形化层，所述图形化层内具有第一图形化开口，所述第一图形化 开口沿所述第一方向延伸，且所述第一图形化开口暴露出部分所述刻蚀停止 层、部分所述初始第一栅极结构以及部分所述初始第二栅极结构；以所述图 形化层为掩膜，刻蚀去除部分所述初始第一栅极结构、部分所述初始第二栅 极结构以及部分所述衬底，使得所述初始第一栅极结构形成第一栅极结构、 所述初始第二栅极结构形成第二栅极结构、以及形成第一隔离开口，所述第 一隔离开口沿所述第一方向贯穿所述第一栅极结构以及所述第二栅极结构； 在所述第一隔离开口内形成第一隔离结构。通过在所述介质层的顶部表面和 形成所述刻蚀停止层，使得在形成所述第一隔离开口时不会刻蚀所述介质层， 使得形成的所述第一隔离结构仅位于所述第一栅极结构和所述第二栅极结构 内。进而使得后续形成在所述介质层内，且与源漏掺杂层连接的导电层与所 述第一隔离结构之间相互分立，能够保证所述导电层的完整性，避免了所述 导电层被隔断或增大内部电阻的问题，以此提升器件结构的性能。
进一步，所述刻蚀停止层的厚度为20埃至50埃。当所述刻蚀停止层的 厚度小于20埃，所述刻蚀停止层的厚度太薄，对介质层的保护作用不够；当 所述刻蚀停止层的厚度大于50埃的时候，所述刻蚀停止层的厚度太厚，在栅 极结构平坦化的过程中需要去除，增加栅极结构平坦化的工艺时间，会带来 额外的负载效应。
附图说明
图1至图3是一种半导体结构的形成方法各步骤结构示意图；
图4至图24是本发明半导体结构形成方法实施例各步骤结构示意图。
具体实施方式
正如背景技术所述，现有技术采用栅极切断工艺仍存在诸多问题。以下 将结合附图进行具体说明。
图1至图3是一种半导体结构的形成方法各步骤结构示意图。
请参考图1，提供衬底，所述衬底包括基底100以及位于所述基底100上 的鳍部101；在所述衬底上形成若干伪栅结构102，所述伪栅结构102横跨所 述鳍部101，且覆盖所述鳍部101的部分侧壁和顶部表面；在所述伪栅结构 102的侧壁形成侧墙103；以所述伪栅结构102和所述侧墙103为掩膜刻蚀所 述鳍部101，在所述鳍部101内形成源漏开口(未标示)；在所述源漏开口内 形成源漏掺杂层104；在所述衬底上形成介质层105，所述介质层105覆盖所 述伪栅结构102和所述侧墙103，且暴露出所述伪栅结构102和所述侧墙103 的顶部表面。
请参考图2，去除所述伪栅结构102，在所述介质层105内形成栅极开口 (未标示)；在所述栅极开口内形成栅极结构106。
在本实施例中，所述伪栅结构102包括伪栅介质层、以及位于所述伪栅 介质层上的伪栅层(未标示)，所述伪栅介质层的材料采用氧化硅，所述伪栅 层的材料采用多晶硅。然而，由于所述伪栅介质层的材料和所述介质层105 的材料相同，在去除所述伪栅介质层的过程中，会对所述介质层105造成一 定的损伤，在所述介质层内形成凹槽(未标示)。在形成所述栅极结构106的 过程中，沉积的金属材料不但会填充在所述栅极开口内，也会填充在所述凹 槽内(如图2中A部分所示)。若不对填充在所述凹槽内的金属材料进行处理， 填充在所述凹槽内的金属容易使得相邻的所述栅极结构106之间发生短接； 若采用化学研磨工艺将所述凹槽内的金属去除，所述化学研磨工艺同样会对 所述栅极结构进行研磨，进而使得所述栅极结构106的高度降低(如图3所 示)，影响最终形成的半导体结构的性能。
在此基础上，本发明提供一种半导体结构的形成方法，。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图 对本发明的具体实施例做详细地说明。
图4至图24是本发明实施例的一种半导体结构的形成过程的结构示意 图。
请参考图4和图5，图5是图4中沿A-A线截面示意图，提供衬底。
在本实施例中，所述衬底包括：沿所述第一方向(图中X方向)排布的 若干器件区I、以及位于相邻所述器件区I之间的隔离区II。
在本实施例中，所述衬底包括基底200以及位于所述基底200上的若干 相互分立的鳍部201。
在本实施例中，所述基底200和所述鳍部201的形成方法包括：提供初 始衬底(未图示)，图形化刻蚀所述初始衬底，形成所述基底200以及位于所 述基底200上的若干相互分立的鳍部201。
在本实施例中，所述基底200的材料为硅；在其他实施例中，所述基底 的材料还可以为锗、锗化硅、碳化硅、绝缘体上硅(SOI)、绝缘体上锗(GOI)； 或者还可以为其它材料，如砷化镓或镓化铟等III-V族化合物。
在本实施例中，所述鳍部201的材料为硅；在其他的实施例中，所述鳍 部的材料还可以为锗、锗化硅、碳化硅、砷化镓或者镓化铟。
请参考图6，图6和图5的视图方向一致，在所述衬底上形成隔离层202， 所述隔离层202覆盖部分所述鳍部201的侧壁，且所述隔离层202的顶部表 面低于所述鳍部201的顶部表面。
所述隔离层202的形成方法包括：在所述衬底上形成初始隔离层(未图 示)；刻蚀去除部分所述初始隔离层，形成所述隔离层202，所述隔离层202 顶部表面低于所述鳍部201顶部表面。
所述隔离层202的材料采用绝缘材料，所述绝缘材料包括氧化硅、碳化 硅(SiC)、氮氧化硅(SiON)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、碳氮 氧化硅(SiOCN)和碳氮硼化硅(SiCBN)等材料中的一种或多种组合；在本 实施例中，所述隔离层202的材料采用氧化硅。
请参考图7和图8，图8是图7中沿B-B线截面示意图，在形成所述隔 离层202之后，在所述衬底上形成若干沿第一方向平行排布的伪栅结构203， 所述伪栅结构203包括伪栅介质层(未标示)。
在本实施例中，所述伪栅结构203还包括：位于所述伪栅介质层上的伪 栅层(未标示)。
在本实施例中，所述伪栅介质层的材料包括高K介质材料。
所述伪栅层的材料包括多晶硅或无定型硅。在本实施例中，所述伪栅层 的材料采用多晶硅。
请继续参考图7，在所述伪栅结构203的侧壁形成所述侧墙204。
在本实施例中，所述侧墙204的形成方法包括：在所述伪栅结构203的 侧壁和顶部表面、以及所述隔离层202上形成侧墙材料层(未图示)；回刻蚀 所述侧墙材料层直至暴露出所述伪栅结构203和所述隔离层202的顶部表面 为止，形成所述侧墙204。
所述侧墙204的材料包括氮化硅、氧化硅、氮氧化硅、碳化硅(SiC)、 碳氧化硅(SiOC)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)和碳氮硼化硅 (SiCBN)等材料中的一种或多种组合。在本实施例中，所述侧墙204的材料 采用氮化硅。
请参考图9，图9和图7的视图方向一致，在形成所述伪栅结构203和所 述侧墙204之后，在所述衬底内形成若干源漏开口(未标示)，若干所述源漏 开口分别位于所述伪栅结构203两侧；在所述源漏开口内形成源漏掺杂层205。
在本实施例中，所述源漏开口的形成方法包括：以所述伪栅结构203和 所述侧墙204为掩膜刻蚀所述衬底，形成所述源漏开口。
在本实施例中，所述源漏掺杂层205的方法包括：采用外延生长工艺在 所述源漏开口内形成外延层(未图示)；在所述外延生长过程中对所述外延层 进行原位掺杂，在所述外延层中掺入源漏离子，形成所述源漏掺杂层205。
请参考图10，图10和图8的视图方向一致，在所述衬底上形成介质层 206，所述介质层206覆盖所述伪栅结构203的部分侧壁，且所述介质层206 的顶部表面低于所述伪栅结构203的顶部表面。
在本实施例中，所述介质层206的形成方法包括：在所述衬底上形成初 始介质层(未图示)，所述初始介质层覆盖所述伪栅结构203的侧壁；回刻蚀 所述初始介质层，形成所述介质层206。
在本实施例中，所述介质层206的材料采用氧化硅；在其他实施例中， 所述介质层的材料还可以为低K介质材料(低K介质材料指相对介电常数低于 3.9的介质材料)或超低K介质材料(超低K介质材料指相对介电常数低于2.5 的介质材料)。
请参考图11，在所述介质层206上形成刻蚀停止层207，所述刻蚀停止 层207暴露出所述伪栅结构203的顶部表面，且所述刻蚀停止层207的材料 与所述伪栅介质层的材料不同。
在本实施例中，通过在所述介质层206上形成所述刻蚀停止层207，能够 避免在后续去除所述伪栅结构203的过程中，对所述介质层206造成损伤， 进而在后续形成栅极结构的过程，避免所述栅极结构的金属材料填充在所述 介质层206的凹槽内，进而造成相邻的所述栅极结构短接，以此提升最终形 成的半导体结构的性能。
在本实施例中，所述刻蚀停止层207的形成方法包括：在所述介质层206 上形成初始刻蚀停止层(未图示)，所述初始刻蚀停止层覆盖所述介质层206 和所述伪栅结构203的顶部表面；对所述初始刻蚀停止层进行第一平坦化处 理，直至暴露出所述伪栅结构203的顶部表面为止，形成所述刻蚀停止层207。
在本实施例中，所述刻蚀停止层207的材料采用氮化钛。
在本实施例中，所述刻蚀停止层207的厚度为20埃至50埃。当所述刻 蚀停止层207的厚度小于20埃，所述刻蚀停止层207的厚度太薄，对介质层 的保护作用不够；当所述刻蚀停止层207的厚度大于50埃的时候，所述刻蚀 停止层207的厚度太厚，在栅极结构平坦化的过程中需要去除，增加栅极结 构平坦化的工艺时间，会带来额外的负载效应。
在本实施例中，所述第一平坦化处理采用化学机械研磨工艺。
请参考图12，在形成刻蚀停止层207之后，去除所述伪栅结构203，在 所述介质层206内形成栅极开口208。
在本实施例中，去除所述伪栅结构203的工艺采用湿法刻蚀工艺；在其 他实施例中，去除所述伪栅结构的工艺还可以采用干法刻蚀工艺。
请参考图13，图13和图7的视图方向一致，在所述栅极开口208内形成 初始栅极结构。
在本实施例中，所述初始栅极结构包括：位于所述栅极开口208底部表 面和侧壁的栅介质层、位于所述栅介质层上的功函数层、以及位于所述功函 数层上的栅极层(未标示)。
在本实施例中，所述栅介质层的形成工艺采用原子层沉积工艺。
在本实施例中，所述栅介质层的材料采用高K介质层。
在本实施例中，若干所述初始栅极结构包括：初始第一栅极结构209、以 及若干初始第二栅极结构210。
请参考图14和图15，图15是图14中沿C-C线截面示意图，在所述刻 蚀停止层207上形成图形化层211，所述图形化层211内具有第一图形化开口 212，所述第一图形化开口212沿所述第一方向延伸，且所述第一图形化开口 212暴露出部分所述刻蚀停止层207、部分所述初始第一栅极结构209以及部 分所述初始第二栅极结构210。
在本实施例中，所述图形化层211的形成方法包括：在所述刻蚀停止层 207上形成初始图形化层(未图示)；在所述初始图形化层上形成第一光刻胶 层(未图示)，所述第一光刻胶层暴露出部分所述初始图形化层的顶部表面； 以所述第一光刻胶层为掩膜，刻蚀所述初始图形化层，直至暴露出所述刻蚀 停止层207为止，形成所述图形化层211。
请参考图16和图17，图16是省略图形化层211的俯视图，图17是图 16中沿D-D线截面示意图，以所述图形化层211为掩膜，刻蚀去除部分所述 初始第一栅极结构209、部分所述初始第二栅极结构210以及部分所述衬底， 使得所述初始第一栅极结构209形成第一栅极结构213、所述初始第二栅极结 构210形成第二栅极结构214、以及形成第一隔离开口215，所述第一隔离开 口215沿所述第一方向贯穿所述第一栅极结构213以及所述第二栅极结构 214。
在本实施例中，通过在所述介质层206的顶部表面和形成所述刻蚀停止 层207，使得在形成所述第一隔离开口215时不会刻蚀所述介质层206，使得 后续形成的第一隔离结构仅位于所述第一栅极结构213和所述第二栅极结构 214内。进而使得后续形成在所述介质层内206，且与源漏掺杂层205连接的 导电层(未图示)与所述第一隔离结构之间相互分立，能够保证所述导电层 的完整性，避免了所述导电层被隔断或增大内部电阻的问题，以此提升器件 结构的性能。
在本实施例中，所述第一栅极结构213位于所述隔离区II上，若干所述 第二栅极结构214分别位于所述器件区I上。
在本实施例中，以所述图形化层211为掩膜，刻蚀去除部分所述初始第 一栅极结构209、部分所述初始第二栅极结构210以及部分所述衬底的工艺采 用干法刻蚀工艺。
在本实施例中，所述干法刻蚀工艺的工艺参数包括：采用Cl2和CF4为主 的混合气气体等离子蚀刻，腔室压力5mTorr～50mTorr,气体总流量 500sccm～1500sccm。
在本实施例中，所述图形化层211的材料采用氮化硅。
请参考图18，图18和图17的视图方向一致，在所述第一隔离开口215 内形成第一隔离结构216。
在本实施例中，所述第一隔离结构216和所述图形化层211的材料相同， 且所述第一隔离结构216填充满所述第一图形化开口212。
在本实施例中，所述第一隔离结构216的材料采用氧化硅。
请参考图19和图20，图20是图19中沿E-E线截面示意图，在形成所述 第一隔离结构216之后，在所述图形化层211内形成第二图形化开口217，所 述第二图形化开口217沿第二方向(图中Y方向)延伸且暴露出所述第一栅 极结构213的顶部表面，所述第一方向与所述第二方向垂直
在本实施例中，所述第二图形化开口217的形成方法包括：在所述图形 化层211和所述第一隔离结构216上形成第二光刻胶层(未图示)，所述第二 光刻胶层暴露出部分所述图形化层211和部分所述第一隔离结构216的顶部 表面；以所述第二光刻胶层为掩膜，刻蚀所述图形化层211和所述第一隔离 结构216，直至暴露出所述刻蚀停止层207为止，形成所述第二图形化开口 217。
请参考图21，以所述图形化层211为掩膜，刻蚀去除所述第一栅极结构 213以及部分所述衬底，在所述介质层206和所述衬底内形成第二隔离开口(未 标示)；在所述第二隔离开口内形成第二隔离结构218，且所述第二隔离结构 218填充满所述第二图形化开口217。
在本实施例中，所述第二隔离结构218的材料采用氧化硅。
请参考图22和图23，图23是图22中沿F-F线截面示意图，在形成所述 第二隔离结构218之后，对所述第一隔离结构216、第二隔离结构218以及图 形化层211进行第二平坦化处理，直至暴露出所述刻蚀停止层207的顶部表 面为止。
在现有技术中，在对氮化硅材料进行研磨时通常会选用氧化硅材料作为 研磨停止层，或者对氧化硅材料进行研磨时通常会选用氮化硅材料作为研磨 停止层。然而，在本实施例中，进行需要同时对氮化硅和氧化硅进行研磨， 由于二者互为研磨停止层，使得研磨无法正常进行。
在本实施例中，通过采用氮化钛材料的作为氧化硅和氮化硅材料的研磨 停止层，保证对氧化硅和氮化硅材料的研磨能够持续进行，直至使得所述第 一隔离结构216和所述第二隔离结构218达到预设高度为止。
在本实施例中，所述第二平坦化处理采用化学机械研磨工艺；所述第二 平坦化处理的工艺参数包括：研磨液：包含0.5至10体积％的氢氟酸和氟化 铵的混合溶液，以及20至60体积％的至少一种选自盐酸，硫酸，磷酸，硝 酸和乙酸的酸溶液；研磨时间为0.5～5h。
在其他实施例中，研磨液包括氢氧化物，所述的氢氧化物为氢氧化钠、 氢氧化钾、氢氧化锂、氢氧化钙中的至少一种。
请参考图24，图24和图23的视图方向一致，所述第二平坦化处理之后， 对所述刻蚀停止层207、第一隔离结构216、第二隔离结构218以及第二栅极 结构214进行第三平坦化处理，直至暴露出所述介质层206的顶部表面为止。
在本实施例中，所述第三平坦化处理采用化学机械研磨工艺。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员， 在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保 护范围应当以权利要求所限定的范围为准。
Claims (17)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底上形成若干沿第一方向平行排布的伪栅结构，所述伪栅结构包括伪栅介质层；
在所述衬底上形成介质层，所述介质层覆盖所述伪栅结构的部分侧壁，且所述介质层的顶部表面低于所述伪栅结构的顶部表面；
在所述介质层上形成刻蚀停止层，所述刻蚀停止层暴露出所述伪栅结构的顶部表面，且所述刻蚀停止层的材料与所述伪栅介质层的材料不同；
在形成刻蚀停止层之后，去除所述伪栅结构，在所述介质层内形成栅极开口；
在所述栅极开口内形成初始栅极结构。
2.如权利要求1所述半导体结构的形成方法，其特征在于，所述刻蚀停止层的材料包括：氮化钛。
3.如权利要求1所述半导体结构的形成方法，其特征在于，所述刻蚀停止层的厚度为20埃～50埃。
4.如权利要求1所述半导体结构的形成方法，其特征在于，所述介质层的形成方法包括：在所述衬底上形成初始介质层，所述初始介质层覆盖所述伪栅结构的侧壁；回刻蚀所述初始介质层，形成所述介质层。
5.如权利要求1所述半导体结构的形成方法，其特征在于，所述刻蚀停止层的形成方法包括：在所述介质层上形成初始刻蚀停止层，所述初始刻蚀停止层覆盖所述介质层和所述伪栅结构的顶部表面；对所述初始刻蚀停止层进行第一平坦化处理，直至暴露出所述伪栅结构的顶部表面为止，形成所述刻蚀停止层。
6.如权利要求1所述半导体结构的形成方法，其特征在于，若干所述初始栅极结构包括：初始第一栅极结构以及若干初始第二栅极结构。
7.如权利要求6所述半导体结构的形成方法，其特征在于，在形成若干所述初始栅极结构之后，还包括：在所述刻蚀停止层上形成图形化层，所述图形化层内具有第一图形化开口，所述第一图形化开口沿所述第一方向延伸，且所述第一图形化开口暴露出部分所述刻蚀停止层、部分所述初始第一栅极结构以及部分所述初始第二栅极结构；以所述图形化层为掩膜，刻蚀去除部分所述初始第一栅极结构、部分所述初始第二栅极结构以及部分所述衬底，使得所述初始第一栅极结构形成第一栅极结构、所述初始第二栅极结构形成第二栅极结构、以及形成第一隔离开口，所述第一隔离开口沿所述第一方向贯穿所述第一栅极结构以及所述第二栅极结构；在所述第一隔离开口内形成第一隔离结构。
8.如权利要求7所述半导体结构的形成方法，其特征在于，以所述图形化层为掩膜，刻蚀去除部分所述初始第一栅极结构、部分所述初始第二栅极结构以及部分所述衬底的工艺包括：干法刻蚀工艺。
9.如权利要求8所述半导体结构的形成方法，其特征在于，所述干法刻蚀工艺的工艺参数包括：采用Cl2和CF4为主的混合气体等离子蚀刻，腔室压力5mTorr～50mTorr,气体总流量500sccm～1500sccm。
10.如权利要求7所述半导体结构的形成方法，其特征在于，所述第一隔离结构和所述图形化层的材料相同，且所述第一隔离结构填充满所述第一图形化开口。
11.如权利要求10所述半导体结构的形成方法，其特征在于，所述第一隔离结构的材料包括：氮化硅；所述图形化层的材料包括：氮化硅。
12.如权利要求10所述半导体结构的形成方法，其特征在于，所述衬底包括：沿所述第一方向排布的若干器件区、以及位于相邻所述器件区之间的隔离区；所述第一栅极结构位于所述隔离区上，若干所述第二栅极结构分别位于所述器件区上。
13.如权利要求12所述半导体结构的形成方法，其特征在于，在形成所述第一隔离结构之后，还包括：在所述图形化层内形成第二图形化开口，所述第二图形化开口沿第二方向延伸且暴露出所述第一栅极结构的顶部表面，所述第一方向与所述第二方向垂直；以所述图形化层为掩膜，刻蚀去除所述第一栅极结构以及部分所述衬底，在所述介质层和所述衬底内形成第二隔离开口；在所述第二隔离开口内形成第二隔离结构，且所述第二隔离结构填充满所述第二图形化开口。
14.如权利要求13所述半导体结构的形成方法，其特征在于，所述第二隔离结构的材料包括：氧化硅。
15.如权利要求13所述半导体结构的形成方法，其特征在于，在形成所述第二隔离结构之后，还包括：对所述第一隔离结构、第二隔离结构以及图形化层进行第二平坦化处理，直至暴露出所述刻蚀停止层的顶部表面为止。
16.如权利要求15所述半导体结构的形成方法，其特征在于，在所述第二平坦化处理之后，还包括：对所述刻蚀停止层、第一隔离结构、第二隔离结构以及第二栅极结构进行第三平坦化处理，直至暴露出所述介质层的顶部表面为止。
17.如权利要求1所述半导体结构的形成方法，其特征在于，所述衬底包括：基底以及位于所述基底上的若干鳍部，所述伪栅结构横跨所述鳍部，且覆盖所述鳍部的部分侧壁和顶部表面。
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| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
| Publication Number | Publication Date |
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