CN117452726A - 一种基板和显示装置 - Google Patents

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丁向前
陈维涛
郭晖
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邵欣昕
刘悦
韩笑
刘海鹏
季延鑫
刘博�
王梦楠
王永达
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Abstract

本公开实施例提供一种基板和显示装置。基板包括分别位于对应行子像素两侧的第一栅线和第二栅线，第一栅线与对应行子像素中的一部分子像素对应的薄膜晶体管连接，第二栅线与另一部分子像素对应的薄膜晶体管连接，基板包括依次设置在衬底上的第一金属层、第一绝缘层、第二金属层，第一金属层包括第一栅线和第二栅线以及第一金属走线，第一金属走线位于相邻两列子像素之间并避让第一栅线和第二栅线；第二金属层包括数据线，位于相同的相邻两列子像素之间的数据线与第一金属走线相对应，第一金属走线的两端部均与对应的数据线连接。本公开降低了数据线的电阻，可以改善像素充电不足，改善产品的竖纹不良。

Description

一种基板和显示装置
技术领域
本公开涉及显示技术领域，尤其涉及一种基板和显示装置。
背景技术
随着MNT(Monitor)产品市场竞争激烈，为了提升产品竞争力，需要降低产品成本。采用双栅线驱动可以降低成本，但双栅线驱动的显示产品在高刷新率下容易出现充电不足，进而出现竖纹不良。现有的改善竖纹不良的技术方案受到产品工艺的限制，已经无法满足产品的进一步需求。
发明内容
本公开实施例提供一种基板和显示装置，以解决或缓解现有技术中的一项或更多项技术问题。
作为本公开实施例的第一个方面，本公开实施例提供一种基板，包括阵列排布的多个子像素以及位于相邻两列子像素之间的数据线，基板还包括多条栅线，栅线包括与每一行子像素相对应的第一栅线和第二栅线，第一栅线和第二栅线分别位于对应行子像素的两侧，第一栅线与对应行子像素中的一部分子像素对应的薄膜晶体管连接，第二栅线与对应行子像素中的另一部分子像素对应的薄膜晶体管连接，基板包括：
衬底；
第一金属层，位于衬底的一侧，第一金属层包括第一栅线和第二栅线，第一金属层还包括第一金属走线，第一金属走线位于相邻两列子像素之间，第一金属走线避让第一栅线和第二栅线；
第一绝缘层，位于第一金属层背离衬底的一侧；
第二金属层，位于第一绝缘层背离衬底的一侧，第二金属层包括数据线，位于相同的相邻两列子像素之间的数据线与第一金属走线相对应，第一金属走线的两端部均与对应的数据线连接。
在一些实施例中，与同一条数据线连接的第一金属走线的数量为至少两条，每一条第一金属走线被限定在相对应的第一栅线和第二栅线之间。
在一些实施例中，第二金属层的厚度小于第一金属层的厚度。
在一些实施例中，第一金属层的厚度范围为6000埃米～8000埃米；和/或，第二金属层的厚度为3000埃米～6000埃米。
在一些实施例中，基板还包括位于衬底和第一金属层之间的第一透明导电层和第二绝缘层，第二绝缘层位于第一透明导电层和第一金属层之间，第一透明导电层包括像素电极；
基板还包括薄膜晶体管，薄膜晶体管包括栅极、第一极和第二极，第一金属层包括栅极，栅极与栅线连接，第二金属层包括第一极和第二极，第一极与数据线连接，第二极与像素电极连接；
基板还包括钝化层和第二透明导电层，钝化层位于第二金属层背离衬底的一侧，第二透明导电层位于钝化层背离衬底的一侧，第二透明导电层包括公共电极，公共电极与像素电极对应。
在一些实施例中，钝化层开设有第一过孔、第二过孔和第三过孔，第一过孔暴露出像素电极和第二极，第二过孔暴露出数据线和第一金属走线的一端部，第三过孔暴露出数据线和第一金属走线的另一端部；
第二透明导电层还包括分别位于第一过孔、第二过孔和第三过孔的第一连接部、第二连接部和第三连接部，像素电极和第二极通过第一连接部连接，数据线和第一金属走线的一端部通过第二连接部连接，数据线和第一金属走线的另一端部通过第三连接部连接。
在一些实施例中，第一金属走线设置有位于两端部的第一凸出部和第二凸出部，第一凸出部和第二凸出部在衬底上的正投影位于对应的数据线在衬底上的正投影之外，第二过孔暴露出第一凸出部的至少部分表面，第三过孔暴露出第二凸出部的至少部分表面。
在一些实施例中，第一绝缘层的厚度范围为3000埃米～4000埃米；和/或，钝化层的厚度范围为7500埃米～9000埃米。
在一些实施例中，
每隔两列子像素设置一条数据线，第j条数据线与奇数行中的第2j-1列和第2j列子像素对应的薄膜晶体管连接，第j条数据线与偶数行中的第2j-3列和第2j-2列子像素对应的薄膜晶体管连接，其中，j≥1，且j为正整数；或者，
每隔两列子像素设置一条数据线，第j条数据线与奇数行中的第2j-3列和第2j-2列子像素对应的薄膜晶体管连接，第j条数据线与偶数行中的第2j-1列和第2j列子像素对应的薄膜晶体管连接，其中，j≥1，且j为正整数。
在一些实施例中，每一行子像素包括多个像素单元，像素单元包括三个子像素，在一行子像素中，相邻的两列像素单元为一个像素单元组；
在像素单元组中，第一栅线与像素单元组中第1列、第4列和第6列子像素对应的薄膜晶体管均连接，第二栅线与像素单元组中第2列、第3列和第5列子像素对应的薄膜晶体管均连接。
作为本公开实施例的第二方面，本公开实施例提供一种显示装置，包括本公开任一实施例中的基板。
本公开实施例的技术方案，第一金属层还设置有第一金属走线，第一金属走线与对应的数据线位于相同的相邻两列子像素之间，并且，第一金属走线的两端部均与对应的数据线连接，从而，第一金属走线与对应的数据线在基板中并联连接，大大降低了数据线的电阻，可以提升像素的充电效率，改善像素充电不足，进而改善产品的竖纹不良，提升产品的竞争力。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本公开进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本公开的一些实施方式，而不应将其视为是对本公开范围的限制。
图1为本公开一实施例中基板的平面连接示意图；
图2为图1中A部分的平面结构示意图；
图3为图2中的B-B截面结构示意图；
图4为本公开另一实施例中基板的平面连接示意图；
图5A为一实施例基板中形成第一透明导电层后的局部平面示意图；
图5B为图5A中的B-B截面示意图；
图6A为一实施例基板中形成第一金属层后的局部平面示意图；
图6B为图6A中的B-B截面示意图；
图7A为一实施例基板中形成第二金属层后的局部平面示意图；
图7B为图7A中的B-B截面示意图；
图8A为一实施例基板中形成钝化层后的局部平面示意图；
图8B为图8A中的B-B截面示意图。
附图标记说明：
11、衬底；121、像素电极；13、第二绝缘层；140、栅极；141第一栅线；142、第二栅线；143、第一金属走线；15、第一绝缘层；161、有源层；171、第一极；172、第二极；173、数据线；18、钝化层；171、第一过孔；182、第二过孔；183、第三过孔；191、第一连接部；192、第二连接部；193、第三连接部。
具体实施方式
在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本公开的精神或范围的情况下，可通过各种不同方式修改所描述的实施例，不同的实施例在不冲突的情况下可以任意结合。因此，附图和描述被认为本质上是示例性的而非限制性的。
采用双栅线驱动，像素电极121的充电时间约为单栅线驱动的一半，因此，在高刷新率情况下，像素电极121容易出现充电不足的问题。在像素电极121充电不足的情况下会出现竖纹不良。为了改善竖纹不良，相关技术中提出几种解决方案：(1)增加栅金属层厚度和源漏金属层的厚度来降低RC延迟；(2)降低栅绝缘层的厚度来提升薄膜晶体管的开启电流，进而提高充电率；(3)增加钝化层18(PVX)的厚度来降低存储电容Cst，进而提高充电率，等。
相关技术中的解决方案会导致产品物料用量增加，提高产品成本，还会影响产品良率，影响产能。并且，随着产品刷新率的不断提升，工艺上很难进一步满足膜层的厚度需求。
为了解决竖纹不良，本公开实施例提供一种基板。
图1为本公开一实施例中基板的平面连接示意图，图2为图1中A部分的平面结构示意图；图3为图2中的B-B截面结构示意图。在一个实施例中，如图1所示，基板可以包括阵列排布的多个子像素100。基板还包括数据线173和栅线。数据线173位于相邻两列子像素100之间。栅线可以包括与每一行子像素100相对应的第一栅线141和第二栅线142，也就是说，每一行子像素100对应有第一栅线141和第二栅线142。第一栅线141和第二栅线142分别位于对应行子像素100的两侧，例如，第一栅线141位于对应行子像素100的上侧，第二栅线142位于对应行子像素100的下侧。第一栅线141与对应行子像素100中的一部分子像素100对应的薄膜晶体管连接，第二栅线142与对应行子像素100中的另一部分子像素100对应的薄膜晶体管连接，从而，一行子像素100对应两条栅线。
如图2和图3所示，基板包括衬底11、第一金属层14、第一绝缘层15和第二金属层。第一金属层14位于衬底11的一侧，第一金属层14包括第一栅线141和第二栅线142。第一金属层14还包括第一金属走线143，第一金属走线143位于相邻两列子像素100之间。
第一金属走线143与第一栅线141和第二栅线142同层设置，因此，第一金属走线143需要避让第一栅线141和第二栅线142，保证第一金属走线143与第一栅线141不连接，以及第一金属走线143与第二栅线142不连接。
第一绝缘层15位于第一金属层14的背离衬底11的一侧。第二金属层位于第一绝缘层15的背离衬底11的一侧。第二金属层包括数据线173，位于相同的相邻两列子像素100之间的数据线173与第一金属走线143相对应。或者说，与数据线173连接的第一金属走线143与该数据线173相对应，相对应的数据线173与第一金属走线143位于相同的相邻两列子像素100之间。第一金属走线143的两端部均与对应的数据线173连接。需要说明的是，第一金属走线143的端部应当理解为第一金属走线143的靠近一端边缘的一部分。
本公开实施例中，第一金属层14还设置有第一金属走线143，第一金属走线143与对应的数据线173位于相同的相邻两列子像素100之间，并且，第一金属走线143的两端部均与对应的数据线173连接，从而，第一金属走线143与对应的数据线173在基板中并联连接，大大降低了数据线173的电阻，可以提升像素的充电效率，改善像素充电不足，进而改善产品的竖纹不良，提升产品的竞争力。
相关技术中，为了改善竖纹不良，需要同时增大第一金属层14和第二金属层的厚度，本公开实施例中，通过在第一金属层14中设置第一金属走线143，并且第一金属走线143的两端部均与对应的数据线173连接，大大减小了数据线173的电阻。这样的方案，不需要增大数据线173所在的第二金属层的厚度便实现了降低数据线173电阻的目的，保证了第二金属层采用较小的厚度。可以理解的是，基板中薄膜晶体管的源极和漏极通常与数据线173同层设置，当采用较薄的第二金属层时可以降低工艺中对有源层161沟道的刻蚀，有利于减小沟道宽度，提升薄膜晶体管的开启电流，进一步提升充电效率，改善充电不足问题，进而改善竖纹不良。并且，第二金属层厚度较薄可以大幅提升产品良率，节约产能。
在一个实施例中，第二金属层的厚度可以小于第一金属层14的厚度。
示例性地，第一金属层14的厚度范围为6000埃米～8000埃米。例如，第一金属层14的厚度可以为6000埃米、6500埃米、7000埃米、7500埃米或者8000埃米。
第二金属层的厚度范围为3000埃米～6000埃米。例如，第二金属层的厚度可以为3000埃米、3500埃米、4000埃米、4500埃米、5000埃米、5500埃米或者8000埃米。
需要说明的是，本公开中，膜层A的厚度为膜层A在垂直于衬底11方向上的尺寸。
为了进一步减小数据线173的电阻，第一金属走线143的数量可以为多条。与同一条数据线173连接的第一金属走线143的数量可以为至少两条，每一条第一金属走线143被限定在相对应的第一栅线141和第二栅线142之间。与数据线173对应的多条第一金属走线143均位于相同的相邻两列子像素100之间。这样的方式，与数据线173对应的每一条第一金属走线143均与该数据线173并联连接，进一步降低了数据线173的电阻，提升了像素的充电效率。
例如，图1中的数据线173b位于第三列子像素100与第四列子像素100之间，与数据线173b对应的多条第一金属走线143均位于第三列子像素100与第四列子像素100之间，并且，各第一金属走线143与该数据线173均并联连接。
其中，如图1和图2所示，相对应的第一栅线141和第二栅线142即同一行子像素100对应的第一栅线141和第二栅线142，例如，图1中第二行子像素100对应的第一栅线141a和第二栅线142a。每一条第一金属走线143被限定在相对应的第一栅线141和第二栅线142之间，可以理解为，第一金属走线143a被限定在第一栅线141a和第二栅线142a之间。
基板还可以包括薄膜晶体管，薄膜晶体管包括栅极140、第一极171和第二极172。栅极140与栅线连接，第一极171与数据线173连接。基板还可以包括像素电极121和公共电极190，像素电极121与第二极172连接，公共电极190与基板的公共电极信号连接。像素电极121和公共电极190形成存储电容Cst。
在一个实施例中，可以在第二金属层背离衬底11的一侧形成像素电极121，在像素电极121背离衬底11的一侧设置钝化层18，在钝化层18背离衬底11的一侧形成公共电极190。
在一个实施例中，如图2和3所示，基板还包括位于衬底11和第一金属层14之间的第一透明导电层和第二绝缘层13。第一透明导电层和第二绝缘层13依次位于衬底11和第一金属层14之间，第一透明导电层位于衬底11朝向第一金属层14的一侧，第二绝缘层13位于第一透明导电层和第一金属层14之间。第一透明导电层的材质可以包括透明导电材料，例如氧化铟锡(ITO)或氧化铟锌(IZO)等。第一透明导电层包括像素电极121。
基板还可以包括薄膜晶体管，薄膜晶体管包括栅极140、第一极171和第二极172。第一金属层14包括栅极140，栅极140与栅线连接。第二金属层包括第一极171和第二极172，第一极171与数据线173连接，第二极172与像素电极121连接。第一极171和第二极172中的一个可以为源极，另一个可以为漏极。
基板还可以包括钝化层18和第二透明导电层，钝化层18位于第二金属层背离衬底11的一侧。第二透明导电层可以位于钝化层18背离衬底11的一侧。第二透明导电层包括公共电极190，公共电极190与像素电极121对应。公共电极190与像素电极121形成存储电容Cst。第二透明导电层的材质可以包括透明导电材料，例如氧化铟锡(ITO)或氧化铟锌(IZO)等。
本公开实施例的基板，像素电极121与公共电极190之间至少包括第二绝缘层13、第一绝缘层15、钝化层18这三个膜层，相比于像素电极121与公共电极190之间只设置钝化层18的存储电容，增大了像素电极121与公共电极190之间的距离，减小了存储电容Cst，可以提高像素的充电率，改善充电不足问题。
在一个实施例中，可以在第一绝缘层15上开设对应的暴露第一金属走线143两端部表面的过孔，在形成数据线173时，数据线173可以通过过孔与第一金属走线143的两端部连接。
在一个实施例中，如图3所示，钝化层18开设有第一过孔181、第二过孔182和第三过孔183。第一过孔181暴露出像素电极121和第二极172。第二过孔182暴露出数据线173和第一金属走线143的一端部，第三过孔183暴露出数据线173和第一金属走线143的另一端部。
第一过孔181暴露出像素电极121和第二极172，应当理解为，第一过孔181暴露出像素电极121的部分表面和第二极172的部分表面。第二过孔182暴露出数据线173和第一金属走线143的一端部，第三过孔183暴露出数据线173和第一金属走线143的另一端部，应当理解为，第二过孔182暴露出数据线173的部分表面和第一金属走线143一端部的部分表面，第三过孔183暴露出数据线173的部分表面和第一金属走线143另一端部的部分表面。
如图2和图3所示，第二透明导电层还包括第一连接部191、第二连接部192和第三连接部193。第一连接部191位于第一过孔181，亦即，第一过孔181在衬底11上的正投影可以位于第一连接部191在衬底11上的正投影内。从而，像素电极121和第二极172通过第一连接部191连接。
第二连接部192位于第二过孔182，亦即，第二过孔182在衬底11上的正投影可以位于第二连接部192在衬底11上的投影内。第三连接部193位于第三过孔183，亦即，第三过孔183在衬底11上的正投影可以位于第三连接部193在衬底11上的正投影内。从而，数据线173和第一金属走线143的一端部通过第二连接部192连接，数据线173和第一金属走线143的另一端部通过第三连接部193连接。
这样结构的基板，在形成公共电极190时同时形成像素电极121与第二极172的第一连接部191以及数据线173与第一金属走线143的第二连接部192和第三连接部193，可以简化基板的制程工艺，降低成本。
在一个实施例中，如图2所示，在垂直于数据线173的方向上(图2中为水平方向)，数据线173在衬底11基板上的正投影位于第一金属走线143在衬底11基板上的正投影内。数据线173的宽度小于第一金属走线143的宽度。这样就增大了第一金属走线143的宽度，降低了第一金属走线143的电阻，从而可以进一步降低数据线173的电阻，进一步提高像素充电率，避免像素充电不足。
为了方便数据线173与第一金属走线143的连接，如图2所示，第一金属走线143设置有位于两端部的第一凸出部1431和第二凸出部1432，第一凸出部1431位于第一金属走线143的一端部，第二凸出部1432位于第一金属走线143的另一端部。第一凸出部1431和第二凸出部1432在衬底11上的正投影均位于对应的数据线173在衬底11上的正投影之外。第二过孔182暴露出第一凸出部1431的至少部分表面，第三过孔183暴露出第二凸出部1432的至少部分表面。从而，第二连接部192通过第二过孔182将数据线173与第一凸出部1431连接，第三连接部193通过第三过孔183将数据线173与第二凸出部1432连接，实现了数据线173与第一金属走线143两端部的连接。
通过设置第一凸出部1431和第二凸出部1432，使得数据线173与第一凸出部1431、数据线173与第二凸出部1432在位置上均形成阶梯状，从而，更容易形成能够将数据线173与第一凸出部1431连接的第二连接部192，更容易形成能够将数据线173与第二凸出部1432连接的第三连接部193，降低了工艺制程的难度。
示例性地，薄膜晶体管还可以包括有源层161，有源层161可以位于第一绝缘层15与第二金属层之间。薄膜晶体管的第一极171和第二极172均与有源层161连接。
在一个实施例中，如图3所示，第一绝缘层15的厚度范围可以为3000埃米～4000埃米。例如，第一绝缘层15的厚度可以为3000埃米、3500埃米或4000埃米。第一绝缘层15位于栅极140(位于第一金属层14)与有源层161之间，将第一绝缘层15的厚度设置为3000埃米～4000埃米，这种厚度的第一绝缘层15可以提升薄膜晶体管的开启电流，提高像素的充电率。
钝化层18的厚度范围可以为7500埃米～9000埃米。例如，钝化层18的厚度可以为7500埃米、8000埃米、8500埃米或者9000埃米。这种厚度的钝化层18相比于相关技术中的钝化层18厚度大大增大，可以降低存储电容Cst，进而提高像素的充电率，改善充电不足问题。
如图1所示，一行子像素100对应两条栅线，即第一栅线141和第二栅线142，第一栅线141与对应行子像素100中的一部分子像素100对应的薄膜晶体管连接连接，第二栅线142与对应行子像素100中的另一部分子像素100对应的薄膜晶体管连接，从而，一行子像素100采用双栅线驱动。
如图1所示，每一行子像素100包括多个像素单元，像素单元包括三个子像素100，例如三个子像素100分别为R子像素100、G子像素100和B子像素100。在一行子像素100中，相邻的两列像素单元为一个像素单元组200。在像素单元组200中，第一栅线141与像素单元组200中的第1列、第4列和第6列子像素100对应的薄膜晶体管均连接；第二栅线142与像素单元组中第2列、第3列和第5列子像素100对应的薄膜晶体管均连接。
例如，在图1中，对于像素单元组200，在像素单元组200中，第一栅线141与其中的第1列(R1子像素)、第4列(R2子像素)和第6列(B2子像素)对应的薄膜晶体管的栅极140均连接；第二栅线142与其中的第2列(G1子像素)、第3列(B1子像素)和第5列(G2子像素)对应的薄膜晶体管的栅极140均连接。
需要说明的是，第一栅线141和第二栅线142与对应行子像素100的连接方式并不限于图1所示，只要满足第一栅线141与对应行子像素100中的一部分子像素100对应的薄膜晶体管连接，第二栅线142与该行子像素100中另一部分子像素100对应的薄膜晶体管连接均可。
示例性地，如图1所示，每隔两列子像素100设置一条数据线173，第j条数据线173与奇数行中的第2j-1列和第2j列子像素100对应的薄膜晶体管连接，第j条数据线173与偶数行中的第2j-3列和第2j-2列子像素100对应的薄膜晶体管连接。其中，j≥1，且j为正整数。
例如，第2条数据线173与第3行中第3列和第4列子像素100对应的薄膜晶体管的第一极171连接，第2条数据线173与第4行中的第1列和第2列子像素100对应的薄膜晶体管的第一极171连接。
需要说明的是，当j＝1时，不存在第2j-3列和第2j-2列子像素100，则第1条数据线173在偶数行无连接。
图4为本公开另一实施例中基板的平面连接示意图。示例性地，如图4所示，每隔两列子像素100设置一条数据线173，第j条数据线173与奇数行中的第2j-3列和第2j-2列子像素100对应的薄膜晶体管连接，第j条数据线173与偶数行中的第2j-1列和第2j列子像素100对应的薄膜晶体管连接，其中，j≥1，且j为正整数。
例如，第2条数据线173与第1行中的第1列和第2列子像素100对应的薄膜晶体管连接，第2条数据线173与第2行中的第3列和第4列子像素100对应的薄膜晶体管连接。
需要说明的是，当j＝1时，不存在第2j-3列和第2j-2列子像素100，则第1条数据线173在奇数行无连接。
在其它实施例中，可以每隔一列子像素设置一条数据线，也就是说，多条数据线与多列子像素一一对应。
下面结合图3详细说明本公开实施例的技术方案。可以理解的是，本文中所说的“图案化”，当图案化的材质为无机材质或金属时，“图案化”包括涂覆光刻胶、掩膜曝光、显影、刻蚀、剥离光刻胶等工艺，当图案化的材质为有机材质时，“图案化”包括掩模曝光、显影等工艺，本文中所说的蒸镀、沉积、涂覆、涂布等均是相关技术中成熟的制备工艺。
在衬底11上沉积第一透明导电薄膜，采用图案化工艺形成第一透明导电层，第一透明导电层包括像素电极121，像素电极121位于子像素100，如图5A和图5B所示，图5A为一实施例基板中形成第一透明导电层后的局部平面示意图，图5B为图5A中的B-B截面示意图。
在第一透明导电层背离衬底11的一侧形成第二绝缘层13。
在第二绝缘层13背离衬底11的一侧沉积第一金属薄膜，采用图案化工艺形成第一金属层14，第一金属层14包括第一栅线141、第二栅线142和第一金属走线143。第一栅线141和第二栅线142分别位于每一行子像素100的上下两侧。第一金属走线143位于相邻两列子像素100之间，第一金属走线143避让第一栅线141和第二栅线142，如图6A和图6B所示，图6A为一实施例基板中形成第一金属层后的局部平面示意图，图6B为图6A中的B-B截面示意图。第一金属走线143设置有位于两端部的第一凸出部1431和第二凸出部1432。
在第一金属层14背离衬底11的一侧形成第一绝缘层15；在第一绝缘层15背离衬底11的一侧形成有源层161；在有源层161背离衬底11的一侧形成第二金属层，第二金属层包括数据线173、第一极171和第二极172，如图7A和图7B所示，图7A为一实施例基板中形成第二金属层后的局部平面示意图，图7B为图7A中的B-B截面示意图。第一凸出部1431和第二凸出部1432在衬底11上的正投影位于数据线173在衬底11上的正投影之外。
在第二金属层背离衬底11的一侧形成钝化层18，钝化层18开设有第一过孔181、第二过孔182和第三过孔183，第一过孔181暴露出像素电极121和第二极172，第二过孔182暴露出数据线173和第一金属走线143的一端部，第三过孔183暴露出数据线173和第一金属走线143的另一端部，如图8A和图8B所示，图8A为一实施例基板中形成钝化层后的局部平面示意图，图8B为图8A中的B-B截面示意图。示例性地，第二过孔182暴露出第一凸出部1431的至少部分表面，第三过孔183暴露出第二凸出部1432的至少部分表面。
在钝化层18背离衬底11的一侧形成第二透明导电层，第二透明导电层包括公共电极190，公共电极190与像素电极121对应。第二透明导电层还可以包括公共电极信号线191，公共电极190与公共电极信号线连接。公共电极信号线191可以位于相邻两列子像素之间，且位于相邻两条数据线之间。例如在图1和图4中，数据线位于第2列和第3列子像素之间，公共电极信号线191位于第1列和第2列子像素之间，并且位于第1条和第2条数据线之间。
第二透明导电层还包括分别位于第一过孔181、第二过孔182和第三过孔183的第一连接部191、第二连接部192和第三连接部193，像素电极121和第二极172通过第一连接部191连接，数据线173和第一金属走线143的一端部通过第二连接部192连接，数据线173和第一金属走线143的另一端部通过第三连接部193连接，如图2和图3所示。
在示例性实施例中，第一绝缘层15、第二绝缘层13可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或更多种，可以是单层、多层或复合层。栅极140、源极、漏极、金属走线可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)、钛(Ti)和钼(Mo)中的任意一种或更多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Ti/Al/Ti等。有源层161可以采用非晶态氧化铟镓锌材料(a-IGZO)、氮氧化锌(ZnON)、氧化铟锌锡(IZTO)、非晶硅(a-Si)、多晶硅(p-Si)、六噻吩、聚噻吩等各种材料，即本公开适用于基于氧化物Oxide技术、硅技术以及有机物技术制造的晶体管。
基于前述实施例的发明构思，本公开实施例还提供了一种显示装置，该显示装置包括本公开任一实施例的基板。显示装置可以为液晶显示装置。
显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
本公开实施例的显示装置的刷新频率可以为100Hz或120Hz。
本公开实施例的显示装置，基板的第一金属层还设置有第一金属走线，第一金属走线与对应的数据线位于相同的相邻两列子像素之间，并且，第一金属走线的两端部均与对应的数据线连接，从而，第一金属走线与对应的数据线在基板中并联，大大降低了数据线的电阻，提升了像素的充电效率，改善了像素充电不足，进而改善了产品的竖纹不良，提升了产品的竞争力；并且，这样的显示装置中第二金属层的厚度较薄，大幅提升了产品良率，节约了产能，有利于实现产品量化。
在本说明书的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者多个该特征。在本公开的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本公开中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本公开中的具体含义。
在本公开中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。
上文的公开提供了许多不同的实施方式或例子用来实现本公开的不同结构。为了简化本公开，上文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本公开。此外，本公开可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。
以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (11)

1.一种基板，其特征在于，包括阵列排布的多个子像素以及位于相邻两列子像素之间的数据线，所述基板还包括多条栅线，所述栅线包括与每一行子像素相对应的第一栅线和第二栅线，所述第一栅线和所述第二栅线分别位于对应行子像素的两侧，所述第一栅线与对应行子像素中的一部分子像素对应的薄膜晶体管连接，所述第二栅线与对应行子像素中的另一部分子像素对应的薄膜晶体管连接，所述基板包括：
衬底；
第一金属层，位于所述衬底的一侧，所述第一金属层包括所述第一栅线和所述第二栅线，所述第一金属层还包括第一金属走线，所述第一金属走线位于相邻两列子像素之间，所述第一金属走线避让所述第一栅线和所述第二栅线；
第一绝缘层，位于所述第一金属层背离所述衬底的一侧；
第二金属层，位于所述第一绝缘层背离所述衬底的一侧，所述第二金属层包括所述数据线，位于相同的相邻两列子像素之间的所述数据线与所述第一金属走线相对应，所述第一金属走线的两端部均与对应的所述数据线连接。
2.根据权利要求1所述的基板，其特征在于，与同一条所述数据线连接的所述第一金属走线的数量为至少两条，每一条所述第一金属走线被限定在相对应的所述第一栅线和所述第二栅线之间。
3.根据权利要求1所述的基板，其特征在于，所述第二金属层的厚度小于所述第一金属层的厚度。
4.根据权利要求3所述的基板，其特征在于，所述第一金属层的厚度范围为6000埃米～8000埃米；和/或，所述第二金属层的厚度为3000埃米～6000埃米。
5.根据权利要求1-4中任一项所述的基板，其特征在于，所述基板还包括位于所述衬底和所述第一金属层之间的第一透明导电层和第二绝缘层，所述第二绝缘层位于所述第一透明导电层和所述第一金属层之间，所述第一透明导电层包括像素电极；
所述基板还包括薄膜晶体管，所述薄膜晶体管包括栅极、第一极和第二极，所述第一金属层包括所述栅极，所述栅极与所述栅线连接，所述第二金属层包括所述第一极和所述第二极，所述第一极与所述数据线连接，所述第二极与所述像素电极连接；
所述基板还包括钝化层和第二透明导电层，所述钝化层位于所述第二金属层背离所述衬底的一侧，所述第二透明导电层位于所述钝化层背离所述衬底的一侧，所述第二透明导电层包括公共电极，所述公共电极与所述像素电极对应。
6.根据权利要求5所述的基板，其特征在于，所述钝化层开设有第一过孔、第二过孔和第三过孔，所述第一过孔暴露出所述像素电极和所述第二极，所述第二过孔暴露出所述数据线和所述第一金属走线的一端部，所述第三过孔暴露出所述数据线和所述第一金属走线的另一端部；
所述第二透明导电层还包括分别位于所述第一过孔、所述第二过孔和所述第三过孔的第一连接部、第二连接部和第三连接部，所述像素电极和所述第二极通过所述第一连接部连接，所述数据线和所述第一金属走线的一端部通过所述第二连接部连接，所述数据线和所述第一金属走线的另一端部通过所述第三连接部连接。
7.根据权利要求6所述的基板，其特征在于，所述第一金属走线设置有位于两端部的第一凸出部和第二凸出部，所述第一凸出部和所述第二凸出部在所述衬底上的正投影位于对应的所述数据线在所述衬底上的正投影之外，所述第二过孔暴露出所述第一凸出部的至少部分表面，所述第三过孔暴露出所述第二凸出部的至少部分表面。
8.根据权利要求5所述的基板，其特征在于，所述第一绝缘层的厚度范围为3000埃米～4000埃米；和/或，所述钝化层的厚度范围为7500埃米～9000埃米。
9.根据权利要求1所述的基板，其特征在于，
每隔两列子像素设置一条所述数据线，第j条数据线与奇数行中的第2j-1列和第2j列子像素对应的薄膜晶体管连接，第j条数据线与偶数行中的第2j-3列和第2j-2列子像素对应的薄膜晶体管连接，其中，j≥1，且j为正整数；或者，
每隔两列子像素设置一条所述数据线，第j条数据线与奇数行中的第2j-3列和第2j-2列子像素对应的薄膜晶体管连接，第j条数据线与偶数行中的第2j-1列和第2j列子像素对应的薄膜晶体管连接，其中，j≥1，且j为正整数。
10.根据权利要求1所述的基板，其特征在于，每一行子像素包括多个像素单元，所述像素单元包括三个子像素，在一行子像素中，相邻的两列像素单元为一个像素单元组；
在所述像素单元组中，所述第一栅线与所述像素单元组中第1列、第4列和第6列子像素对应的薄膜晶体管均连接，所述第二栅线与所述像素单元组中第2列、第3列和第5列子像素对应的薄膜晶体管均连接。
11.一种显示装置，其特征在于，包括权利要求1-10中任一项所述的基板。
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