CN117423679A - 3d存储器及其制造方法、电子设备 - Google Patents
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Abstract
本申请提供了一种3D存储器及其制造方法，电子设备。该3D存储器包括多层沿垂直于衬底的方向堆叠的存储区和字线；每一层存储区包括沿第一方向延伸的第一公共位线，至少两列存储单元以及设置在第一公共位线与每个存储单元阵列中的沿第二方向延伸的各条第二公共位线之间的多个选通晶体管，每个选通晶体管与第一公共位线和第二公共位线连接。本申请通过在位于同一层的每相邻两个存储单元阵列之间设置一条第一公共位线且每个存储单元阵列中沿与第一公共位线垂直的方向设置多条第二公共位线，使得相邻两列存储单元之间的第二公共位线通过对应的选通晶体管连接到同层的第一公共位线，从而减小线与线之间的寄生电容，提高了读取速度，提升了存储单元密度。
Description
技术领域
本申请涉及但不限于半导体技术，尤指一种3D存储器及其制造方法、电子设备。
背景技术
近些年，3D结构的存储器受到越来越多的关注，在提高存储器的密度具有一定优势。当前，以具有可沉积在任意材料表面特性和高开关比特性的金属氧化物，比如铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)作为沟道的半导体存储器件受到业界关注。在存储器领域，为了提高存储单元的密度，可以将该金属氧化物半导体晶体管用于存储单元的3D堆叠结构。
目前越来越多地关注3D器件的设计结构在产业上制作的便利性以及存储密度上的优势等。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制本申请的保护范围。
在一个方面，本申请的示例性实施方式提供了一种3D存储器，包括多层沿垂直于衬底的方向堆叠的存储区和多条字线，其中所述字线沿着垂直于所述衬底的方向延伸且贯穿不同层的所述存储区，每一层存储区包括：
第一公共位线，其沿着垂直于所述字线的第一方向延伸；
至少两个存储单元阵列，其设置在所述第一公共位线的两侧，每个存储单元阵列包括：
多条沿着第二方向延伸的第二公共位线，所述第二方向与所述第一方向垂直且与所述字线垂直；
至少两列存储单元，每列存储单元沿着所述第二方向延伸且连接到一条所述第二公共位线；每列存储单元包括多个存储单元，每个存储单元包括晶体管，所述晶体管包括第一电极和第二电极，所述第一电极和所述第二电极之间的沟道为水平沟道，每个所述晶体管的所述第二电极在所述第一方向上与所述第二公共位线电连接；
多个选通晶体管，与各存储单元阵列的各第二公共位线一一对应，每个选通晶体管设置在所述第一公共位线与一条对应的第二公共位线之间并与所述第一公共位线和所述第二公共位线连接。
在示例性的实施方式中，所述晶体管还包括沿垂直于所述衬底的方向延伸的栅电极、环绕所述栅电极的侧壁的半导体层以及设置在所述栅电极与所述半导体层之间的栅极绝缘层；晶体管的所述栅电极为所述字线的一部分。
在示例性的实施方式中，每个存储单元还包括电容，所述电容包括第一极板和第二极板，每个存储单元的所述电容的所述第一极板与所述晶体管的所述第一电极电连接；每个电容的所述第二极板沿着所述第二方向相连接。
在示例性的实施方式中，所述第一极板与所述第一电极为一体式结构。
在示例性的实施方式中，多层存储区的多条所述第一公共位线在垂直于所述衬底的方向上呈台阶状分布。
在另一方面，本申请的示例性实施方式提供了一种3D存储器的制造方法，所述3D存储器包括多层沿垂直于衬底的方向堆叠的存储区和字线，所述3D存储器的制造方法包括：
提供衬底，在所述衬底上依次交替沉积绝缘薄膜和导电薄膜形成叠层结构；
对所述叠层结构构图形成包括沿着垂直于所述字线的第一方向延伸的第一子叠层结构、沿着与所述第一方向垂直且与所述字线垂直的第二方向延伸的第二子叠层结构的叠层结构以及与第一子叠层结构平行且被第二子叠层结构隔开的第一子部和第二子部；
所述第一子叠层结构形成第一公共位线；
所述第二子叠层结构形成第二公共位线；
形成在垂直于所述衬底的方向上贯穿所述叠层结构的第一通孔、第二通孔以及第三通孔；
在所述第一通孔和所述第二通孔的侧壁依次沉积半导体薄膜和栅绝缘薄膜形成多层所述晶体管的环形的半导体层和栅极绝缘层，在所述半导体层沿所述第一方向的两侧形成第一电极和第二电极，同一个晶体管中所述第一电极和所述第二电极之间的沟道为水平沟道；
在所述第一通孔和所述第二通孔内沉积栅电极薄膜形成多层所述晶体管的栅电极，不同层的所述晶体管的所述栅电极为所述字线的一部分；
在所述第三通孔的侧壁依次沉积半导体薄膜、栅绝缘薄膜以及栅电极薄膜形成选通晶体管，所述选通晶体管与所述第一公共位线和所述第二公共位线电连接。
在示例性的实施方式中，所述第一通孔在所述衬底上的正投影与所述第一子部在所述衬底上的正投影和第二公共位线在所述衬底上的正投影至少部分交叠；所述第二通孔在所述衬底上的正投影与所述第二子部在所述衬底上的正投影和第二公共位线在所述衬底上的正投影至少部分交叠以及所述第三通孔在所述衬底上的正投影与所述第一公共位线在所述衬底上的正投影和第二公共位线在所述衬底上的正投影至少部分交叠。
在示例性的实施方式中，所述第一子叠层结构形成第一公共位线还包括将多条所述第一公共位线设置成不同的长度，使得多层存储区的多条所述第一公共位线在垂直于所述衬底的方向上呈台阶状分布。
在示例性的实施方式中，在所述第一子部靠近所述第一电极的一侧形成电容的第一极板；在所述第一子部远离所述第一电极的一侧形成电容的第二极板；在所述第二子部靠近所述第一电极的一侧形成电容的第一极板；在所述第二子部远离所述第一电极的一侧形成电容的第二极板。
在又一方面，本申请的示例性实施方式提供了一种电子设备，包括上述任一项所述的3D存储器。
在示例性的实施方式中，上述电子设备包括存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
本申请通过在同层设置一条第一公共位线和多条第二公共位线，每一条第二公共位线通过各自对应的选通晶体管连接到同层的第一公共位线。读写操作时，打开一条位线，可以同时打开对应的选通晶体管并关闭其他的选通晶体管；同时通过与每个选通晶体管相连来开启第一公共位线，从而减小寄生电容，提高了读取速度。
本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。
附图说明
附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
图1为本申请的示例性实施方式提供的3D存储器沿平行于衬底方向截取的截面示意图；
图2为本申请示例性实施方式提供的形成叠层结构后的纵向截面示意图；
图3为本申请示例性实施方式的存储器的制造方法的中间步骤得到的中间产品的平行于衬底方向的截面示意图；
图4为本申请示例性实施方式的存储器的制造方法的中间步骤得到的中间产品的平行于衬底方向的截面示意图；
图5A为本申请示例性实施方式的存储器的制造方法的中间步骤得到的中间产品的平行于衬底方向的截面示意图；
图5B为图5A中沿aa’方向的截面示意图；
图6A为本申请示例性实施方式的存储器的制造方法的中间步骤得到的中间产品的平行于衬底方向的截面示意图；
图6B为图6A中沿aa’方向的截面示意图；
图7A为本申请示例性实施方式的存储器的制造方法的中间步骤得到的中间产品的平行于衬底方向的截面示意图；
图7B为图7A中沿aa’方向的截面示意图；以及
图8为本申请示例性实施方式的存储器的制造方法的中间步骤得到的中间产品的平行于衬底方向的截面示意图。
附图标记说明：
1-叠层结构； 10-衬底； 11-第一绝缘层；
12-导电层； 13-第二绝缘层； 14-第三绝缘层；
20-第一子叠层结构； 30-第二子叠层结构； 40-行沟槽；
41-第一子部； 42-第二子部； 43-外极板；
44-介质层； 45-内极板； 50-半导体层；
51-第一通孔； 52-第二通孔； 53-第三通孔；
60-栅极绝缘层； 61-第一电极； 62-第二电极；
63-栅电极； 70-字线； 71-选通晶体管；
80-第二公共位线； 90-第一公共位线； 100-预设电容区域。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚明白，下文中将结合附图对本申请的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
本文中的实施方式可以以多个不同形式来实施。所属技术领域的技术人员可以很容易地理解一个事实，就是实现方式和内容可以在不脱离本申请的宗旨及其范围的条件下被变换为各种各样的形式。因此，本申请不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
本申请中的附图比例可以作为实际工艺中的参考，但不限于此。例如：半导体层的宽长比、各个膜层的厚度和间距，可以根据实际需要进行调整。本申请中所描述的附图仅是结构示意图，本申请的一个方式不局限于附图所示的形状或数值等。
在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“垂直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本说明书中，除非另有明确的规定和限定，术语“设置”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
在本申请的描述中，“第一”、“第二”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。
在本说明书中，“膜”和“层”可以相互调换。例如，有时可以将“金属层”换成为“金属膜”。
最近几年，以具有可沉积在任意材料表面和高开关比的特性的铟镓锌氧化物(Indium Gallium Zinc Oxide-IGZO)作为沟道的存储单元结构的存储器广受欢迎。其中以垂直环沟道型晶体管为代表的存储单元结构具有面积小且可堆叠的优点，基于此的1T1C存储单元的存储单元阵列有效地优化了阵列堆叠的工艺流程，减少了成本，因而应用越来越广泛。
然而，本申请的发明人注意到，目前这种存储结构在读取操作时仍会造成多条位线上的电容进行放电，产生了大量不必要的功耗，同时还会产生寄生电容，降低了数据和信息的读取速度。
本申请的示例性实施方式提供了一种3D存储器，包括多层沿垂直于衬底的方向堆叠的存储区和多条字线，其中所述字线沿着垂直于所述衬底的方向延伸且贯穿不同层的所述存储区，每一层存储区包括第一公共位线，其沿着第一方向延伸；至少两个存储单元阵列，其设置在所述第一公共位线的两侧；以及多个选通晶体管。每个存储单元阵列包括多条沿着第二方向延伸的第二公共位线，所述第二方向与所述第一方向垂直且与所述字线垂直。每个存储单元阵列还包括至少两列存储单元，每列存储单元沿着所述第二方向延伸且连接到一条所述第二公共位线；每列存储单元包括多个存储单元，每个存储单元包括晶体管，所述晶体管包括第一电极和第二电极，所述第一电极和所述第二电极之间的沟道为水平沟道，每个所述晶体管的所述第二电极在所述第一方向上与所述第二公共位线电连接。多个选通晶体管与各存储单元阵列的各第二公共位线一一对应，每个选通晶体管设置在所述第一公共位线与一条对应的第二公共位线之间并与所述第一公共位线和所述第二公共位线连接。
在示例性的实施方式中，所述晶体管还包括沿垂直于所述衬底的方向延伸的栅电极、环绕所述栅电极的侧壁的半导体层以及设置在所述栅电极与所述半导体层之间的栅极绝缘层；所述晶体管的所述栅电极为所述字线的一部分。
在示例性的实施方式中，每个存储单元还包括电容，所述电容包括第一极板和第二极板，每个存储单元的所述电容的所述第一极板与所述晶体管的所述第一电极电连接；每个电容的所述第二极板沿着所述第二方向相连接。
正如本申请中使用的，术语“存储区”指代存储区域，一个存储区域具体对应3D堆叠的其中一层存储功能区，该区域包含一层且数量为一个或多个的存储单元阵列。每个存储单元阵列包括多个存储单元构成的阵列。多个存储区沿着垂直于衬底的方向堆叠可以用于形成3D存储器。
正如本申请中使用的，术语“第一方向”X为第一公共位线延伸的方向，也就是垂直于纵向的横向延伸方向；术语“第二方向”Y定义为与“第一方向”X垂直并且为第二公共位线延伸的方向，第二方向也为横向同时与第一方向垂直；术语“第三方向”Z定义为与衬底所在的平面垂直的方向，可以理解为纵向；所述第一方向X和所述第二方向Y构成的平面平行于衬底。“第一方向”X、“第二方向”Y以及“第三方向”Z可以如图1和图2所示。
图1为本申请的示例性实施方式提供的3D存储器沿平行于衬底方向截取的截面示意图。如图1所示，本申请的示例性实施方式提供的3D存储器可以包括多层沿垂直于衬底的方向堆叠的存储区和多条字线70，其中所述字线沿着垂直于所述衬底的方向延伸且贯穿不同层的所述存储区，每一层存储区平行于衬底。每一层存储区包括沿着第一方向X延伸的一条第一公共位线90和设置在所述第一公共位线90沿第二方向Y的两侧的2个存储单元阵列。每个存储单元阵列包括沿着第二方向Y延伸的2条第二公共位线80。每个存储单元阵列还包括4列存储单元，每列存储单元沿着第二方向Y延伸且连接到一条所述第二公共位线80，或者说每相邻两列存储单元之间设置有一条第二公共位线80。每个存储单元包括1个晶体管。每个所述晶体管包括第一电极61、第二电极62、沿垂直于所述衬底的方向延伸的栅电极63，环绕所述栅电极63且与所述栅电极相绝缘的半导体层50，所述半导体层在所述栅电极的侧壁上延伸形成沿着垂直于所述衬底方向延伸的环形的半导体层。所述第一电极61和所述第二电极62之间的沟道为水平沟道，每个所述晶体管的所述第二电极62在所述第一方向X上与所述第二公共位线80电连接。
水平沟道为沟道中载流子传输方向在平行于衬底的平面内，但是不限制载流子的传输方向必须是一个方向。实际应用中，载流子的传输方向整体上沿着一个方向延伸，但是在局部，与半导体层的形状有关。换句话说，水平沟道不代表在水平面内必须沿着一个方向延伸，可能沿着不同的方向延伸，比如半导体层为环形时，环形半导体层上的源接触区和漏接触区为环形的一部分，此时，载流子从源接触区向漏接触区整体上沿着一个方向延伸，在局部可能不是一个方向。当然载流子传输方向在平行于衬底的平面内也是一个宏观上的概念，并不局限于绝对的平行于衬底，本申请保护第一电极和第二电极之间的沟道为非垂直于衬底的沟道。
继续参考图1，每个存储区还包括4个选通晶体管71。每个选通晶体管71设置在所述第一公共位线90与每个所述存储单元阵列的一条第二公共位线80之间，每个选通晶体管71与所述第一公共位线90电连接且与每个所述存储单元阵列的一条所述第二公共位线80电连接。
在示例性的实施方式中，不同层的堆叠的晶体管可以共用一条沿着垂直所述衬底方向延伸的所述字线70。在示例性的实施方式中，不同层的晶体管的所述栅电极63为所述字线70的一部分。
在示例性的实施方式中，不同层的晶体管可以共用一个沿着垂直所述衬底方向延伸的环状的栅极绝缘层60。通过栅极绝缘层60隔离第一电极61和栅电极63，避免过刻导致第一电极61暴露，导致第一电极61和栅电极63之间发生短路。
在示例性的实施方式中，在每一个存储单元阵列中，每列存储单元的多个晶体管的第二电极62连接到同一条第二公共位线80。多个晶体管的所述第二电极62与第二公共位线80可以为一体式结构，即晶体管的第二电极62可以是该第二电极62所连接的第二公共位线80的一部分。
继续参考图1，每个存储单元还包括电容，所述电容包括第一极板45、第二极板43以及介质层44。每个存储单元的所述电容的所述第一极板45与所述晶体管的所述第一电极61电连接。每个所述电容的所述第二极板43沿着所述第二方向Y相连接，即成为一体式结构。
在示例性的实施方式中，如图1所示，相邻两列存储单元共用第二极板。
在示例性的实施方式中，所述第一极板45与所述第一电极61为一体式结构。
在示例性的实施方式中，多层存储区的多条所述第一公共位线90在垂直于所述衬底的方向上呈台阶状分布。
在示例性的实施方式中，每一条所述第一公共位线90的一端具有通孔(via)，每一条所述第一公共位线90通过各自的通孔和接触柱(未示出)与晶圆相连。
本申请在以基于信息存储的电容与IGZO作沟道且器件结构为平面的晶体管直接相连的1T1C结构为存储单元的基础上，在相邻两个存储单元阵列共用的第一公共位线与相邻两列存储单元共用的第二公共位线之间设置选通晶体管来对每列存储单元中的每个晶体管和电容进行开关控制，从而有效减少了读取信息时位线的总电容值，形成1条第二公共位线和1个选通晶体管，其中选通晶体管是多叉指结构，从而降低电阻，减少不必要的功耗。
上面基于1T1C结构的存储单元描述了本申请的3D存储器，然而本申请的3D存储器还可以基于其他存储单元结构，如2T0C、2T1C等。此外，图1示出的两个阵列相对于第一公共位线是对称的，然而两个阵列相对于第一公共位线也可以是不对称的；图1示出的两列存储单元相对于第二公共位线是对称的，然而两列存储单元相对于第二公共位线也可以是不对称的。
本申请通过在位于同一层的每相邻两个存储单元阵列之间设置一条第一公共位线且在每个存储单元阵列中沿与第一公共位线垂直的方向设置多条第二公共位线，使得相邻两列存储单元之间的第二公共位线通过对应的选通晶体管连接到同层的第一公共位线。读写操作时，打开一条第二公共位线，可以同时打开对应的选通晶体管并关闭其他的选通晶体管。同时通过与每个选通晶体管相连来开启第一公共位线，从而减小寄生电容，提高了读取速度，同时便于提升存储单元密度。
下面通过本实施例3D存储器的制造过程进一步说明本实施例的技术方案。本实施例中所说的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，是相关技术中成熟的制造工艺。本实施例中所说的“光刻工艺”包括涂覆膜层、掩模曝光和显影，是相关技术中成熟的制造工艺。沉积可采用溅射、蒸镀、化学气相沉积等已知工艺，涂覆可采用已知的涂覆工艺，刻蚀可采用已知的方法，在此不做具体的限定。在本实施例的描述中，需要理解的是，“薄膜”是指将某一种材料在基底上利用沉积或涂覆工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需构图工艺或光刻工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”还需构图工艺或光刻工艺，则在构图工艺前称为“薄膜”，构图工艺后称为“层”。经过构图工艺或光刻工艺后的“层”中包含至少一个“图案”。
本实施例中，每层存储区可以包括在所述第一方向X上被所述第一公共位线隔开的至少一对存储单元阵列，但本公开实施例不限于此，每层存储区可以包括n对存储单元阵列。
在本申请的示例性实施方式中，3D存储器的制造过程可以包括：
S10：在衬底10上沿着第三方向Z的反方向依次交替地沉积第一绝缘薄膜和第一导电薄膜以形成包括4个第一绝缘层11和4个导电层12的叠层结构1，叠层结构1的最上面为导电层12，如图2所示。
在示例性的实施方式中，可以利用化学气相沉积方法或等离子体增强型化学气相沉积(Plasma Enhanced Chemical Vapor Deposition，PECVD)方法沉积第一绝缘薄膜和第一导电薄膜。
在示例性的实施方式中，第一绝缘层11可以是低介电常数的介质层，即介电常数K<3.9的介质层。第一绝缘层11可以采用硅氮化物(SiNx)、硅氧化物(SiOx)、氮氧化硅(SiON)以及碳化硅(SiC)中的任意一种或多种。在示例性的实施方式中，第一绝缘层11可以采用二氧化硅(SiO2)。
在示例性的实施方式中，导电层12可以是金属层。在后续步骤中，金属层可以作为源漏极与栅极的材料。在示例性的实施方式中，导电层12可以采用选择能够被刻蚀加工的材料，包括但不限于钨(W)、铝(Al)、钼(Mo)、钌(Ru)、氮化钛(TiN)和钽(Ta)。导电层12还可以采用复合结构，如氮化钛(TiN)/钨(W)的多层结构。
在示例性的实施方式中，衬底10可以使用玻璃、硅、柔性材料等制造。柔性材料可以采用聚酰亚胺(PI)、聚对苯二甲酸乙二酯(PET)或经表面处理的聚合物软膜等材料。在示例性的实施方式中，衬底可以是单层结构，或者是多层的叠层结构，叠层结构的衬底可以包括：柔性材料/无机材料/柔性材料，所述无机材料比如可以是硅氮化物(SiNx)、硅氧化物(SiOx)和氮氧化硅(SiON)等中的任意一种或多种。
在其他示例性的实施方式中，叠层结构1可以包括更多或更少层交替设置的第一绝缘层11和导电层12。
S20：借助掩模板对前述步骤形成的叠层结构进行刻蚀，保留沿着第一方向X延伸且处于第二方向Y最外侧的叠层结构，形成具有Y方向宽度W1的第一子叠层结构20，用于后续形成第一公共位线；在叠层结构沿着第一方向X的两侧刻蚀出两列沿着第二方向Y延伸的列沟槽，且两个列沟槽终止于第一子叠层结构20，使得第一子叠层结构20沿第一方向X的长度大于叠层结构的其他部分沿第一方向X的长度；保留沿着第二方向Y延伸且处于第一方向X的中间区域的叠层结构，形成具有第一方向X的宽度W2的第二子叠层结构30，用于后续形成第二公共位线。在第二子叠层结构30的一侧形成贯穿叠层结构且沿第一方向X延伸的3个行沟槽40，并形成被行沟槽40隔开的3个第一子部41；在第二子叠层结构30的另一侧形成贯穿叠层结构且沿与第一方向X反向延伸的3个行沟槽40，并形成被行沟槽40隔开的3个第二子部42，如图3所示。其中，图3为平行于衬底方向的截面图(导电层12所在区域的截面图，后续平行于衬底1方向的截面图均为导电层12所在区域的截面图，不再赘述)。
第一子部41和第二子部42可以沿第一方向X延伸。第一子部41和第二子部42均与第二子叠层结构30相连且被第二子叠层结构30隔开。第一子部41远离第二子叠层结构30的一侧比第一子叠层结构20的与第一方向X延伸方向同方向的一侧在第一方向X上更靠近第二子叠层结构30。第二子部42远离第二子叠层结构30的一侧比第一子叠层结构20的与第一方向X延伸方向反方向的一侧在第一方向X上更靠近第二子叠层结构30。
在其他示例性的实施方式中，叠层结构可以包括更多或更少行的行沟槽，以形成更多或更少的第一子部和第二子部。
在示例性的实施方式中，第一子叠层结构20所包括的多个导电层将形成为沿第一方向X延伸的第一公共位线90。
在示例性的实施方式中，第二子叠层结构30所包括的多个导电层将形成为多个沿第二方向Y延伸的第二公共位线80。
S30：在形成有前述图案的衬底(未示出)上，沉积第二绝缘薄膜形成第二绝缘层13。第二绝缘层13填充所有的列沟槽和行沟槽。接着，采用化学机械平坦化(CMP)法使第二绝缘13的上表面与第一子叠层结构20、第二子叠层结构30、第一子部41以及第二子部42的上表面齐平，如图4所示。
在示例性的实施方式中，第二绝缘层13可以是低介电常数的介质层，即介电常数K<3.9的介质层。第二绝缘层13可以采用硅氮化物(SiNx)、硅氧化物(SiOx)、氮氧化硅(SiON)以及碳化硅(SiC)中的任意一种或多种。在示例性的实施方式中，第二绝缘层13可以采用二氧化硅(SiO2)。第二绝缘层和第一绝缘层可以是相同的材料或者不同的材料。
在示例性的实施方式中，第二绝缘层和第一绝缘层可以是相同的材料。
S40：在形成有前述图案的衬底上，通过光刻和刻蚀工艺形成贯穿叠层结构的第一通孔51、第二通孔52以及第三通孔53。第一通孔51和第二通孔52用于后续形成字线，第三通孔53用于后续形成选通晶体管。其中，如图5A所示，在第二子叠层结构30靠近第一子部41的一侧形成多个第一通孔51，第一通孔51在衬底上的正投影可以与第二子叠层结构30在衬底上的正投影至少部分交叠且与第一子部41在衬底上的正投影至少部分交叠；在第二子叠层结构30靠近第二子部42的一侧形成多个第二通孔52，第二通孔52在衬底上的正投影可以与第二子叠层结构30在衬底上的正投影至少部分交叠且与第二子部42在衬底上的正投影至少部分交叠；以及在第二子叠层结构30靠近第一子叠层结构20的一侧形成第三通孔53，第三通孔53在衬底上的正投影可以与第一子叠层结构20在衬底上的正投影至少部分交叠且与第二子叠层结构30在衬底上的正投影至少部分交叠。图5B是图5A中aa’方向的纵向截面图。
图5A所示的第一通孔51、第二通孔52以及第三通孔53在平行于衬底的平面上的截面为四边形。
在示例性的实施方式中，第一通孔51、第二通孔52以及第三通孔53在平行于衬底的平面上的截面还可以是其他形状，如圆形、椭圆形、五边形、六边形等，只要便于后续形成字线即可。
S50：在前述步骤形成的第一通孔和第二通孔内，通过原子层沉积(Atomic LayerDeposition，ALD)法在通孔的内壁沉积第一半导体薄膜，形成半导体层50；接着，继续采用ALD法在半导体层50的内壁沉积栅绝缘薄膜，形成栅极绝缘层60；最后，采用ALD法在栅极绝缘层60内填充字线金属，形成字线70；在前述步骤形成的第三通孔内，通过原子层沉积法在通孔的内壁沉积第一半导体薄膜，形成半导体层50；接着，继续采用ALD法在半导体层50的内壁沉积栅绝缘薄膜，形成栅极绝缘层60；最后，采用ALD法在栅极绝缘层60内填充字线金属，形成选通晶体管71，如图6A和6B所示，图6A为平行于衬底方向的截面图，图6B为图6A中aa’方向的纵向截面图。
在示例性的实施方式中，如图6A所示，叠层结构还包括在第二公共位线80沿第一方向X两侧的预设电容区域100，用于后续形成电容。
在示例性的实施方式中，半导体层50可以采用下述材料中的至少一种：铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)、氧化铟锡(Indium Tin Oxide，ITO)、氧化铟锌(Indium Zinc Oxide，IZO)。IGZO可以作为沟道材料。
在示例性的实施方式中，栅极绝缘层60可以是高介电常数的介质层，即K≥3.9的介质层。高介电常数的介质层可以作为栅极氧化物。栅极绝缘层60可以采用氧化硅、三氧化二铝(Al2O3)、氧化铪中的任一种或多种。
在示例性的实施方式中，字线70可以采用金属钨W等。
S60：使用干法刻蚀去除位于预设电容区域100的第二绝缘层13，暴露出第一子部41远离第二公共位线80的一端(包括第一子部41远离第二公共位线80的端面和位于预设电容区域100的第一子部41的垂直于衬底的侧面)，以及暴露出第二子部42远离第二公共位线80的一端(包括第二子部42远离第二公共位线80的端面和位于预设电容区域100的第二子部42的垂直于衬底的侧面)；使用湿法刻蚀横向刻蚀堆叠结构中位于预设电容区域100的第一绝缘层11，留下导电层12，即暴露出位于预设电容区域100的第一子部41的平行于衬底的侧面，以及暴露出位于预设电容区域100的第二子部42的平行于衬底的侧面，如图7A和图7B所示，其中图7A为平行于衬底方向的截面图，图7B为图7A中aa’方向的纵向截面图，其中aa’方向可以平行于所述第一子部21的延伸方向。
S70：在前述图案的基础上，通过ALD法在预设电容区域100沉积第三绝缘薄膜，形成第三绝缘层14，第三绝缘层14覆盖第一子部41暴露出的区域，即第三绝缘层14覆盖第一子部41远离第二公共位线80的端面以及部分侧壁；第三绝缘层14还覆盖第二子部42暴露出的区域，即第三绝缘层14覆盖第二子部42远离第二公共位线80的端面以及部分侧壁，如图8所示，图8为平行于衬底方向的截面图。
此外，还通过ALD法在第二公共位线80一侧的预设电容区域100沉积导体材料，形成电容的外极板43；在第二公共位线80另一侧的预设电容区域100沉积导体材料，形成电容的外极板43。
在示例性的实施方式中，第三绝缘层14可以作为电容极板间的介质层44，外极板43作为电容的一个电极，第一子部41的一部分可以作为电容的另一个电极，即内极板45，第二子部42的一部分可以作为电容的另一个电极，即内极板45。
在示例性的实施方式中，第三绝缘层可以是高介电常数的介质层，即介电常数K≥3.9的介质层。高介电常数的材料可以包括但不限于以下至少之一：氧化硅、三氧化二铝(Al2O3)以及氧化铪。
S80：在前述图案的基础上，可以通过修整刻蚀(trim-etch)第一公共位线90，将每一层的第一公共位线设置为不同的长度，即下层的第一公共位线比相邻的上层第一公共位线在第一方向X上更突出，从而形成为多条呈台阶状的沿第一方向X延伸的第一公共位线90。
第一公共位线90位于晶圆的中间，然后通过各自的通孔连接到晶圆上的放大器(Sense Amplifier，SA)。
在示例性的实施方式中，可以通过修整刻蚀工艺形成呈台阶状分布的多条第一公共位线。
在示例性的实施方式中，在每条所述第一公共位线的一端设置通孔，每条所述第一公共位线通过各自的通孔和接触柱与晶圆相连。
本申请的制造方法将第一公共位线设置在晶圆的中间，两侧的存储单元阵列共用第一公共位线，从而节约面积，实现存储密度的增加，节约生产成本。本申请还通过在同层设置多条第二公共位线，每一条第二公共位线通过对应的选通晶体管连接到同层的第一公共位线。读写操作时，打开一条位线，可以同时打开对应的选通晶体管并关闭其他的选通晶体管。
本申请的示例性实施方式还提供一种3D存储器的制造方法，所述方法包括下述步骤：
S100：提供衬底，在所述衬底上依次交替沉积绝缘薄膜和导电薄膜形成叠层结构；
S200：对所述叠层结构构图形成包括沿着第一方向延伸的第一子叠层结构、沿着与第一方向垂直的第二方向延伸的第二子叠层结构的叠层结构以及与第一子叠层结构平行且被第二子叠层结构隔开的第一子部和第二子部；
S300：所述第一子叠层结构形成第一公共位线；
S400：所述第二子叠层结构形成第二公共位线；
S500：形成在垂直于所述衬底的方向上贯穿所述叠层结构的第一通孔、第二通孔以及第三通孔；
S600：在所述第一通孔和所述第二通孔的侧壁依次沉积半导体薄膜和栅绝缘薄膜形成多层所述晶体管的环形的半导体层和栅极绝缘层，在所述半导体层沿所述第一方向的两侧形成第一电极和第二电极，同一个晶体管中所述第一电极和所述第二电极之间的沟道为水平沟道；在所述第一通孔和所述第二通孔内沉积栅电极薄膜形成多层所述晶体管的栅电极，不同层的所述晶体管的所述栅电极为所述字线的一部分；在所述第三通孔的侧壁依次沉积半导体薄膜、栅绝缘薄膜以及栅电极薄膜形成选通晶体管，所述选通晶体管与所述第一公共位线和所述第二公共位线电连接。
在示例性的实施方式中，所述第一子叠层结构形成第一公共位线的步骤S300还包括：
S310：多条所述第一公共位线设置成不同的长度，使得多层存储区的多条所述第一公共位线在垂直于所述衬底的方向上呈台阶状分布。
在示例性的实施方式中，形成第一通孔、第二通孔以及第三通孔的步骤S500还包括：
S510：形式所述第一通孔，使所述第一通孔在所述衬底上的正投影与所述第一子部在所述衬底上的正投影和第二公共位线在所述衬底上的正投影至少部分交叠；
S520：形式所述第二通孔，使所述第二通孔在所述衬底上的正投影与所述第二子部在所述衬底上的正投影和第二公共位线在所述衬底上的正投影至少部分交叠；以及
S530：形式所述第三通孔，使所述第三通孔在所述衬底上的正投影与所述第一公共位线在所述衬底上的正投影和第二公共位线在所述衬底上的正投影至少部分交叠。
本申请的示例性的实施方式还提供一种电子设备，包括如上所述的半导体器件。
在本申请的示例性的实施方式中，所述电子设备可以包括存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
在本申请中的描述中，需要说明的是，术语“上”、“下”、“一侧”、“另一侧”、“一端”、“另一端”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的结构具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
在本申请实施例的描述中，除非另有明确的规定和限定，术语“连接”、“设置”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；术语“连接”、“设置”可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
虽然本申请所揭露的实施方式如上，但所述的内容仅为便于理解本申请而采用的实施方式，并非用以限定本申请。任何本申请所属领域内的技术人员，在不脱离本申请所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本申请的保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (10)
1.一种3D存储器，其特征在于，包括多层沿垂直于衬底的方向堆叠的存储区和多条字线，其中所述字线沿着垂直于所述衬底的方向延伸且贯穿不同层的所述存储区，每一层存储区包括：
第一公共位线，其沿着垂直于所述字线的第一方向延伸；
至少两个存储单元阵列，其设置在所述第一公共位线的两侧，每个存储单元阵列包括：
多条沿着第二方向延伸的第二公共位线，所述第二方向与所述第一方向垂直且与所述字线垂直；
至少两列存储单元，每列存储单元沿着所述第二方向延伸且连接到一条所述第二公共位线；每列存储单元包括多个存储单元，每个存储单元包括晶体管，所述晶体管包括第一电极和第二电极，所述第一电极和所述第二电极之间的沟道为水平沟道，每个所述晶体管的所述第二电极在所述第一方向上与所述第二公共位线电连接；
多个选通晶体管，与各存储单元阵列的各第二公共位线一一对应，每个选通晶体管设置在所述第一公共位线与一条对应的第二公共位线之间并与所述第一公共位线和所述第二公共位线连接。
2.根据权利要求1所述的3D存储器，其特征在于，所述晶体管还包括沿垂直于所述衬底的方向延伸的栅电极、环绕所述栅电极的侧壁的半导体层以及设置在所述栅电极与所述半导体层之间的栅极绝缘层；所述晶体管的所述栅电极为所述字线的一部分。
3.根据权利要求1所述的3D存储器，其特征在于，每个存储单元还包括电容，所述电容包括第一极板和第二极板，每个存储单元的所述电容的所述第一极板与所述晶体管的所述第一电极电连接；每个电容的所述第二极板沿着所述第二方向相连接。
4.根据权利要求3所述的3D存储器，其特征在于，所述第一极板与所述第一电极为一体式结构。
5.根据权利要求1所述的3D存储器，其特征在于，多层存储区的多条所述第一公共位线在垂直于所述衬底的方向上呈台阶状分布。
6.一种3D存储器的制造方法，其特征在于，所述3D存储器包括：多层沿垂直于衬底的方向堆叠的存储区和字线，所述3D存储器的制造方法包括：
提供衬底，在所述衬底上依次交替沉积绝缘薄膜和导电薄膜形成叠层结构；
对所述叠层结构构图形成包括沿着垂直于所述字线的第一方向延伸的第一子叠层结构、沿着与所述第一方向垂直且与所述字线垂直的第二方向延伸的第二子叠层结构的叠层结构以及与第一子叠层结构平行且被第二子叠层结构隔开的第一子部和第二子部；
所述第一子叠层结构形成第一公共位线；
所述第二子叠层结构形成第二公共位线；
形成在垂直于所述衬底的方向上贯穿所述叠层结构的第一通孔、第二通孔以及第三通孔；
在所述第一通孔和所述第二通孔的侧壁依次沉积半导体薄膜和栅绝缘薄膜形成多层所述晶体管的环形的半导体层和栅极绝缘层，在所述半导体层沿所述第一方向的两侧形成第一电极和第二电极，同一个晶体管中所述第一电极和所述第二电极之间的沟道为水平沟道；
在所述第一通孔和所述第二通孔内沉积栅电极薄膜形成多层所述晶体管的栅电极，不同层的所述晶体管的所述栅电极为所述字线的一部分；
在所述第三通孔的侧壁依次沉积半导体薄膜、栅绝缘薄膜以及栅电极薄膜形成选通晶体管，所述选通晶体管与所述第一公共位线和所述第二公共位线电连接。
7.根据权利要求6所述的制造方法，其特征在于，形成在垂直于所述衬底的方向上贯穿所述叠层结构的第一通孔、第二通孔以及第三通孔的步骤包括形成第一通孔，使所述第一通孔在所述衬底上的正投影与所述第一子部在所述衬底上的正投影和第二公共位线在所述衬底上的正投影至少部分交叠；形成第二通孔，使所述第二通孔在所述衬底上的正投影与所述第二子部在所述衬底上的正投影和第二公共位线在所述衬底上的正投影至少部分交叠以及形成第三通孔，所述第三通孔在所述衬底上的正投影与所述第一公共位线在所述衬底上的正投影和第二公共位线在所述衬底上的正投影至少部分交叠。
8.根据权利要求6所述的制造方法，其特征在于，所述第一子叠层结构形成第一公共位线还包括将多条所述第一公共位线设置成不同的长度，使得多层存储区的多条所述第一公共位线在垂直于所述衬底的方向上呈台阶状分布。
9.一种电子设备，其特征在于，包括根据权利要求1-5中任一项所述的3D存储器。
10.根据权利要求9所述的电子设备，其特征在于，所述电子设备包括存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310118245.3A CN117423679A (zh) | 2023-02-01 | 2023-02-01 | 3d存储器及其制造方法、电子设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310118245.3A CN117423679A (zh) | 2023-02-01 | 2023-02-01 | 3d存储器及其制造方法、电子设备 |
Publications (1)
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| CN117423679A true CN117423679A (zh) | 2024-01-19 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN202310118245.3A Pending CN117423679A (zh) | 2023-02-01 | 2023-02-01 | 3d存储器及其制造方法、电子设备 |
Country Status (1)
| Country | Link |
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| CN (1) | CN117423679A (zh) |
-
2023
- 2023-02-01 CN CN202310118245.3A patent/CN117423679A/zh active Pending
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