CN117413364A - 包括具富集o18的单层的超晶格的半导体器件及相关方法 - Google Patents

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Abstract

半导体器件可以包括半导体层和与半导体层相邻并且包括堆叠的层组的超晶格。每个层组可以包括限定基础半导体部分的堆叠的基础半导体单层，以及约束在相邻基础半导体部分的晶格内的至少一个氧单层。给定层组的至少一个氧单层可以包括原子百分比大于10％的18O。

Description

包括具富集O18的单层的超晶格的半导体器件及相关方法
技术领域
本公开一般而言涉及半导体器件，并且更特别地，涉及具有增强的半导体材料的半导体器件及相关方法。
背景技术
已经提出了增强半导体器件的性能的结构和技术，诸如通过增强电荷载流子的迁移率。例如，授予Currie等人的美国专利申请No.2003/0057416公开了硅、硅锗和松弛硅的应变材料层，并且还包括无杂质的区(否则杂质会造成性能降级)。在上部硅层中产生的双轴应变更改了载流子迁移率，从而实现了更高速度和/或更低功率的器件。授予Fitzgerald等人的已公开美国专利申请No.2003/0034529公开了也基于类似的应变硅技术的CMOS反相器。
授予Takagi的美国专利No.6,472,685B2公开了一种半导体器件，其包括硅和夹在硅层之间的碳层，使得第二硅层的导带和价带接受拉伸应变。有效质量较小并且已经由施加到栅极电极的电场感应出的电子被限制在第二硅层中，因此，断言n沟道MOSFET具有更高的迁移率。
授予Ishibashi等人的美国专利No.4,937,204公开了一种超晶格，其中交替地且外延生长其中少于八个单层并且包含分数或二元或二元化合物半导体层的多个层。主电流流动的方向垂直于超晶格的层。
授予Wang等人的美国专利No.5,357,119公开了通过减少超晶格中的合金散射而获得的具有更高迁移率的Si-Ge短周期超晶格。沿着这些思路，授予Candelaria的美国专利No.5,683,934公开了一种增强迁移率的MOSFET，该MOSFET包括沟道层，该沟道层包括以将沟道层置于拉伸应变下的百分比替代地存在于硅晶格中的硅和第二材料的合金。
授予Tsu的美国专利No.5,216,262公开了一种量子阱结构，其包括两个势垒区域和夹在势垒之间的外延生长的薄半导体层。每个势垒区域由交替的SiO2/Si层组成，其厚度一般在二到六个单层的范围内。在势垒层之间夹有厚得多的硅区段。
Tsu于2000年9月6日在Applied Physics and Materials Science&Processing第391-402页在线发表的标题为“Phenomena in silicon nanostructure devices”的文章公开了硅和氧的半导体原子超晶格(SAS)。公开了在硅量子和发光器件中有用的Si/O超晶格。特别地，构造并测试了绿色电致发光二极管结构。二极管结构中的电流流动是垂直的，即，垂直于SAS的层。所公开的SAS可以包括被诸如氧原子和CO分子之类的吸附物质隔开的半导体层。超出被吸附的氧单层的硅生长被描述为具有相当低缺陷密度的外延生长。一种SAS结构包括1.1nm厚的硅部分，该部分大约为八个原子硅层，而另一种结构的硅厚度是该硅厚度的两倍。发表在Physical Review Letters第89卷第7期(2002年8月12日)上的Luo等人的标题为“Chemical Design of Direct-Gap Light-Emitting Silicon”的文章进一步讨论了Tsu的发光SAS结构。
授予Wang等人的美国专利No.7,105,895公开了由薄硅和氧、碳、氮、磷、锑、砷或氢形成的势垒层构造块，由此超过四个数量级进一步减少了垂直流过晶格的电流。绝缘层/势垒层允许在绝缘层旁边沉积低缺陷外延硅。
授予Mears等人的公开的英国专利申请2,347,520公开了非周期性光子带隙(APBG)结构的原理可以适用于电子带隙工程。特别地，该申请公开了可以调整材料参数(例如，能带最小值的位置、有效质量等)，以产生具有期望带结构特性的新型非周期性材料。还公开了其它参数(诸如电导率、热导率和介电常数或磁导率)也可能被设计进该材料中。
此外，授予Wang等人的美国专利No.6,376,337公开了用于生产半导体器件的绝缘或势垒层的方法，该方法包括在硅基板上沉积硅层和至少一种附加元素，由此沉积层基本上没有缺陷，使得可以在沉积层上沉积基本上没有缺陷的外延硅。可替代地，一种或多种元素(优选地包含氧)的单层被吸收在硅基板上。夹在外延硅之间的多个绝缘层形成势垒复合物。
尽管存在此类方法，但是可能期望进一步的增强以使用先进的半导体材料和处理技术来提高半导体器件的性能。
发明内容
半导体器件可以包括半导体层和与半导体层相邻并且包括多个堆叠的层组的超晶格。每个层组可以包括限定基础半导体部分的多个堆叠的基础半导体单层，以及约束在相邻基础半导体部分的晶格内的至少一个氧单层。给定层组的至少一个氧单层可以包含原子百分比大于10％的18O。
举例来说，给定层组的至少一个氧单层可以包含原子百分比大于50％、更特别地大于90％的18O。在一些实施例中，给定层组的至少一个氧单层还可以包含16O。在示例实施例中，每个层组的至少一个氧单层可以包含原子百分比大于10％的18O。
在一种示例构造中，该半导体器件还可以包括位于半导体层上并限定超晶格中的沟道的源极区域和漏极区域以及位于超晶格上方的栅极。根据另一个示例实施例，该半导体器件还可以包括位于超晶格上方的金属层。此外，在一些实施例中，超晶格可以将半导体层划分为第一区域和第二区域，其中第一区域具有与第二区域相同的导电类型和不同的掺杂剂浓度。根据另一个示例实施方式，超晶格可以将半导体层划分为第一区域和第二区域，其中第一区域具有与第二区域不同的导电类型。举例来说，基础半导体层可以包含硅。
一种用于制造半导体器件的方法可以包括形成半导体层，以及形成与半导体层相邻并且包括多个堆叠的层组的超晶格。每个层组可以包括限定基础半导体部分的多个堆叠的基础半导体单层，以及约束在相邻基础半导体部分的晶格内的至少一个氧单层。给定层组的至少一个氧单层可以包含原子百分比大于10％的18O。
举例来说，给定层组的至少一个氧单层可以包含原子百分比大于50％、更特别地大于90％的18O。在一些实施例中，给定层组的至少一个氧单层还可以包含16O。在示例实施例中，每个层组的至少一个氧单层可以包含原子百分比大于10％的18O。
在一种示例构造中，该方法还可以包括形成在半导体层上并在超晶格中限定沟道的源极区域和漏极区域，以及在超晶格上方形成栅极。根据另一个示例实施例，该方法还可以包括在超晶格上方形成金属层。此外，在一些实施例中，超晶格可以将半导体层划分为第一区域和第二区域，其中第一区域具有与第二区域相同的导电类型和不同的掺杂剂浓度。根据另一个示例实施方式，超晶格可以将半导体层划分为第一区域和第二区域，其中第一区域具有与第二区域不同的导电类型。举例来说，基础半导体层可以包含硅。
附图说明
图1是用在根据示例实施例的半导体器件中的超晶格的非常放大的示意性横截面图。
图2是图1中所示的超晶格的一部分的透视原子示意图。
图3是根据示例实施例的超晶格的另一个实施例的非常放大的示意性横截面图。
图4A是对于现有技术中的块状硅以及对于如图1-2中所示的4/1Si/O超晶格，都从伽玛点(G)计算得到的能带结构的曲线图。
图4B是对于现有技术中的块状硅以及对于如图1-2中所示的4/1Si/O超晶格，都从Z点计算得到的能带结构的曲线图。
图4C是对于现有技术中的块状硅以及对于如图3中所示的5/1/3/1Si/O超晶格，都从伽玛和Z点计算得到的能带结构的曲线图。
图5是根据示例实施例的包括具有富集18O单层的超晶格的半导体器件的示意性横截面图。
图6是包括具有多个富集18O单层的超晶格并将半导体层划分为不同导电类型的区域的另一个半导体器件的示意性横截面图。
图7是包括典型16O单层和18O增强单层的测试半导体器件的测量氧浓度与深度的曲线图。
图8是示出图7的实现方式的18O和16O剂量损失的表。
图9是图7的实现方式的18O和16O剂量损失与退火温度的曲线图。
图10是实现图7的18O和16O剂量损失百分比与退火温度的曲线图。
图11是包括具有一个或多个富集18O单层的超晶格沟道的半导体器件的示意性横截面图。
图12是包括具有一个或多个富集18O单层的超晶格并将半导体层划分为具有相同导电类型和不同掺杂剂浓度的区域的半导体器件的示意性横截面图。
图13是包括具有一个或多个富集18O单层的超晶格并且包括在超晶格上方的金属接触层的半导体器件的示意性横截面图。
具体实施方式
现在将在下文中参考附图更全面地描述示例实施例，在附图中示出了示例实施例。但是，实施例可以以许多不同的形式来实现，并且不应该被解释为限于本文阐述的具体示例。而是，提供这些实施例以使得本公开将是透彻和完整的。贯穿全文，相似的数字指示相似的元件，并且在不同的实施例中使用撇号来指示相似的元件。
一般而言，本公开涉及利用增强型半导体超晶格形成半导体器件。增强型半导体超晶格在本公开中也可以称为“MST”层/膜或“MST技术”。
更特别地，MST技术涉及先进的半导体材料，诸如以下进一步描述的超晶格25。申请人理论上不希望受限于此，认为本文所述的某些超晶格降低了电荷载流子的有效质量，并且这导致更高的电荷载流子迁移率。有效质量在文献中有各种定义。作为改善有效质量的量度，申请人使用“电导率倒易有效质量张量”，并且针对电子和空穴的和/>分别对于电子被定义为：
并且对于空穴被定义为：
其中f是费米-狄拉克(Fermi-Dirac)分布，EF是费米能量，T是温度，E(k,n)是处于在与波向量k和第n个能带对应的状态的电子的能量，索引i和j是指笛卡尔坐标x、y和z，积分在布里渊(Brillouin)区(B.Z.)上获取，并且总和在能量分别高于和低于费米能量的电子和空穴的能带上获取。
申请人对电导率倒易有效质量张量的定义使得，对于电导率倒易有效质量张量的对应分量的越大值，材料的电导率的张量分量越大。希望不限于此，申请人再次在理论上认为本文所述的超晶格设置电导率倒易有效质量张量的值，以增强材料的导电特性，诸如典型地对于电荷载流子传输的优选方向。适当张量元素的倒数被称为电导率有效质量。换句话说，为了表征半导体材料结构，如上所述并在预期的载流子传输方向上计算的电子/空穴的电导率有效质量被用于区分改进的材料。
申请人已经识别出用在半导体器件中的改进的材料或结构。更特别地，申请人已经识别出具有能带结构的材料或结构，对于这些材料或结构，用于电子和/或空穴的适当电导率有效质量基本上小于针对硅的相应值。除了这些结构的增强的迁移率特性外，它们还可以以提供有利于在各种不同类型的器件中使用的压电、热电和/或铁电性质的方式被形成或使用，如将在下面进一步讨论的。
现在参考图1和2，材料或结构为超晶格25的形式，其结构被控制在原子或分子水平，并且可以使用原子或分子层沉积的已知技术来形成。超晶格25包括以堆叠关系布置的多个层组45a-45n，如通过具体参考图1的示意性横截面图可以最好地理解的。
超晶格25的每个层组45a-45n说明性地包括多个堆叠的基础半导体单层46，其限定相应的基础半导体部分46a-46n和其上的能带改性层50。为了说明清楚，在图1中用点划线指示能带改性层50。
能带改性层50说明性地包括一个非半导体单层，该非半导体单层被约束在相邻基础半导体部分的晶格内。“约束在相邻基础半导体部分的晶格内”是指来自相对的基础半导体部分46a-46n的至少一些半导体原子通过其间的非半导体单层50化学键合在一起，如图2中所看到的。一般而言，通过控制通过原子层沉积技术沉积在半导体部分46a-46n上的非半导体材料的数量，使得并非所有(即，小于全部或100％覆盖率)可用半导体键合位点上都填充有与非半导体原子的键，使得这种构造成为可能，如下面将进一步讨论的。因此，当半导体材料的另外的单层46沉积在非半导体单层50上或上方时，新沉积的半导体原子将填充在非半导体单层下方的半导体原子的剩余的空键合位点。
在其它实施例中，有可能可以多于一个这样的非半导体单层。应该注意的是，本文中对非半导体或半导体单层的提及是指，如果用于该单层的材料以块状形成，那么它将是非半导体或半导体。即，如本领域技术人员将认识到的，材料(诸如硅)的单个单层不一定表现出与如果以块状或以相对厚的层形成时相同的性质。
希望不限于此，申请人在理论上认为能带改性层50和相邻的基础半导体部分46a-46n使得超晶格25对于在平行层方向上的电荷载流子具有比其它情况下将存在的更低的适当电导率有效质量。以另一种方式考虑，这个平行方向与堆叠方向正交。能带改性层50还可以使得超晶格25具有共同的能带结构，同时还有利地用作在超晶格的垂直上方和下方的层或区域之间的绝缘体。
而且，这种超晶格结构还可以有利地充当在超晶格25的垂直上方和下方的层之间的掺杂剂和/或材料扩散的势垒。这些性质因此可以有利地允许超晶格25提供用于高K电介质的界面，其不仅减少高K材料向沟道区域中的扩散，而且还可以有利地减少不想要的散射效应并改善器件迁移率，如本领域技术人员将认识到的。
理论上还认为包括超晶格25的半导体器件可以基于比其它情况下将存在的更低的电导率有效质量而享有更高的电荷载流子迁移率。在一些实施例中，并且作为由本发明实现的能带工程的结果，超晶格25还可以具有基本上直接的能带隙，这对于例如光电子器件可以是特别有利的。
超晶格25还说明性地包括在上层组45n上的盖层52。盖层52可以包括多个基础半导体单层46。举例来说，盖层52可以具有基础半导体的1至100个之间的单层46，并且更优选地具有10至50个之间的单层。但是，在一些应用中，可以省略盖层52，或者可以使用大于100个单层的厚度。
每个基础半导体部分46a-46n可以包括选自IV族半导体、III-V族半导体和II-VI族半导体的基础半导体。当然，如本领域技术人员将认识到的，术语IV族半导体还包括IV-IV族半导体。更特别地，例如，基础半导体可以包括硅和锗中的至少一种。
每个能带改性层50可以包括例如选自氧、氮、氟、碳和碳-氧的非半导体。还期望通过沉积下一层来使非半导体热稳定，由此促进制造。在其它实施例中，非半导体可以是与给定的半导体处理兼容的另一种无机或有机元素或化合物，如本领域技术人员将认识到的。更特别地，例如，基础半导体可以包括硅和锗中的至少一种。
应该注意的是，术语单层意味着包括单个原子层以及单个分子层。还应该注意的是，由单个单层提供的能带改性层50还意味着包括其中并非所有可能的位点都被占据的单层(即，小于全部或100％的覆盖率)。例如，特别参考图2的原子图，对于硅作为基础半导体材料而氧作为能带改性材料图示了4/1重复结构。在所示的示例中，仅一半用于氧的可能位点被占用。
在其它实施例中和/或对于不同的材料，如本领域技术人员将认识到的那样，这种一半的占用将不一定是这种情况。实际上，即使在这个示意图中也可以看出给定单层中氧的各个原子没有精确地沿着平坦的平面排列，这也是原子沉积领域的技术人员将认识到的。举例来说，优选的占用范围是可能的氧位点充满的大约八分之一至二分之一，但是在某些实施例中可以使用其它数量。
硅和氧目前广泛用在常规半导体处理中，因此，制造商将能够容易地使用本文中所述的这些材料。原子或单层沉积现在也被广泛使用。因而，如本领域技术人员将认识到的，并入根据本发明的超晶格25的半导体器件可以容易地被采用和实现。
希望不限于此，申请人在理论上认为，例如，对于超晶格(诸如Si/O超晶格)，硅单层的数量应该期望地为七个或更少，以便超晶格的能带在整个超晶格是公共的或相对均匀的，以实现期望的优点。对于Si/O，图1和2中所示的4/1重复结构已被建模为指示电子和空穴在X方向上增强的迁移率。例如，计算得出的电导率有效质量针对于电子(针对块状硅的各向同性)为0.26，并且对于X方向上的4/1SiO超晶格为0.12，导致比率为0.46。类似地，对于块状硅，对于空穴的计算得出的值为0.36，对于4/1Si/O超晶格的得出的值为0.16，导致比率为0.44。
虽然在某些半导体器件中可能期望这种方向上优先的特征，但是其它器件可以从平行于层组的任何方向上的迁移率的更均匀增加中受益。如本领域技术人员将认识到的，对于电子和空穴两者或仅这些类型的电荷载流子之一具有增加的迁移率也可以是有益的。
超晶格25的4/1Si/O实施例的较低电导率有效质量可以小于以其它方式将出现的电导率有效质量的三分之二，并且这适用于电子和空穴两者。当然，也如本领域技术人员将认识到的，超晶格25还可以在其中包括至少一种类型的电导率掺杂剂。
实际上，现在附加地参考图3，现在描述具有不同特性的根据本发明的超晶格25'的另一个实施例。在这个实施例中，示出了3/1/5/1的重复模式。更特别地，最低的基础半导体部分46a'具有三个单层，并且第二最低的基础半导体部分46b'具有五个单层。这种模式在整个超晶格25'上重复。能带改性层50'可以各自包括单个单层。对于包括Si/O的这种超晶格25'，电荷载流子迁移率的增强与层在平面中的取向无关。图3中未具体提及的那些其它元件与以上参考图1讨论的那些元件相似，并且在此无需进一步讨论。
在一些器件实施例中，超晶格的所有基础半导体部分都可以是相同数量的单层厚度。在其它实施例中，基础半导体部分中的至少一些可以是不同数量的单层厚度。在其它实施例中，所有的基础半导体部分可以是不同数量的单层厚度。
在图4A-4C中，呈现了使用密度泛函理论(DFT)计算的能带结构。在本领域中众所周知，DFT低估了带隙的绝对值。因此，可以通过适当的“剪刀校正”来移位间隙上方的所有能带。但是，已经知道能带的形状可靠得多。垂直能量轴应该以这个角度来解释。
图4A示出了对于块状硅(由连续线表示)和对于图1中所示的4/1Si/O超晶格25(由点线表示)两者从伽玛点(G)计算出的能带结构。这些方向涉及4/1Si/O结构的单元晶胞，而不是Si的常规单元晶胞，但是图中的(001)方向确实与Si的常规单元晶胞的(001)方向对应，因此示出了Si导带最小值的预期位置。图中的(100)和(010)方向与常规Si单元晶胞的(110)和(-110)方向对应。本领域技术人员将认识到的是，图上Si的能带被折叠以针对4/1Si/O结构在适当的倒易晶格方向上表示它们。
可以看出，与块状硅(Si)相比，用于4/1Si/O结构的导带最小值位于伽玛点处，而价带最小值出现在(001)方向上布里渊(Brillouin)区的边缘处，我们称之为Z点。还可以注意到的是，由于由附加氧层引入的扰动引起的能带分裂，与用于Si的导带最小值的曲率相比，用于4/1Si/O结构的导带最小值具有更大的曲率。
图4B示出了对于块状硅(连续线)和4/1Si/O超晶格25(点线)两者从Z点计算出的能带结构。这个图图示了价带在(100)方向上的增强曲率。
图4C示出了对于块状硅(连续线)以及对于图3的超晶格25'的5/1/3/1Si/O结构(点线)，都从伽玛和Z点两者计算得到的能带结构。由于5/1/3/1Si/O结构的对称性，在(100)和(010)方向上计算出的能带结构是等效的。因此，预期电导率有效质量和迁移率在平行于层(即，垂直于(001)堆叠方向)的平面上是各向同性的。注意的是，在5/1/3/1Si/O示例中，导带最小值和价带最大值均在Z点处或接近Z点。
虽然增加的曲率是减少的有效质量的指示，但是可以通过电导率倒易有效质量张量计算来进行适当的比较和区分。这导致申请人进一步推论5/1/3/1超晶格25'应该基本上是直接的带隙。如本领域技术人员所理解的，用于光学跃迁的适当矩阵元是直接和间接带隙行为之间的区别的另一个指标。
现在转到图5，在一些实施例中，上述超晶格膜25可以用具有增加或增强的18O量的一个或多个氧单层50来制造。在典型的制造处理中，用于氧沉积的气流中存在的稳定氧同位素的大致浓度可以如下：
同位素 质量(Da) [％]
16O 15.99492 99.757
17O 16.99913 0.038
18O 17.99916 0.205
在图5中所示的半导体器件120中，超晶格125形成为与半导体层121(例如，基板)相邻，其包括两组单层145a、145b，每组单层包括具有四个半导体(例如，硅)单层146的基础半导体部分146a、146b，以及相应的氧单层150a、150b。但是，应当注意的是，在不同实施例中可以使用其它基础半导体部分厚度，例如，在一些实施方式中，达到二十五个单层146或甚至五十个单层(或更多)。虽然氧单层150b使用典型的气流制造，但氧单层150a使用具有增强或增加18O量的气流制造，从而提供富集18O的单层。举例来说，单层150a可以包含原子百分比大于百分之十的18O。即，单层150a中存在的18O原子的数量可以占该(一个或多个)单层中的总氧原子的10％或更多。在其它示例实施例中，单层150a中18O原子的原子百分比可以大于总氧原子的百分之五十，并且更特别地大于百分之九十。在任何情况下，富集18O的单层150a还可以包括16O的一些部分。
另外参考图6的半导体器件120'。在一些实施方式中，可以使用多于一个富集18O的单层150a'。这里，两个层组145a'、145b'中的每一个都具有相应的富集18O的单层150a'。在不同的实施例中也可以使用其它超晶格层构造。
鉴于基础半导体部分146a、146b的半导体(例如，硅)晶格内填隙氧的动力学同位素效应，在MST层中使用一个或多个富集18O的单层150a可以是有利的。更特别地，硅中的自由氧原子的迁移率相对较高，这可以导致经由填隙机制的不期望的扩散。氧的扩散是热激活的，因此易于在超晶格125形成之后的后续热处理步骤(例如，栅极形成等)中发生。由于18O在其核自旋方面在化学上与16O等价(两者均为0)，因此它非常适合用于上述超晶格结构(该结构否则将使用具有典型16O浓度的氧单层)。但是，由于动力学同位素效应，较轻同位素的活化能小于较重同位素的活化能。在本示例中，16O是比18O更轻的同位素，这意味着18O将具有比16O更高的活化能。因此，18O的活化处理相应地较慢，这意味着18O将比16O扩散得更慢。因此，并且希望不限于此，申请人在理论上认为，例如，富集18O的单层150a将在上述热处理期间经历更少的扩散/氧损失。
参考图7的曲线图170、图8的表180以及图9和图10的曲线图190、195(表示来自包括四个16O单层和四个富集18O单层的制造器件的测试结果)将进一步理解前述内容。测试器件是在制造过程中使用回蚀工艺(在图中称为“MEGA”)来制造的，这在授予Weeks等人的美国专利No.10,566,191和No.10,811,498中进一步描述，这些专利已转让给本申请人并且特此将其全部内容通过引用并入本文。18O浓度由绘图线171表示，而16O浓度由绘图线172表示。可以看出，氧单层150a的位置出现在距表面20至30nm之间并且具有在1x1021原子/cm3范围内的18O浓度。测试膜的对应测量显示在图8的表180中，对应的剂量损失与退火温度在曲线图190中示出，并且对应的剂量损失百分比与退火温度在图10的曲线图195中示出。
许多类型的半导体结构可以利用上述18O增强型超晶格120或120'来制造并且受益于上述18O增强型超晶格120或120'。一种这样的器件是现在参考图11描述的平面MOSFET220。所示的MOSFET 220包括基板221、源极/漏极区域222、223、源极/漏极扩展区226、227以及其间由18O增强型超晶格225提供的沟道区域。沟道可以部分或完全形成在超晶格225内。如本领域技术人员将认识到的，源极/漏极硅化物层230、231和源极/漏极触点232、233覆于源极/漏极区域之上。由虚线234a、234b指示的区域是初始用超晶格225形成但此后重掺杂的可选残留部分。在其它实施例中，如本领域技术人员也将认识到的，这些残留超晶格区域234a、234b可以不存在。栅极235说明性地包括与超晶格225提供的沟道相邻的栅极绝缘层237以及位于栅极绝缘层上的栅电极层236。在所示的MOSFET 220中还提供了侧壁间隔件240、241。
另外参考图12，根据其中可以并入富集18O超晶格325的器件的另一个示例是半导体器件300，其中超晶格通过防止扩散到器件的沟道区域330中用作掺杂剂扩散阻挡超晶格，以有利地增加表面掺杂剂浓度以允许在原位掺杂外延处理期间更高的ND(金属/半导体界面处的活性掺杂剂浓度)。更特别地，器件100说明性地包括半导体层或基板301、以及形成在半导体层中的间隔开的源极区域302和漏极区域303，沟道区域330在其间延伸。掺杂剂扩散阻挡超晶格325说明性地延伸穿过源极区域302以将源极区域划分为下源极区域304和上源极区域305，并且还延伸穿过漏极区域303以将漏极区域划分为下漏极区域306以及上漏极区域307。
掺杂剂扩散阻挡超晶格325在概念上也可以被视为源极区域302内的源极掺杂剂阻挡超晶格、漏极区域303内的漏极掺杂剂阻挡超晶格以及沟道330下方的体掺杂剂阻挡超晶格，但是在这种构造中所有这三个都是通过在基板301上作为连续膜的MST材料的单一毯式沉积(blanket deposition)来提供的。掺杂剂阻挡超晶格325上方的其中限定上源极/漏极区域305、307和沟道区域330的半导体材料可以外延生长在掺杂剂阻挡超晶格325上，例如作为厚超晶格盖层或块状半导体层。在所示的示例中，上源极/漏极区域305、307均可以与该半导体层的上表面齐平(即，它们被注入在该层内)。
由此，上源极/漏极区域305、307可以有利地具有与下源极/漏极区域304、306相同的导电率，但具有更高的掺杂剂浓度。在所示的示例中，对于N沟道器件来说，上源极/漏极区域305、307和下源极/漏极区域304、306是N型的，但是对于P沟道器件来说，这些区域也可以是P型的。例如，可以通过离子注入来引入表面掺杂剂。但是，扩散阻挡超晶格325的MST膜材料减少了掺杂剂扩散，因为它捕获了由离子注入引入的作为掺杂剂扩散的媒介的点缺陷/填隙。
半导体器件300还说明性地包括沟道区域330上的栅极308。栅极说明性地包括栅极绝缘层309和栅电极310。在所示的示例中还提供了侧壁间隔件311。关于器件300以及其中可以使用富集18O超晶格的其它类似结构的进一步细节在授予Takeuchi等人的美国专利No.10,818,755中阐述，该专利已转让给本申请人并特此通过引用将其全部内容并入本文。
转到图13，现在描述其中可以使用富集18O超晶格的半导体器件400的另一个示例实施例。更特别地，在所示的示例中，源极和漏极掺杂剂扩散阻挡超晶格425s、425d两者有利地经由异质外延膜集成提供肖特基势垒高度调制。更特别地，下源极区域和漏极区域404、406包括与上源极区域和漏极区域405、407不同的材料。在这个示例中，下源极区域和漏极区域404、406是硅，并且上源极区域和漏极区域405、407是SiGeC，但是在不同实施例中可以使用不同的材料。下金属层(Ti)442、443形成在上源极和漏极区域(SiGeC层)405、407上。上金属层(Co)444、445分别形成在下金属层442、443上。由于MST材料有效地集成异质外延半导体材料，因此将C(1-2％)并入到Si或Si上的SiGe可能会引起正导带偏移。更特别地，这是对于减少肖特基势垒高度有效的SiGeC/MST/n+Si结构。关于器件400的进一步细节在上述'755专利中阐述。
但是，本领域技术人员将认识到，本文所识别的材料和技术可以用于许多不同类型的半导体器件，诸如分立器件和/或集成电路。再次参考图6，在掺杂剂阻挡应用的背景下，富集18O超晶格125'将基板121'和盖层52'划分开，但是基板具有与盖层(N)不同的导电类型(P)，从而限定PN结。在其它示例实施例中，PN结可以是横向的，与图6的示例中所示的垂直朝向相对。可以使用富集18O超晶格的其它PN结应用在授予Mears等人的美国专利No.7,227,174中阐述，该专利已转让给本申请人并特此通过引用将其全部内容并入本文。还应当注意的是，在一些实施例中，富集18O的单层也可以并入到超晶格和相关应用中，诸如2021年4月21日提交的共同未决申请No.17/236,289和17/236,329中描述的那些，其全部内容通过引用并入本文。
不希望受限于此，申请人理论上认为18O源可以与传统的16O源互换使用来制造上述半导体超晶格。此外，申请人已发现相似的18O流速产生与16O流速相似的氧剂量。此外，半导体单层生长和蚀刻速率在16O和18O源之间也相似。现象学研究/观察揭示了18O超晶格层中16O的并入受到上述MEGA蚀刻的影响。更特别地，对于图7中所示的测试器件，没有MEGA蚀刻的器件的实现方式显示出同一堆叠中第一个16O峰低于其它三个16O峰，而在第一个氧气剂量循环之前添加MEGA蚀刻导致超晶格堆叠中所有四个16O峰都具有相同的浓度。举例来说，18O剂量保留可以比16O剂量保留好30％(或更多)。
用于制造半导体器件120的相关方法可以包括形成半导体层121，以及形成与半导体层相邻并且包括堆叠的层组145a、145b的超晶格125。每个层组145a、145b可以包括限定基础半导体部分146a、146b的堆叠基础半导体单层146，以及约束在相邻基础半导体部分的晶格内的至少一个氧单层150a。至少一个氧单层150a可以包含原子百分比大于10％的18O，如上面进一步讨论的。
根据图11的示例，进一步的方法方面可以包括在半导体层221上形成源极区域222和漏极区域223并在超晶格225中限定沟道，以及在超晶格上方形成栅极235。根据图13的示例，进一步的方法方面可以包括在超晶格425s、425d上方形成金属层442/444和/或443/445，如上面进一步讨论的。
受益于前述描述和相关附图中呈现的教导，本领域技术人员将想到本发明的许多修改和其它实施例。因此，应该理解的是，本发明不限于所公开的具体实施例，并且修改和实施例旨在被包括在随附权利要求的范围内。

Claims (28)

1.一种半导体器件，包括：
半导体层；以及
超晶格，与所述半导体层相邻并且包括多个堆叠的层组，每个层组包括限定基础半导体部分的多个堆叠的基础半导体单层，以及约束在相邻基础半导体部分的晶格内的至少一个氧单层；
给定层组的所述至少一个氧单层包含原子百分比大于10％的18O。
2.如权利要求1所述的半导体器件，其中所述给定层组的所述至少一个氧单层包含原子百分比大于50％的18O。
3.如权利要求1所述的半导体器件，其中所述给定层组的所述至少一个氧单层包含原子百分比大于90％的18O。
4.如权利要求1所述的半导体器件，其中所述给定层组的所述至少一个氧单层还包含16O。
5.如权利要求1所述的半导体器件，其中每个层组的所述至少一个氧单层包含原子百分比大于10％的18O。
6.如权利要求1所述的半导体器件，还包括在所述半导体层上并在所述超晶格中限定沟道的源极区域和漏极区域以及在所述超晶格上方的栅极。
7.如权利要求1所述的半导体器件，其中所述超晶格将所述半导体层划分为第一区域和第二区域，所述第一区域具有与所述第二区域相同的导电类型和不同的掺杂剂浓度。
8.如权利要求1所述的半导体器件，还包括在所述超晶格上方的金属层。
9.如权利要求1所述的半导体器件，其中所述超晶格将所述半导体层划分为第一区域和第二区域，所述第一区域具有与所述第二区域不同的导电类型。
10.如权利要求1所述的半导体器件，其中基础半导体层包含硅。
11.一种半导体器件，包括：
半导体层；以及
超晶格，与所述半导体层相邻并且包括多个堆叠的层组，每个层组包括限定基础硅部分的多个堆叠的基础硅单层，以及约束在相邻基础硅部分的晶格内的至少一个氧单层；
给定层组的所述至少一个氧单层包含原子百分比大于50％的18O。
12.如权利要求11所述的半导体器件，其中所述给定层组的所述至少一个氧单层包含原子百分比大于90％的18O。
13.如权利要求11所述的半导体器件，其中所述给定层组的所述至少一个氧单层包含16O。
14.如权利要求11所述的半导体器件，其中所述超晶格内的每个层组的所述至少一个氧单层包含原子百分比大于50％的18O。
15.如权利要求11所述的半导体器件，还包括位于所述半导体层上并且在所述超晶格中限定沟道的源极区域和漏极区域，以及在所述超晶格上方的栅极。
16.如权利要求11所述的半导体器件，其中所述超晶格将所述半导体层划分为第一区域和第二区域，所述第一区域具有与所述第二区域相同的导电类型和不同的掺杂剂浓度。
17.如权利要求11所述的半导体器件，还包括在所述超晶格上方的金属层。
18.如权利要求11所述的半导体器件，其中所述超晶格将所述半导体层划分为第一区域和第二区域，所述第一区域具有与所述第二区域不同的导电类型。
19.一种半导体器件的制造方法，包括：
形成半导体层；以及
形成与所述半导体层相邻并且包括多个堆叠的层组的超晶格，每个层组包括限定基础半导体部分的多个堆叠的基础半导体单层，以及约束在相邻基础半导体部分的晶格内的至少一个氧单层；
给定层组的所述至少一个氧单层包含原子百分比大于10％的18O。
20.如权利要求19所述的方法，其中所述给定层组的所述至少一个氧单层包含原子百分比大于50％的18O。
21.如权利要求19所述的方法，其中所述给定层组的所述至少一个氧单层包含原子百分比大于90％的18O。
22.如权利要求19所述的方法，其中所述给定层组的所述至少一个氧单层还包含16O。
23.如权利要求19所述的方法，其中每个层组的所述至少一个氧单层包含原子百分比大于10％的18O。
24.如权利要求19所述的方法，还包括形成在所述半导体层上并在所述超晶格中限定沟道的源极区域和漏极区域，以及在所述超晶格上方形成栅极。
25.如权利要求19所述的方法，其中所述超晶格将所述半导体层划分为第一区域和第二区域，所述第一区域具有与所述第二区域相同的导电类型和不同的掺杂剂浓度。
26.如权利要求19所述的方法，还包括在所述超晶格上方形成金属层。
27.如权利要求19所述的方法，其中所述超晶格将所述半导体层划分为第一区域和第二区域，所述第一区域具有与所述第二区域不同的导电类型。
28.如权利要求19所述的方法，其中基础半导体层包含硅。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11848356B2 (en) 2020-07-02 2023-12-19 Atomera Incorporated Method for making semiconductor device including superlattice with oxygen and carbon monolayers

Family Cites Families (109)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61210679A (ja) 1985-03-15 1986-09-18 Sony Corp 半導体装置
US5216262A (en) 1992-03-02 1993-06-01 Raphael Tsu Quantum well structures useful for semiconductor devices
US5357119A (en) 1993-02-19 1994-10-18 Board Of Regents Of The University Of California Field effect devices having short period superlattice structures using Si and Ge
US5796119A (en) 1993-10-29 1998-08-18 Texas Instruments Incorporated Silicon resonant tunneling
US5561302A (en) 1994-09-26 1996-10-01 Motorola, Inc. Enhanced mobility MOSFET device and method
GB9419757D0 (en) 1994-09-30 1994-11-16 Lynxvale Ltd Wavelength selective filter and laser including it
US6376337B1 (en) 1997-11-10 2002-04-23 Nanodynamics, Inc. Epitaxial SiOx barrier/insulation layer
JP3443343B2 (ja) 1997-12-03 2003-09-02 松下電器産業株式会社 半導体装置
US6993222B2 (en) 1999-03-05 2006-01-31 Rj Mears, Llc Optical filter device with aperiodically arranged grating elements
GB9905196D0 (en) 1999-03-05 1999-04-28 Fujitsu Telecommunications Eur Aperiodic gratings
GB2386254A (en) 1999-03-05 2003-09-10 Nanovis Llc Superlattices
US6320212B1 (en) * 1999-09-02 2001-11-20 Hrl Laboratories, Llc. Superlattice fabrication for InAs/GaSb/AISb semiconductor structures
US20020100942A1 (en) 2000-12-04 2002-08-01 Fitzgerald Eugene A. CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs
JP2005504436A (ja) 2001-09-21 2005-02-10 アンバーウェーブ システムズ コーポレイション 画定された不純物勾配を有するひずみ材料層を使用する半導体構造、およびその構造を製作するための方法。
US6908846B2 (en) 2002-10-24 2005-06-21 Lam Research Corporation Method and apparatus for detecting endpoint during plasma etching of thin films
US7659539B2 (en) 2003-06-26 2010-02-09 Mears Technologies, Inc. Semiconductor device including a floating gate memory cell with a superlattice channel
US20070012910A1 (en) 2003-06-26 2007-01-18 Rj Mears, Llc Semiconductor Device Including a Channel with a Non-Semiconductor Layer Monolayer
US7531850B2 (en) 2003-06-26 2009-05-12 Mears Technologies, Inc. Semiconductor device including a memory cell with a negative differential resistance (NDR) device
US7045813B2 (en) * 2003-06-26 2006-05-16 Rj Mears, Llc Semiconductor device including a superlattice with regions defining a semiconductor junction
US7202494B2 (en) 2003-06-26 2007-04-10 Rj Mears, Llc FINFET including a superlattice
US7531829B2 (en) 2003-06-26 2009-05-12 Mears Technologies, Inc. Semiconductor device including regions of band-engineered semiconductor superlattice to reduce device-on resistance
US7153763B2 (en) 2003-06-26 2006-12-26 Rj Mears, Llc Method for making a semiconductor device including band-engineered superlattice using intermediate annealing
US6830964B1 (en) 2003-06-26 2004-12-14 Rj Mears, Llc Method for making semiconductor device including band-engineered superlattice
US7045377B2 (en) 2003-06-26 2006-05-16 Rj Mears, Llc Method for making a semiconductor device including a superlattice and adjacent semiconductor layer with doped regions defining a semiconductor junction
US7227174B2 (en) 2003-06-26 2007-06-05 Rj Mears, Llc Semiconductor device including a superlattice and adjacent semiconductor layer with doped regions defining a semiconductor junction
AU2004300982B2 (en) 2003-06-26 2007-10-25 Mears Technologies, Inc. Semiconductor device including MOSFET having band-engineered superlattice
US7598515B2 (en) 2003-06-26 2009-10-06 Mears Technologies, Inc. Semiconductor device including a strained superlattice and overlying stress layer and related methods
US7612366B2 (en) 2003-06-26 2009-11-03 Mears Technologies, Inc. Semiconductor device including a strained superlattice layer above a stress layer
US7514328B2 (en) 2003-06-26 2009-04-07 Mears Technologies, Inc. Method for making a semiconductor device including shallow trench isolation (STI) regions with a superlattice therebetween
US20050282330A1 (en) 2003-06-26 2005-12-22 Rj Mears, Llc Method for making a semiconductor device including a superlattice having at least one group of substantially undoped layers
US7531828B2 (en) 2003-06-26 2009-05-12 Mears Technologies, Inc. Semiconductor device including a strained superlattice between at least one pair of spaced apart stress regions
US7586116B2 (en) 2003-06-26 2009-09-08 Mears Technologies, Inc. Semiconductor device having a semiconductor-on-insulator configuration and a superlattice
US7586165B2 (en) 2003-06-26 2009-09-08 Mears Technologies, Inc. Microelectromechanical systems (MEMS) device including a superlattice
US20060220118A1 (en) 2003-06-26 2006-10-05 Rj Mears, Llc Semiconductor device including a dopant blocking superlattice
US7491587B2 (en) 2003-06-26 2009-02-17 Mears Technologies, Inc. Method for making a semiconductor device having a semiconductor-on-insulator (SOI) configuration and including a superlattice on a thin semiconductor layer
US20060267130A1 (en) 2003-06-26 2006-11-30 Rj Mears, Llc Semiconductor Device Including Shallow Trench Isolation (STI) Regions with a Superlattice Therebetween
US7229902B2 (en) 2003-06-26 2007-06-12 Rj Mears, Llc Method for making a semiconductor device including a superlattice with regions defining a semiconductor junction
US6833294B1 (en) 2003-06-26 2004-12-21 Rj Mears, Llc Method for making semiconductor device including band-engineered superlattice
US20070020833A1 (en) 2003-06-26 2007-01-25 Rj Mears, Llc Method for Making a Semiconductor Device Including a Channel with a Non-Semiconductor Layer Monolayer
US7446002B2 (en) 2003-06-26 2008-11-04 Mears Technologies, Inc. Method for making a semiconductor device comprising a superlattice dielectric interface layer
US9734978B1 (en) 2003-09-22 2017-08-15 Imaging Systems Technology, Inc. Manufacturing process
US7148712B1 (en) 2005-06-24 2006-12-12 Oxford Instruments Measurement Systems Llc Probe for use in determining an attribute of a coating on a substrate
US7517702B2 (en) 2005-12-22 2009-04-14 Mears Technologies, Inc. Method for making an electronic device including a poled superlattice having a net electrical dipole moment
US8441000B2 (en) * 2006-02-01 2013-05-14 International Business Machines Corporation Heterojunction tunneling field effect transistors, and methods for fabricating the same
WO2007098138A2 (en) 2006-02-21 2007-08-30 Mears Technologies, Inc. Semiconductor device comprising a lattice matching layer and associated methods
US7625767B2 (en) 2006-03-17 2009-12-01 Mears Technologies, Inc. Methods of making spintronic devices with constrained spintronic dopant
US20080012004A1 (en) 2006-03-17 2008-01-17 Mears Technologies, Inc. Spintronic devices with constrained spintronic dopant
US7781827B2 (en) 2007-01-24 2010-08-24 Mears Technologies, Inc. Semiconductor device with a vertical MOSFET including a superlattice and related methods
US7928425B2 (en) 2007-01-25 2011-04-19 Mears Technologies, Inc. Semiconductor device including a metal-to-semiconductor superlattice interface layer and related methods
US7880161B2 (en) 2007-02-16 2011-02-01 Mears Technologies, Inc. Multiple-wavelength opto-electronic device including a superlattice
US7863066B2 (en) 2007-02-16 2011-01-04 Mears Technologies, Inc. Method for making a multiple-wavelength opto-electronic device including a superlattice
US7812339B2 (en) 2007-04-23 2010-10-12 Mears Technologies, Inc. Method for making a semiconductor device including shallow trench isolation (STI) regions with maskless superlattice deposition following STI formation and related structures
JP2011054878A (ja) 2009-09-04 2011-03-17 Panasonic Corp 半導体装置及びその製造方法
KR102011259B1 (ko) 2010-02-26 2019-08-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US20110215299A1 (en) * 2010-03-08 2011-09-08 Mears Technologies, Inc. Semiconductor device including a superlattice and dopant diffusion retarding implants and related methods
US8450123B2 (en) 2010-08-27 2013-05-28 Semiconductor Energy Laboratory Co., Ltd. Oxygen diffusion evaluation method of oxide film stacked body
US8871670B2 (en) 2011-01-05 2014-10-28 The Board Of Trustees Of The University Of Illinois Defect engineering in metal oxides via surfaces
PE20142136A1 (es) * 2011-12-30 2015-01-09 James Dalton Bell Fibra optica alterada isotopicamente
US9343293B2 (en) 2013-04-04 2016-05-17 Applied Materials, Inc. Flowable silicon—carbon—oxygen layers for semiconductor processing
WO2015077580A1 (en) 2013-11-22 2015-05-28 Mears Technologies, Inc. Semiconductor devices including superlattice depletion layer stack and related methods
US9275996B2 (en) 2013-11-22 2016-03-01 Mears Technologies, Inc. Vertical semiconductor devices including superlattice punch through stop layer and related methods
WO2015191561A1 (en) 2014-06-09 2015-12-17 Mears Technologies, Inc. Semiconductor devices with enhanced deterministic doping and related methods
US9722046B2 (en) 2014-11-25 2017-08-01 Atomera Incorporated Semiconductor device including a superlattice and replacement metal gate structure and related methods
CN107771355B (zh) 2015-05-15 2022-01-14 阿托梅拉公司 具有超晶格和在不同深度处的穿通停止(pts)层的半导体装置和相关方法
US9721790B2 (en) 2015-06-02 2017-08-01 Atomera Incorporated Method for making enhanced semiconductor structures in single wafer processing chamber with desired uniformity control
US9666669B1 (en) 2015-12-22 2017-05-30 International Business Machines Corporation Superlattice lateral bipolar junction transistor
US9558939B1 (en) 2016-01-15 2017-01-31 Atomera Incorporated Methods for making a semiconductor device including atomic layer structures using N2O as an oxygen source
WO2017197108A1 (en) 2016-05-11 2017-11-16 Atomera Incorporated Dram architecture to reduce row activation circuitry power and peripheral leakage and related methods
US10453945B2 (en) 2016-08-08 2019-10-22 Atomera Incorporated Semiconductor device including resonant tunneling diode structure having a superlattice
US10107854B2 (en) 2016-08-17 2018-10-23 Atomera Incorporated Semiconductor device including threshold voltage measurement circuitry
EP3635789B1 (en) * 2017-05-16 2022-08-10 Atomera Incorporated Semiconductor device and method including a superlattice as a gettering layer
TWI685109B (zh) 2017-06-13 2020-02-11 美商安托梅拉公司 具有含超晶格之凹槽通道陣列電晶體（rcat）之半導體元件及其相關方法
US10109479B1 (en) 2017-07-31 2018-10-23 Atomera Incorporated Method of making a semiconductor device with a buried insulating layer formed by annealing a superlattice
CN111247640B (zh) 2017-08-18 2023-11-03 阿托梅拉公司 包括与超晶格sti界面相邻的非单晶纵梁的半导体器件和方法
US10529768B2 (en) 2017-12-15 2020-01-07 Atomera Incorporated Method for making CMOS image sensor including pixels with read circuitry having a superlattice
US10304881B1 (en) 2017-12-15 2019-05-28 Atomera Incorporated CMOS image sensor with buried superlattice layer to reduce crosstalk
US10355151B2 (en) 2017-12-15 2019-07-16 Atomera Incorporated CMOS image sensor including photodiodes with overlying superlattices to reduce crosstalk
US10608043B2 (en) 2017-12-15 2020-03-31 Atomera Incorporation Method for making CMOS image sensor including stacked semiconductor chips and readout circuitry including a superlattice
US10367028B2 (en) 2017-12-15 2019-07-30 Atomera Incorporated CMOS image sensor including stacked semiconductor chips and image processing circuitry including a superlattice
US10608027B2 (en) 2017-12-15 2020-03-31 Atomera Incorporated Method for making CMOS image sensor including stacked semiconductor chips and image processing circuitry including a superlattice
US10396223B2 (en) 2017-12-15 2019-08-27 Atomera Incorporated Method for making CMOS image sensor with buried superlattice layer to reduce crosstalk
US10361243B2 (en) 2017-12-15 2019-07-23 Atomera Incorporated Method for making CMOS image sensor including superlattice to enhance infrared light absorption
US10276625B1 (en) 2017-12-15 2019-04-30 Atomera Incorporated CMOS image sensor including superlattice to enhance infrared light absorption
US10615209B2 (en) 2017-12-15 2020-04-07 Atomera Incorporated CMOS image sensor including stacked semiconductor chips and readout circuitry including a superlattice
US10461118B2 (en) 2017-12-15 2019-10-29 Atomera Incorporated Method for making CMOS image sensor including photodiodes with overlying superlattices to reduce crosstalk
US10529757B2 (en) 2017-12-15 2020-01-07 Atomera Incorporated CMOS image sensor including pixels with read circuitry having a superlattice
EP3762959B1 (en) 2018-03-08 2024-04-10 Atomera Incorporated Semiconductor device including enhanced contact structures having a superlattice and related methods
US10468245B2 (en) 2018-03-09 2019-11-05 Atomera Incorporated Semiconductor device including compound semiconductor materials and an impurity and point defect blocking superlattice
US10727049B2 (en) 2018-03-09 2020-07-28 Atomera Incorporated Method for making a semiconductor device including compound semiconductor materials and an impurity and point defect blocking superlattice
WO2019199926A1 (en) 2018-04-12 2019-10-17 Atomera Incorporated Device and method for making an inverted t channel field effect transistor (itfet) including a superlattice
US10884185B2 (en) 2018-04-12 2021-01-05 Atomera Incorporated Semiconductor device including vertically integrated optical and electronic devices and comprising a superlattice
US10811498B2 (en) 2018-08-30 2020-10-20 Atomera Incorporated Method for making superlattice structures with reduced defect densities
US10566191B1 (en) 2018-08-30 2020-02-18 Atomera Incorporated Semiconductor device including superlattice structures with reduced defect densities
US20200135489A1 (en) 2018-10-31 2020-04-30 Atomera Incorporated Method for making a semiconductor device including a superlattice having nitrogen diffused therein
US10580867B1 (en) 2018-11-16 2020-03-03 Atomera Incorporated FINFET including source and drain regions with dopant diffusion blocking superlattice layers to reduce contact resistance
US10818755B2 (en) 2018-11-16 2020-10-27 Atomera Incorporated Method for making semiconductor device including source/drain dopant diffusion blocking superlattices to reduce contact resistance
US10847618B2 (en) 2018-11-16 2020-11-24 Atomera Incorporated Semiconductor device including body contact dopant diffusion blocking superlattice having reduced contact resistance
US10840336B2 (en) 2018-11-16 2020-11-17 Atomera Incorporated Semiconductor device with metal-semiconductor contacts including oxygen insertion layer to constrain dopants and related methods
US10593761B1 (en) 2018-11-16 2020-03-17 Atomera Incorporated Method for making a semiconductor device having reduced contact resistance
US10840335B2 (en) 2018-11-16 2020-11-17 Atomera Incorporated Method for making semiconductor device including body contact dopant diffusion blocking superlattice to reduce contact resistance
US10580866B1 (en) 2018-11-16 2020-03-03 Atomera Incorporated Semiconductor device including source/drain dopant diffusion blocking superlattices to reduce contact resistance
US10854717B2 (en) 2018-11-16 2020-12-01 Atomera Incorporated Method for making a FINFET including source and drain dopant diffusion blocking superlattices to reduce contact resistance
US10840337B2 (en) 2018-11-16 2020-11-17 Atomera Incorporated Method for making a FINFET having reduced contact resistance
US11094818B2 (en) 2019-04-23 2021-08-17 Atomera Incorporated Method for making a semiconductor device including a superlattice and an asymmetric channel and related methods
US10825901B1 (en) 2019-07-17 2020-11-03 Atomera Incorporated Semiconductor devices including hyper-abrupt junction region including a superlattice
US10840388B1 (en) 2019-07-17 2020-11-17 Atomera Incorporated Varactor with hyper-abrupt junction region including a superlattice
US10868120B1 (en) 2019-07-17 2020-12-15 Atomera Incorporated Method for making a varactor with hyper-abrupt junction region including a superlattice
US10825902B1 (en) 2019-07-17 2020-11-03 Atomera Incorporated Varactor with hyper-abrupt junction region including spaced-apart superlattices
US10879357B1 (en) * 2019-07-17 2020-12-29 Atomera Incorporated Method for making a semiconductor device having a hyper-abrupt junction region including a superlattice

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Publication number Publication date
US20220384612A1 (en) 2022-12-01
US11682712B2 (en) 2023-06-20

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