CN117373391A - 视频信号处理电路、显示面板及电子设备 - Google Patents

Abstract

本申请提供一种视频信号处理电路、显示面板及电子设备，通过所述视频信号处理电路将输入的单路数据输入信号重组为分别对应于一个像素单元的四个子像素的同步的第一中间子信号、第二中间子信号、第三中间子信号和第四中间子信号。如此，输入信号中只需要一路所述数据输入信号，大大减少显示驱动对于外部视频输入信号端口数量的要求。

Description

视频信号处理电路、显示面板及电子设备

技术领域

本申请涉及显示技术领域，具体而言，涉及一种视频信号处理电路、显示面板及电子设备。

背景技术

在一些OLED显示屏中，一个像素单元通常会包含四个子像素(如，红、绿、蓝、白四色子像素)，且四个子像素呈两行两列相邻排列。在此架构下，当四个子像素均为单色像素时，该显示屏可作为OLED单色高分辨率显示使用。

但是由于此类OLED显示屏原本是以全像素方式来驱动显示，单色高分辨率应用下OLED驱动芯片也需要同时输出四路子像素信号用于输出显示。在很多应用场合下，过多的输入输出IO端口会在很大程度下影响OLED显示系统的微型化和集成化。

发明内容

为了克服现有技术中的上述不足，本申请的目的在于提供一种视频信号处理电路，所述视频信号处理电路包括：

列计数器，用于根据输入的行同步输入信号hsy及数据有效输入信号de，针对每行视频信号，在数据有效输入信号de有效时按时钟输入信号clk进行计数输出列计数信号hcnt；

奇偶行计数器，用于对输入的行同步输入信号hsy进行计数，以针对视频信号中的奇数行和偶数行输出不同的奇偶行计数信号vcnt；

奇数行控制器，用于根据所述列计数信号hcnt、所述奇偶行计数信号vcnt及输入的数据输入信号din，针对所述数据输入信号din中每个奇数行的单路串行信号转换为并行输出的第一中间子信号和第二中间子信号，所述第一中间子信号为所述奇数行中各2i+1列子像素的串行信号，所述第二中间子信号为所述奇数行中各2i+2列子像素的串行信号，i为自然数；

偶数行控制器，用于根据所述列计数信号hcnt、所述奇偶行计数信号vcnt及输入的所述数据输入信号din，针对所述数据输入信号din中每个偶数行单路的串行信号转换为并行输出的第三中间子信号和第四中间子信号，所述第三中间子信号为所述偶数行中各2i+1列子像素的串行信号，所述第四中间子信号为所述偶数行中各2i+2列子像素的串行信号；

同步信号控制器，用于对所述第一中间子信号、所述第二中间子信号、所述第三中间子信号、所述第四中间子信号进行同步处理，获得同步输出的第一输出子信号、第二输出子信号、第三输出子信号和第四输出子信号，其中，所述数据输入信号din第2j+1行中第2n+1列的子像素、第2j+1行中第2n+2列的子像素、第2j+2行中第2n+1列的子像素及第2j+2行中第2n+2列的子像素的数据分别在所述第一输出子信号、所述第二输出子信号、所述第三输出子信号和所述第四输出子信号中同步输出，j为自然数。

在一种可能的实现方式中，所述列计数器的输入端分别接收行同步输入信号hsy和数据有效输入信号de；

所述列计数器用于在所述数据有效输入信号de有效时，根据所述时钟输入信号clk进行计数以输出所述列计数信号hcnt，并在所述行同步输入信号hsy有效时，清零所述列计数信号hcnt。

在一种可能的实现方式中，所述奇偶行计数器的输入端分别接收所述行同步输入信号hsy及场同步输入信号vsy；

所述奇偶行计数器在所述行同步输入信号hsy有效时翻转计数以输出所述奇偶行计数信号vcnt，并在所述场同步输入信号vsy有效时，清零所述奇偶行计数信号vcnt。

在一种可能的实现方式中，所述奇数行控制器包括第一逻辑非门、第二逻辑非门、第一逻辑与门、第二逻辑与门、行存储器、第一数据信号寄存器组及第二数据信号寄存器组；

所述奇数行控制器用于在奇数行输入时保存当前子像素行，在偶数行输入时读取奇数行数据输出，其中：

所述第一逻辑与门的两个输入端分别接收所述数据有效输入信号de和所述奇偶行计数信号vcnt；

所述第一逻辑非门的输入端接收所述奇偶行计数信号vcnt；

所述第二逻辑与门的两个输入端分别接收所述数据有效输入信号de和所述第一逻辑非门的输出的信号；

所述行存储器第一数据信号寄存器组和第二数据信号寄存器组的时钟输入端分别接收时钟输入信号clk；

所述行存储器的写信号输入端接收所述第一逻辑与门的输出的信号；

所述行存储器的读信号输入端接收所述第二逻辑与门的输出的信号；

所述行存储器的地址输入端接收所述列计数信号hcnt；

所述行存储器的数据输入端接收所述数据输入信号din；

所述第一数据信号寄存器组和所述第二数据信号寄存器组的数据输入端分别接收所述行存储器的输出的信号；

所述第二逻辑非门的输入端接收所述列计数信号hcnt的最低位；

所述第一数据信号寄存器组的使能端接收所述第二逻辑非门的输出的信号，所述第一数据信号寄存器组用于获取当前行中第2i+1列子像素的信号，以输出所述第一中间子信号；

所述第二数据信号寄存器组的使能端接收所述列计数信号hcnt的最低位，所述第二数据信号寄存器组用于获取当前行中第2i+2列子像素的信号，以输出所述第二中间子信号。

在一种可能的实现方式中，所述偶数行控制器包括第三逻辑与门、第四逻辑与门、第五逻辑与门、第三逻辑非门、第四逻辑非门、第三数据信号寄存器组及第四数据信号寄存器组；

所述偶数行控制器用于在偶数行输入时，输出偶数行的数据，其中：

所述第三数据信号寄存器组和所述第四数据信号寄存器组时钟输入端分别接收时钟输入信号clk；

所述第三数据信号寄存器组和所述第四数据信号寄存器组的数据输入端分别接收所述数据输入信号din；

所述第四逻辑非门输入端接收所述奇偶行计数信号vcnt；

所述第三逻辑与门的两个输入端分别接收所述数据有效输入信号de和所述第四逻辑非门输出的信号所述第三逻辑非门的输入端接收所述列计数信号hcnt的最低位；

所述第四逻辑与门的两个输入端分别接收所述第三逻辑与门输出的信号和所述列计数信号hcnt的最低位；

所述第五逻辑与门的两个输入端分别接收所述第三逻辑与门输出的信号和所述第三逻辑非门输出的信号；

所述第三数据信号寄存器组的使能端接收所述第五逻辑与门输出的信号，所述第三数据信号寄存器组用于获取当前行中第2i+1列子像素的信号，以输出所述第三中间子信号；

所述第四数据信号寄存器组的使能端接收所述第四逻辑与门输出的信号，所述第四数据信号寄存器组用于获取当前行中第2i+2列子像素的信号，以输出所述第四中间子信号。

在一种可能的实现方式中，所述同步信号控制器还用于对所述行同步输入信号hsy、场同步输入信号vsy、所述数据有效输入信号de及时钟输入信号clk进行同步处理，输出与所述第一输出子信号、所述第二输出子信号、所述第三输出子信号及所述第四输出子信号同步的行同步有效信号HSYNC、场同步有效信号VSYNC、数据有效信号VALID及像素时钟输出信号PCLK。

在一种可能的实现方式中，所述同步信号控制器包括时钟二分频器、第五数据信号寄存器组、第六数据信号寄存器组、第七数据信号寄存器组、第八数据信号寄存器组、第一场同步输入信号寄存器、第二场同步输入信号寄存器、第一行同步输入信号寄存器、第二行同步输入信号寄存器、第一数据有效输入信号寄存器和第二数据有效输入信号寄存器；

所述时钟二分频器、所述第一场同步输入信号寄存器、所述第二场同步输入信号寄存器、所述第一行同步输入信号寄存器、所述第二行同步输入信号寄存器、所述第一数据有效输入信号寄存器和所述第二数据有效输入信号寄存器的时钟输入端分别接收时钟输入信号clk；

所述时钟二分频器的输入端接收所述时钟二分频器输出的信号，并且所述时钟二分频器还输出同步后的像素时钟输出信号PCLK；

所述第五数据信号寄存器组、第六数据信号寄存器组、第七数据信号寄存器组和第八数据信号寄存器组的时钟输入端分别接收所述时钟二分频器输出的信号；

所述第五数据信号寄存器组、所述第六数据信号寄存器组、所述第七数据信号寄存器组、所述第八数据信号寄存器组的数据输入端依次分别接收所述第一数据信号寄存器组、所述第二数据信号寄存器组、所述第三数据信号寄存器组、第四数据信号寄存器组输出的信号；

所述第一场同步输入信号寄存器的数据输入端接收所述场同步输入信号vsy；

所述第二场同步输入信号寄存器的数据输入端接收所述第一场同步输入信号寄存器的数据输出端输出的信号，所述第二场同步输入信号寄存器的数据输出端输出重组同步后的场同步有效信号VSYNC；

所述第一行同步输入信号寄存器的数据输入端接收行同步输入信号hsy；

所述第二行同步输入信号寄存器的数据输入端接收所述第一行同步输入信号寄存器的数据输出端输出的信号，所述第二行同步输入信号寄存器的数据输出端输出重组同步后的行同步有效信号HSYNC；

所述第一数据有效输入信号寄存器的数据输入端接收所述数据有效输入信号de；

所述第二数据有效输入信号寄存器的数据输入端接收第一数据有效输入信号寄存器的数据输出端输出的信号，所述第二数据有效输入信号寄存器的数据输出端输出重组同步后的数据有效信号VALID。

本申请还提供一种显示面板，所述显示面板包括权本申请提供的所述视频信号处理电路。

在一种可能的实现方式中，所述显示面板包括单色高显示面板，所述第一输出子信号、所述第二输出子信号、所述第三输出子信号和所述第四输出子信号用于同步驱动同一像素中的四个子像素。

本申请还提供一种电子设备，所述电子设备包括本申请提供的所述显示面板。

相对于现有技术而言，本申请具有以下有益效果：

本申请提供一种视频信号处理电路、显示面板及电子设备，通过所述视频信号处理电路可以将输入的单路数据输入信号din重组为分别对应于一个像素单元的四个子像素的同步的第一中间子信号、第二中间子信号、第三中间子信号和第四中间子信号。如此，输入信号中只需要一路所述数据输入信号din，大大减少显示驱动对于外部视频输入信号端口数量的要求。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本实施例提供的显示面板的子像素示意图；

图2为本实施例提供的视频信号处理电路的示意图；

图3为本实施例提供的信号时序关系示意图之一；

图4为本实施例提供的信号时序关系示意图之二；

图5为本实施例提供的信号时序关系示意图之三；

图6为本实施例提供的奇数行控制器的示意图；

图7为本实施例提供的信号时序关系示意图之四；

图8为本实施例提供的偶数行控制器的示意图；

图9为本实施例提供的信号时序关系示意图之五；

图10为本实施例提供的同步信号控制器的示意图；

图11为本实施例提供的信号时序关系示意图之六。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

在本申请的描述中，需要说明的是，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

经发明人研究发现，在一些显示面板中，一个像素单元通常会包含四个子像素，且四个子像素呈两行两列相邻排列。例如，请参见图1，具有X列、Y行子像素的显示面板中，第一行第一列的子像素1-1、第一行第二列的子像素1-2、第二行第一列的子像素2-1和第二行第二列的子像素2-2为同一个像素单元的四个子像素。在显示屏原本以全像素方式来驱动显示的情况下，OLED驱动芯片通常以一个像素单元为单位同时输出四路子像素信号，导致输入输出过多，影响显示系统的微型化和集成化。

有鉴于此，本实施例提供一种可以减少外部视频输入信号端口数量的方案，下面对本实施例提供的方案进行详细阐述。

请参见图2，图2为本实施例提供的一种视频信号处理电路的示意图，该视频信号处理电路可以包括列计数器、奇偶行计数器、奇数行控制器、偶数行控制器及同步信号控制器。

请参照图3，在本实施例中，所述视频信号处理电路的输入信号可以包括时钟输入信号clk、场同步输入信号vsy、行同步输入信号hsy、数据有效输入信号de及单路的数据输入信号din。

其中，所述时钟输入信号clk为按照固定频率进行规律跳变的脉冲信号。所述场同步输入信号vsy用于实现画面同步，所述行同步输入信号hsy可以在将要传输新的一帧图像时脉冲一次，以标识一帧图像的开始。

所述行同步输入信号hsy用于实现行信号同步，所述行同步输入信号hsy可以在将要传输一帧图像中新的一行时脉冲一次，以标识一行的开始。

所述数据有效输入信号de用于标识所述数据输入信号din的有效性，即在所述数据有效输入信号de有效期间，所述数据输入信号din上跳变信号被认为是有效的。

所述数据输入信号din用于串行的一次传输一帧图像中各个子像素的数据，例如，从图1所示子像素1-1到子像素1-X，及从第1行到第Y行的顺序，依次传输子像素1-1到子像素Y-X的数据。

所述列计数器用于根据输入的行同步输入信号hsy及数据有效输入信号de，针对每行视频信号，在数据有效输入信号de有效时按时钟输入信号clk进行计数输出列计数信号hcnt。

可选地，在一种可能的实现方式中，请再次参照图2，所述列计数器的输入端分别接收行同步输入信号hsy和数据有效输入信号de。并且，所述列计数器用于在所述数据有效输入信号de有效时，根据所述时钟输入信号clk进行计数以输出所述列计数信号hcnt，并在所述行同步输入信号hsy有效时，清零所述列计数信号hcnt。

如此，请参照图4，图4为所述列计数信号hcnt和其他信号的时序关系。其中，由于在数据有效输入信号de有效期间，所述数据输入信号din在每个所述时钟输入信号clk脉冲周期中传输一个子像素的数据，因此，所述列计数器用于在所述数据有效输入信号de有效时，根据所述时钟输入信号clk进行计数获得信号也可以认为时对所述数据输入信号din的计数。即，所述列计数信号hcnt为对一行信号中，每列子像素数据的计数，并且所述列计数信号hcnt在新的一行开始时清零。

所述奇偶行计数器用于对输入的行同步输入信号hsy进行计数，以针对视频信号中的奇数行和偶数行输出不同的奇偶行计数信号vcnt。

可选地，在一种可能的实现方式中，请再次参照图2，所述奇偶行计数器的输入端分别接收所述行同步输入信号hsy及所述场同步输入信号vsy。

在一种可能的实现方式中，所述奇偶行计数器在所述行同步输入信号hsy有效时翻转计数以输出所述奇偶行计数信号vcnt，并在所述场同步输入信号vsy有效时，清零所述奇偶行计数信号vcnt，后续电路可以仅使用所述奇偶行计数器输出的所述奇偶行计数信号vcnt的最低位。

优选地，所述奇偶行计数器可以为1比特循环计数器，即，所述奇偶行计数器仅有1位数据循环翻转输出。

如此，请参照图5，图5为所述奇偶行计数信号vcnt与其他信号的时序关系。其中，根据所述行同步输入信号hsy，所述奇偶行计数信号vcnt可以在所述数据输入信号din传输奇数行数据时为1，在在所述数据输入信号din传输偶数行数据时为2，并在一帧新的图像开始传输时清零。

所述奇数行控制器用于根据所述列计数信号hcnt、所述奇偶行计数信号vcnt及输入的数据输入信号din，针对所述数据输入信号din中每个奇数行的单路串行信号转换为并行输出的第一中间子信号和第二中间子信号，所述第一中间子信号为所述奇数行中各2i+1列子像素的串行信号，所述第二中间子信号为所述奇数行中各2i+2列子像素的串行信号，n≥0。

可选地，在一种可能的实现方式中，请参照图6，所述奇数行控制器包括第一逻辑非门INV1、第二逻辑非门INV2、第一逻辑与门AND1、第二逻辑与门AND2、行存储器、第一数据信号寄存器组U1及第二数据信号寄存器组U2。

所述奇数行控制器用于在奇数行输入时保存当前子像素行，在偶数行输入时读取奇数行数据输出。

所述第一逻辑与门AND1的两个输入端分别接收所述数据有效输入信号de和所述奇偶行计数信号vcnt。

所述第一逻辑非门INV1的输入端接收所述奇偶行计数信号vcnt。

所述第二逻辑与门AND2的两个输入端分别接收所述数据有效输入信号de和所述第一逻辑非门INV1的输出的信号。

所述行存储器第一数据信号寄存器组U1和第二数据信号寄存器组U2的时钟输入端分别接收时钟输入信号clk。

所述行存储器的写信号输入端接收所述第一逻辑与门AND1的输出的信号。即，在所述数据有效输入信号de有效且所述奇偶行计数信号vcnt的值为1时，表征当前传输的为奇数行，此时所述第一逻辑与门AND1输出有效信号，使所述行存储器执行写信号操作。

所述行存储器的读信号输入端接收所述第二逻辑与门AND2的输出的信号。即，在所述数据有效输入信号de有效且所述奇偶行计数信号vcnt的值为0时，表征当前传输的为偶数行，此时所述第二逻辑与门AND2输出有效信号，使所述行存储器执行读信号操作。

所述行存储器的地址输入端接收所述列计数信号hcnt，所述行存储器的数据输入端接收所述数据输入信号din，以使所述行存储器根据所述列计数信号hcnt的计数值为地址存储当前行的数据。

如此，实现了所述奇数行控制器用于在奇数行输入时保存当前子像素行，在偶数行输入时读取奇数行数据输出。

所述第一数据信号寄存器组U1和所述第二数据信号寄存器组U2的数据输入端分别接收所述行存储器的输出的信号。所述第二逻辑非门INV2的输入端接收所述列计数信号hcnt的最低位。

所述第一数据信号寄存器组U1的使能端接收所述第二逻辑非门INV2的输出的信号，所述第一数据信号寄存器组U1用于获取当前行中第2i+1列子像素的信号，以输出所述第一中间子信号。

所述第二数据信号寄存器组U2的使能端接收所述列计数信号hcnt的最低位，所述第二数据信号寄存器组U2用于获取当前行中第2i+2列子像素的信号，以输出所述第二中间子信号。

即，在所述列计数信号hcnt的最低位为0时，表征当前传输的为奇数列的数据，此时所述第二逻辑非门INV2输出有效信号，使能所述第一数据信号寄存器组U1缓存当前列的信号并输出。在所述列计数信号hcnt的最低位为1时，表征当前传输的为奇数列的数据，该信号直接使能第二数据信号寄存器组U2缓存当前列的信号并输出。

如此，请参照图7，针对所述数据输入信号din的奇数行din(odd)信号，所述奇数行控制器将奇数行din(odd)中各列子像素(O1子像素到ON子像素)的信号拆分重组为由各2i+1列子像素的信号组成的串行的所述第一中间子信号，和由各2i+2列子像素的信号组成的串行的所述第二中间子信号。

所述偶数行控制器用于根据所述列计数信号hcnt、所述奇偶行计数信号vcnt及输入的所述数据输入信号din，针对所述数据输入信号din中每个偶数行单路的串行信号转换为并行输出的第三中间子信号和第四中间子信号，所述第三中间子信号为所述偶数行中各2i+1列子像素的串行信号，所述第四中间子信号为所述偶数行中各2i+2列子像素的串行信号，i为自然数。

可选地，在一些可能的实现方式中，请参照图8，所述偶数行控制器包括第三逻辑与门AND3、第四逻辑与门AND4、第五逻辑与门AND5、第三逻辑非门INV3、第四逻辑非门INV4、第三数据信号寄存器组U3及第四数据信号寄存器组U4。

所述偶数行控制器用于在偶数行输入时，输出偶数行的数据，其中：

所述第三数据信号寄存器组U3和所述第四数据信号寄存器组U4时钟输入端分别接收时钟输入信号clk；

所述第三数据信号寄存器组U3和所述第四数据信号寄存器组U4的数据输入端分别接收所述数据输入信号din；

所述第四逻辑非门INV4输入端接收所述奇偶行计数信号vcnt；

所述第三逻辑与门AND3的两个输入端分别接收所述数据有效输入信号de和所述第四逻辑非门INV4输出的信号。

所述第三逻辑非门INV3的输入端接收所述列计数信号hcnt的最低位；

所述第四逻辑与门AND4的两个输入端分别接收所述第三逻辑与门AND3输出的信号和所述列计数信号hcnt的最低位；

所述第五逻辑与门AND5的两个输入端分别接收所述第三逻辑与门AND3输出的信号和所述第三逻辑非门INV3输出的信号；

所述第三数据信号寄存器组U3的使能端接收所述第五逻辑与门AND5输出的信号，所述第三数据信号寄存器组U3用于获取当前行中第2i+1列子像素的信号，以输出所述第三中间子信号；

所述第四数据信号寄存器组U4的使能端接收所述第四逻辑与门AND4输出的信号，所述第四数据信号寄存器组U4用于获取当前行中第2i+2列子像素的信号，以输出所述第四中间子信号。

其中，在所述数据有效输入信号de有效且所述奇偶行计数信号vcnt的值为0时，表征当前传输的为偶数行，此时所述第三逻辑与门AND3才能示出有效信号，以使所述第三数据信号寄存器和所述第四数据信号寄存器可能被使能。即，所述第三数据信号寄存器和所述第四数据信号寄存器仅在偶数行才可能被使能。

在所述列计数信号hcnt的最低位为0时，表征当前传输的为奇数列的数据，此时所述第三逻辑非门INV3输出有效信号，该信号与所述第三逻辑与门AND3的信号一起使能所述第三数据信号寄存器组U3缓存当前列的信号并输出。在所述列计数信号hcnt的最低位为1时，表征当前传输的为奇数列的数据，该信号与所述第三逻辑与门AND3的信号一起使能第二数据信号寄存器组U2缓存当前列的信号并输出。

如此，请参照图9，针对所述数据输入信号din的偶数行din(even)信号，所述偶数行控制器将偶数行din(even)中各列子像素(E1子像素到EN子像素)的信号拆分重组为由各2i+1列子像素的信号组成的串行的所述第三中间子信号，和由各2i+2列子像素的信号组成的串行的所述第四中间子信号。

所述同步信号控制器用于对所述第一中间子信号、所述第二中间子信号、所述第三中间子信号、所述第四中间子信号进行同步处理，获得同步输出的第一输出子信号、第二输出子信号、第三输出子信号和第四输出子信号，其中，所述数据输入信号din第2j+1行中第2n+1列的子像素、第2j+1行中第2n+2列的子像素、第2j+2行中第2n+1列的子像素及第2j+2行中第2n+2列的子像素的数据分别在所述第一输出子信号、所述第二输出子信号、所述第三输出子信号和所述第四输出子信号中同步输出，j为自然数。

可选地，在一种可能的实现方式中，所述同步信号控制器还用于对所述行同步输入信号hsy、场同步输入信号vsy、所述数据有效输入信号de及时钟输入信号clk进行同步处理，输出与所述第一输出子信号、所述第二输出子信号、所述第三输出子信号及所述第四输出子信号同步的行同步有效信号HSYNC、场同步有效信号VSYNC、数据有效信号VALID及像素时钟输出信号PCLK。

具体地，请参照图10，在一种可能的实现方式中，所述同步信号控制器包括时钟二分频器、第五数据信号寄存器组U5、第六数据信号寄存器组U6、第七数据信号寄存器组U7、第八数据信号寄存器组U8、第一场同步输入信号寄存器U9、第二场同步输入信号寄存器U10、第一行同步输入信号寄存器U11、第二行同步输入信号寄存器U12、第一数据有效输入信号寄存器U13和第二数据有效输入信号寄存器U14；

所述时钟二分频器、所述第一场同步输入信号寄存器U9、所述第二场同步输入信号寄存器U10、所述第一行同步输入信号寄存器U11、所述第二行同步输入信号寄存器U12、所述第一数据有效输入信号寄存器U13和所述第二数据有效输入信号寄存器U14的时钟输入端分别接收时钟输入信号clk；

所述时钟二分频器的输入端接收所述时钟二分频器输出的信号，并且所述时钟二分频器还输出同步后的像素时钟输出信号PCLK；

所述第五数据信号寄存器组U5、第六数据信号寄存器组U6、第七数据信号寄存器组U7和第八数据信号寄存器组U8的时钟输入端分别接收所述时钟二分频器输出的信号；

所述第五数据信号寄存器组U5、所述第六数据信号寄存器组U6、所述第七数据信号寄存器组U7、所述第八数据信号寄存器组U8的数据输入端依次分别接收所述第一数据信号寄存器组U1、所述第二数据信号寄存器组U2、所述第三数据信号寄存器组U3、第四数据信号寄存器组U4输出的信号；

所述第一场同步输入信号寄存器U9的数据输入端接收所述场同步输入信号vsy；

所述第二场同步输入信号寄存器U10的数据输入端接收所述第一场同步输入信号寄存器U9的数据输出端输出的信号，所述第二场同步输入信号寄存器U10的数据输出端输出重组同步后的场同步有效信号VSYNC；

所述第一行同步输入信号寄存器U11的数据输入端接收行同步输入信号hsy；

所述第二行同步输入信号寄存器U12的数据输入端接收所述第一行同步输入信号寄存器U11的数据输出端输出的信号，所述第二行同步输入信号寄存器U12的数据输出端输出重组同步后的行同步有效信号HSYNC；

所述第一数据有效输入信号寄存器U13的数据输入端接收所述数据有效输入信号de；

所述第二数据有效输入信号寄存器U14的数据输入端接收第一数据有效输入信号寄存器U13的数据输出端输出的信号，所述第二数据有效输入信号寄存器U14的数据输出端输出重组同步后的数据有效信号VALID。

请参照图11，图11为所述同步信号控制器输出的各个信号的时序关系图，通过所述同步信号控制器的同步处理，可以调整时序上存在延迟的所述第一中间子信号、所述第二中间子信号、所述第三中间子信号和所述第四中间子信号，使调整后的所述第一输出子信号、所述第二输出子信号、所述第三输出子信号和所述第四输出子信号每次同步输出的四个子像素的信号对应于一个像素单元。例如，所述第一输出子信号中的子像素信号O1、所述第二输出子信号中的子像素信号O2、所述第三输出子信号中的子像素信号E1、所述第四输出子信号中的子像素信号E2分别对应与图1所示的子像素1-1、子像素1-2、子像素2-1和子像素2-2。如此，实现了对单路所述数据输入信号din的拆分重组形成四路输出信号，从而大大减少显示驱动对于外部视频输入信号端口数量的要求。

本实施例还提供一种显示面板，所述显示面板包括本实施例提供的视频信号处理电路。

在一种可能的实现方式中，所述显示面板包括单色高显示面板，所述第一输出子信号、所述第二输出子信号、所述第三输出子信号和所述第四输出子信号用于同步驱动同一像素中的四个子像素。

本实施例还提供一种电子设备，所述电子设备包括本实施例提供的所述显示面板。

综上所述，本申请提供一种视频信号处理电路、显示面板及电子设备，通过所述视频信号处理电路可以将输入的单路数据输入信号din重组为分别对应于一个像素单元的四个子像素的同步的第一中间子信号、第二中间子信号、第三中间子信号和第四中间子信号。如此，输入信号中只需要一路所述数据输入信号din，大大减少显示驱动对于外部视频输入信号端口数量的要求。

在本申请所提供的实施例中，应该理解到，所揭露的装置和方法，也可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，附图中的流程图和框图显示了根据本申请的多个实施例的装置、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或代码的一部分，所述模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现方式中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。

另外，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上所述，仅为本申请的各种实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应所述以权利要求的保护范围为准。

Claims (10)

1.一种视频信号处理电路，其特征在于，所述视频信号处理电路包括：

列计数器，用于根据输入的行同步输入信号hsy及数据有效输入信号de，针对每行视频信号，在数据有效输入信号de有效时按时钟输入信号clk进行计数输出列计数信号hcnt；

奇偶行计数器，用于对输入的行同步输入信号hsy进行计数，以针对视频信号中的奇数行和偶数行输出不同的奇偶行计数信号vcnt；

奇数行控制器，用于根据所述列计数信号hcnt、所述奇偶行计数信号vcnt及输入的数据输入信号din，针对所述数据输入信号din中每个奇数行的单路串行信号转换为并行输出的第一中间子信号和第二中间子信号，所述第一中间子信号为所述奇数行中各2i+1列子像素的串行信号，所述第二中间子信号为所述奇数行中各2i+2列子像素的串行信号，i为自然数；

偶数行控制器，用于根据所述列计数信号hcnt、所述奇偶行计数信号vcnt及输入的所述数据输入信号din，针对所述数据输入信号din中每个偶数行单路的串行信号转换为并行输出的第三中间子信号和第四中间子信号，所述第三中间子信号为所述偶数行中各2i+1列子像素的串行信号，所述第四中间子信号为所述偶数行中各2i+2列子像素的串行信号；

同步信号控制器，用于对所述第一中间子信号、所述第二中间子信号、所述第三中间子信号、所述第四中间子信号进行同步处理，获得同步输出的第一输出子信号、第二输出子信号、第三输出子信号和第四输出子信号，其中，所述数据输入信号din第2j+1行中第2n+1列的子像素、第2j+1行中第2n+2列的子像素、第2j+2行中第2n+1列的子像素及第2j+2行中第2n+2列的子像素的数据分别在所述第一输出子信号、所述第二输出子信号、所述第三输出子信号和所述第四输出子信号中同步输出，j为自然数。

2.根据权利要求1所述的视频信号处理电路，其特征在于，所述列计数器的输入端分别接收行同步输入信号hsy和数据有效输入信号de；

所述列计数器用于在所述数据有效输入信号de有效时，根据所述时钟输入信号clk进行计数以输出所述列计数信号hcnt，并在所述行同步输入信号hsy有效时，清零所述列计数信号hcnt。

3.根据权利要求1所述的视频信号处理电路，其特征在于，所述奇偶行计数器的输入端分别接收所述行同步输入信号hsy及场同步输入信号vsy；

所述奇偶行计数器在所述行同步输入信号hsy有效时翻转计数以输出所述奇偶行计数信号vcnt，并在所述场同步输入信号vsy有效时，清零所述奇偶行计数信号vcnt。

4.根据权利要求1所述的视频信号处理电路，其特征在于，所述奇数行控制器包括第一逻辑非门、第二逻辑非门、第一逻辑与门、第二逻辑与门、行存储器、第一数据信号寄存器组及第二数据信号寄存器组；

所述奇数行控制器用于在奇数行输入时保存当前子像素行，在偶数行输入时读取奇数行数据输出，其中：

所述第一逻辑与门的两个输入端分别接收所述数据有效输入信号de和所述奇偶行计数信号vcnt；

所述第一逻辑非门的输入端接收所述奇偶行计数信号vcnt；

所述第二逻辑与门的两个输入端分别接收所述数据有效输入信号de和所述第一逻辑非门的输出的信号；

所述行存储器第一数据信号寄存器组和第二数据信号寄存器组的时钟输入端分别接收时钟输入信号clk；

所述行存储器的写信号输入端接收所述第一逻辑与门的输出的信号；

所述行存储器的读信号输入端接收所述第二逻辑与门的输出的信号；

所述行存储器的地址输入端接收所述列计数信号hcnt；

所述行存储器的数据输入端接收所述数据输入信号din；

所述第一数据信号寄存器组和所述第二数据信号寄存器组的数据输入端分别接收所述行存储器的输出的信号；

所述第二逻辑非门的输入端接收所述列计数信号hcnt的最低位；

所述第一数据信号寄存器组的使能端接收所述第二逻辑非门的输出的信号，所述第一数据信号寄存器组用于获取当前行中第2i+1列子像素的信号，以输出所述第一中间子信号；

所述第二数据信号寄存器组的使能端接收所述列计数信号hcnt的最低位，所述第二数据信号寄存器组用于获取当前行中第2i+2列子像素的信号，以输出所述第二中间子信号。

5.根据权利要求1所述的视频信号处理电路，其特征在于，所述偶数行控制器包括第三逻辑与门、第四逻辑与门、第五逻辑与门、第三逻辑非门、第四逻辑非门、第三数据信号寄存器组及第四数据信号寄存器组；

所述偶数行控制器用于在偶数行输入时，输出偶数行的数据，其中：

所述第三数据信号寄存器组和所述第四数据信号寄存器组时钟输入端分别接收时钟输入信号clk；

所述第三数据信号寄存器组和所述第四数据信号寄存器组的数据输入端分别接收所述数据输入信号din；

所述第四逻辑非门输入端接收所述奇偶行计数信号vcnt；

所述第三逻辑与门的两个输入端分别接收所述数据有效输入信号de和所述第四逻辑非门输出的信号所述第三逻辑非门的输入端接收所述列计数信号hcnt的最低位；

所述第四逻辑与门的两个输入端分别接收所述第三逻辑与门输出的信号和所述列计数信号hcnt的最低位；

所述第五逻辑与门的两个输入端分别接收所述第三逻辑与门输出的信号和所述第三逻辑非门输出的信号；

所述第三数据信号寄存器组的使能端接收所述第五逻辑与门输出的信号，所述第三数据信号寄存器组用于获取当前行中第2i+1列子像素的信号，以输出所述第三中间子信号；

所述第四数据信号寄存器组的使能端接收所述第四逻辑与门输出的信号，所述第四数据信号寄存器组用于获取当前行中第2i+2列子像素的信号，以输出所述第四中间子信号。

6.根据权利要求4和5所述的视频信号处理电路，其特征在于，所述同步信号控制器还用于对所述行同步输入信号hsy、场同步输入信号vsy、所述数据有效输入信号de及时钟输入信号clk进行同步处理，输出与所述第一输出子信号、所述第二输出子信号、所述第三输出子信号及所述第四输出子信号同步的行同步有效信号HSYNC、场同步有效信号VSYNC、数据有效信号VALID及像素时钟输出信号PCLK。

7.根据权利要求6所述的视频信号处理电路，其特征在于，所述同步信号控制器包括时钟二分频器、第五数据信号寄存器组、第六数据信号寄存器组、第七数据信号寄存器组、第八数据信号寄存器组、第一场同步输入信号寄存器、第二场同步输入信号寄存器、第一行同步输入信号寄存器、第二行同步输入信号寄存器、第一数据有效输入信号寄存器和第二数据有效输入信号寄存器；

所述时钟二分频器、所述第一场同步输入信号寄存器、所述第二场同步输入信号寄存器、所述第一行同步输入信号寄存器、所述第二行同步输入信号寄存器、所述第一数据有效输入信号寄存器和所述第二数据有效输入信号寄存器的时钟输入端分别接收时钟输入信号clk；

所述时钟二分频器的输入端接收所述时钟二分频器输出的信号，并且所述时钟二分频器还输出同步后的像素时钟输出信号PCLK；

所述第五数据信号寄存器组、第六数据信号寄存器组、第七数据信号寄存器组和第八数据信号寄存器组的时钟输入端分别接收所述时钟二分频器输出的信号；

所述第五数据信号寄存器组、所述第六数据信号寄存器组、所述第七数据信号寄存器组、所述第八数据信号寄存器组的数据输入端依次分别接收所述第一数据信号寄存器组、所述第二数据信号寄存器组、所述第三数据信号寄存器组、第四数据信号寄存器组输出的信号；

所述第一场同步输入信号寄存器的数据输入端接收所述场同步输入信号vsy；

所述第二场同步输入信号寄存器的数据输入端接收所述第一场同步输入信号寄存器的数据输出端输出的信号，所述第二场同步输入信号寄存器的数据输出端输出重组同步后的场同步有效信号VSYNC；

所述第一行同步输入信号寄存器的数据输入端接收行同步输入信号hsy；

所述第二行同步输入信号寄存器的数据输入端接收所述第一行同步输入信号寄存器的数据输出端输出的信号，所述第二行同步输入信号寄存器的数据输出端输出重组同步后的行同步有效信号HSYNC；

所述第一数据有效输入信号寄存器的数据输入端接收所述数据有效输入信号de；

所述第二数据有效输入信号寄存器的数据输入端接收第一数据有效输入信号寄存器的数据输出端输出的信号，所述第二数据有效输入信号寄存器的数据输出端输出重组同步后的数据有效信号VALID。

8.一种显示面板，其特征在于，所述显示面板包括权利要求1-7任意一项所述的视频信号处理电路。

9.根据权利要求8所述的显示面板，其特征在于，所述显示面板包括单色高显示面板，所述第一输出子信号、所述第二输出子信号、所述第三输出子信号和所述第四输出子信号用于同步驱动同一像素中的四个子像素。

10.一种电子设备，其特征在于，所述电子设备包括权利要求9所述的显示面板。