CN117352034A - 数据输入校验方法及数据输入校验结构 - Google Patents

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CN117352034A CN202210761364.6A CN202210761364A CN117352034A CN 117352034 A CN117352034 A CN 117352034A CN 202210761364 A CN202210761364 A CN 202210761364A CN 117352034 A CN117352034 A CN 117352034A
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Abstract

本公开实施例涉及半导体电路设计领域，特别涉及一种数据输入校验方法及数据输入校验结构，包括：生成随机组合的输入字符串；基于输入字符串和模拟码间干扰值生成输入至存储器的接收器的测试输入信号；生成的测试输入信号中，连续且非首次的字符“1”为预设正摆幅，非连续的字符“1”为干扰正摆幅，连续且非首次的字符“0”为预设负摆幅，非连续的字符“0”为干扰负摆幅，预设正摆幅的幅值大于干扰正摆幅的幅值，预设负摆幅的幅值小于干扰负摆幅的幅值；将测试输入信号输入至接收器中，并获取接收器的输出信号；判断输出信号所表征的字符串与输入字符串是否相等。本公开能够通过模拟码间干扰生成的测试输入信号对接收器进行有效验证。

Description

数据输入校验方法及数据输入校验结构
技术领域
本公开涉及半导体电路设计领域，特别涉及一种数据输入校验方法及数据输入校验结构。
背景技术
存储器的信道的时域响应存在拖尾现象，而拖尾现象会影响到下一个码元数据的输入/输出，也就是常说的码间干扰(Inter Symbol Interference，ISI)；另外，实际应用场景下，信道的时域响应还存在非理想情况下的串扰和反射等现象，会进一步增大信道的时域响应误差。
如何测试存储器的接收器性能，以避免时域响应误差对存储器输入数据的干扰，是当下亟待解决的技术问题。
发明内容
本公开实施例提供一种数据输入校验方法及数据输入校验结构，通过设计一种简单的校验方式，以测试存储器中的接收器的性能，以较低的成本测试接收器的性能，从而避免时域响应误差对存储器数据输入的影响。
本公开一实施例提供了一种数据输入校验方法，包括：生成随机组合的输入字符串；基于输入字符串和模拟码间干扰值生成输入至存储器的接收器的测试输入信号，模拟码间干扰值为自存储控制器的输出端传输至接收器的码间干扰的预估值；生成的测试输入信号中，连续且非首次的字符“1”为预设正摆幅，非连续的字符“1”为干扰正摆幅，连续且非首次的字符“0”为预设负摆幅，非连续的字符“0”为干扰负摆幅，预设正摆幅的幅值大于干扰正摆幅的幅值，预设负摆幅的幅值小于干扰负摆幅的幅值；将测试输入信号输入至接收器中，并获取接收器的输出信号；判断输出信号所表征的字符串与输入字符串是否相等，并生成输出信号的眼图。
通过输入字符串结合模拟码间干扰值生成测试输入信号，模拟接收器接收被码间干扰影响后的输入数据，以模拟接收器的实际工作状态，通过获取接收器的输出数据转换后的字符串，以获取接收器基于码间干扰影响后的输入数据产生的输出信号，结合输入字符串判断接收器的工作状态，以测试存储器中的接收器的性能，实现以较低的成本测试接收器的性能，从而避免时域响应误差对存储器数据输入的影响。
另外，判断输出信号所表征的字符串与输入字符串是否相等，包括：基于存储器可识别的高电平幅值范围和低电平幅值范围，将输出信号转换为输出字符串；判断输出字符串与输入字符串是否相同。
另外，干扰正摆幅＝预设正摆幅-第一码间干扰摆幅；干扰负摆幅的绝对值＝预设幅摆幅的绝对值-第二码间干扰摆幅。
另外，在生成输入信号之前，还包括：基于模拟码间干扰值调整并设置第一码间干扰摆幅和第二码间干扰摆幅。通过第一码间干扰摆幅和第二码间干扰摆幅生成的干扰正摆幅和干扰负摆幅，更符合接收器实际接收的输入信号的电平，以提高对接收器校验的准确性。
另外，基于输入字符串生成测试输入信号，包括：基于第一变化时间、第二变化时间、第三变化时间、第四变化时间、第五变化时间和第六变化时间生成测试输入信号；第一变化时间为：信号由邻接的前一低电平输入信号上升至高电平拐点的时间，低电平输入信号的幅值为干扰负摆幅或预设负摆幅；第二变化时间为：信号由高电平拐点变化至干扰正摆幅的时间；第三变化时间为：信号由邻接的前一高电平输入信号下降至低电平拐点的时间，高电平输入信号的幅值为干扰正摆幅或预设正摆幅；第四变化时间为：信号由低电平拐点变化至干扰负摆幅的时间；第五变化时间为：信号由干扰正摆幅变化至预设正摆幅的时间；第六变化时间为：信号由干扰负摆幅变化至预设负摆幅的时间。通过第一变化时间、第二变化时间、第三变化时间、第四变化时间、第五变化时间和第六变化时间调节测试输入信号，以进一步调节生成测试输入信号，使得接收器接收的测试输入信号更符合实际情况，提高对接收器校验的准确性；另外，通过微调生成测试输入信号，以使得接收器输出的输出信号满足JEDEC规定的眼图标准。
另外，在生成输入信号之前，还包括：设置并调整第一变化时间、第二变化时间、第三变化时间、第四变化时间、第五变化时间和第六变化时间。
另外，在将测试输入信号输入至接收器中之后，且获取接收器的输出信号之前，还包括：基于控制信号选择接收器中判决反馈均衡器的开启或关闭。通过控制信号开启或关闭判决反馈均衡器的开启或关闭，以分别测试开启判决反馈均衡器后接收器的输出状态，以及关闭判决反馈均衡器后接收器的输出状态，以进一步测试存储器中接收器的工作状态是否正常。
另外，若判决反馈均衡器开启，则还基于调节信号调节判决反馈均衡器的反馈调节权重。通过调节判决反馈均衡器的反馈调节权重，即调节判决反馈均衡器对接收器接收的输入信号的幅值调整幅度，以进一步测试存储器中接收器在不同反馈调节而权重的判决反馈均衡器的影响下，接收器的工作状态是否正常。
本公开另一实施例还提供了一种数据输入校验结构，采用上述实施例提供的数据输入校验方法进行输入校验，包括：数据生成模块，被配置为，生成随机组合的输入字符串，基于输入字符串和模拟码间干扰值生成输入至存储器的接收器的测试输入信号，模拟码间干扰值为自存储控制器的输出端传输至接收器的码间干扰的预估值；接收器用于接收测试输入信号，并根据测试输入信号产生输出信号；判断模块，连接数据生成模块并接收输出信号，被配置为，判断输出信号所表征的字符串与输入字符串是否相等，并生成输出信号的眼图。
另外，数据生成模块，包括：字符生成单元，被配置为，生成随机组合的输入字符串；摆幅设置单元，用于存储预设正摆幅、预设负摆幅、第一码间干扰摆幅和第二码间干扰摆幅，预设正摆幅和第一码间干扰摆幅用于生成干扰正摆幅，预设负摆幅和第一码间干扰摆幅用于生成干扰负摆幅；信号生成单元，连接字符生成单元和摆幅设置单元，被配置为，基于预设正摆幅、干扰正摆幅、预设负摆幅、干扰负摆幅和输入字符串生成测试输入信号。
另外，摆幅设置单元还被配置为，调节第一码间干扰摆幅的幅值和第二码间干扰摆幅的幅值，或者，调节第一码间干扰幅值与预设正摆幅的比值以及第二码间干扰幅值与预设负摆幅的绝对值的比值。
另外，数据输入校验结构，还包括：时间设置单元，用于存储第一变化时间、第二变化时间、第三变化时间、第四变化时间、第五变化时间和第六变化时间；信号生成单元被配置为，基于第一变化时间、第二变化时间、第三变化时间、第四变化时间、第五变化时间和第六变化时间生成测试输入信号。
另外，时间设置单元还被配置为，调节第一变化时间、第二变化时间、第三变化时间、第四变化时间、第五变化时间内及第六变化时间。
另外，接收器，包括：判决反馈均衡器，用于上拉非连续的字符“1”对应子信号的摆幅，并下拉非连续的字符“0”对应子信号的摆幅；控制模块，被配置为，基于外部指令生成控制信号和调节信号；控制信号用于控制判决反馈均衡器的开启或关闭，调节信号用于调节判决反馈均衡器的反馈调节权重。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一实施例提供的存储器的数据接收结构的结构示意图；
图2为本公开一实施例提供的存储器进行数据接收时的码间干扰的原理示意图；
图3为本公开一实施例提供的第一种数据输入校验方法各步骤对应的流程示意图；
图4为本公开一实施例提供的基于第一种数据输入校验方法生成的输入信号的幅值示意图；
图5为本公开一实施例提供的第二种数据输入校验方法各步骤对应的流程示意图；
图6为本公开一实施例提供的基于第二种数据输入校验方法生成的输入信号的幅值示意图；
图7为本公开一实施例提供的判决反馈均衡器补偿后的理想输出信号的幅值示意图；
图8为本公开另一实施例提供的数据输入校验结构的结构示意图；
图9为本公开另一实施例提供的数据生成模块的结构示意图。
具体实施方式
由背景技术可知，存储器的信道的时域响应存在拖尾现象，而拖尾现象会影响到下一个码元数据的输入/输出，也就是常说的码间干扰(Inter Symbol Interference，ISI)；另外，实际应用场景下，信道的时域响应还存在非理想情况下的串扰和反射等现象，会进一步增大信道的时域响应误差。
具体地，参考图1，存储控制器发送端Controller Tx输出的数据通过数据传输通道Channel传输至存储器的接收器DRAM Rx，从而实现存储器的数据输入；其中，数据传输通道Channel包括：存储控制器对应的第一封装结构Controller Package、存储器对应的第二封装结构DRAM Package，以及连接存储控制器和存储器的印制电路板PCB。
假设存储控制器发送端Controller Tx输出的初始输入数据为N1，初始输入数据N1在数据传输通道Channel的传输过程中受到时域响应误差的干扰，变为输入数据N2输入存储器的接收器中；参考图2，输入数据N2相比于初始输入数据N1，非连续的字符“1”对应的摆幅降低α，非连续的字符“0”对应的摆幅增大β。
在一些例子中，若α和β的参数比较大，则可能导致输入至接收器的字符被接收器错误地识别，进而导致存储器执行错误的命令或存储错误的数据。因此，如何测试存储器的接收器性能，以避免时域响应误差对存储器输入数据的干扰，是当下亟待解决的技术问题。
本公开一实施例提供了一种数据输入校验方法，以较低的成本测试接收器的性能，从而避免时域响应误差对存储器数据输入的影响。
本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本公开的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合，相互引用。
图1为本实施例提供的存储器的数据接收结构的结构示意图，图2为本实施例提供的存储器进行数据接收时的码间干扰的原理示意图，图3为本实施例提供的第一种数据输入校验方法各步骤对应的流程示意图，图4为本实施例提供的基于第一种数据输入校验方法生成的输入信号的幅值示意图，图5为本实施例提供的第二种数据输入校验方法各步骤对应的流程示意图，图6为本实施例提供的基于第二种数据输入校验方法生成的输入信号的幅值示意图，图7为本实施例提供的判决反馈均衡器补偿后的理想输出信号的幅值示意图，以下结合附图对本实施例提供的数据输入校验方法进行详细说明，具体如下：
参考图3，数据输入校验方法，包括：
步骤101，生成随机组合的输入字符串。
具体地，以字符“0”作为低电平输入信号，以字符“1”作为高电平输入信号，生成字符“0”与字符“1”随机组合的输入字符串。
需要说明的是，本实施例以输入字符串“101000111”为例对本实施例提供的数据输入校验方法进行详细说明，以便于本领域技术人员理解本公开实施例的实现，并不构成对本实施例的限定，在其他实施例中，输出字符串为任意字符“1”和字符“0”组合的随机字符串。
步骤102，基于输入字符串生成测试输入信号。
具体地，基于输入字符串和模拟码间干扰值生成输入至存储器的接收器的测试输入信号，模拟码间干扰值为自存储控制器的输出端传输至接收器的码间干扰预估值。
结合图2内容可知，存储控制器发送端Controller Tx输出的初始输入数据为N1，初始输入数据N1在数据传输通道Channel的传输过程中受到时域响应误差的干扰，变为输入数据N2输入至存储器的接收器中，输入数据N2相比于初始输入数据N1，非连续的字符“1”对应的摆幅降低α，非连续的字符“0”对应的摆幅增大β。相应地，参考图4，步骤102生成的测试输入信号中，连续且非首次的字符“1”为预设正摆幅，非连续的字符“1”为干扰正摆幅，连续且非首次的字符“0”为预设负摆幅，非连续的字符“0”为干扰负摆幅，预设正摆幅的幅值大于干扰正摆幅的幅值，预设负摆幅的幅值小于干扰负摆幅的幅值。需要说明的是，本公开所说明的预设负摆幅和干扰负摆幅均为负值，因此，幅值越小，表征其受到的干扰越小，其数据越能够被有效识别，预设负摆幅的绝对值大于干扰负摆幅的绝对值。
具体地，对于输入字符串“101000111”，从左往右看，第一个字符“1”为非连续字符，第二个字符“0”为非连续字符，第三个字符“1”同样为非连续字符，第四个字符“0”同样为非连续字符，第五个字符“0”和第六个字符“0”均为连续非首次的字符，第七个字符“1”为非连续字符，第八个字符“1”和第九个字符“1”均为连续非首次的字符。
需要说明的是，图4中的参考电平根据相应存储器输出信号的眼图获取，在一个例子中，参考电平＝(眼图最大电平+眼图最小电平)/2。
具体地，干扰正摆幅基于预设正摆幅和模拟码间干扰值生成，干扰负摆幅基于预设负摆幅和模拟码间干扰值生成。
步骤103，将测试输入信号输入接收器中，并获取接收器的输出信号。
步骤104，判断输出信号所表征的字符串与输入字符串后是否相等，并生成输出信号的眼图。
具体地，基于存储器可识别的高电平幅值范围和低电平幅值范围，将输出信号转换为输出字符串，判断输出字符串与输入字符串是否相同，生成输出信号的眼图用于获取上述提到的参考电平，并用于判断接收器的输出信号是否满足JEDEC规定的信号标准。
更具体地，输出信号的电平满足存储器可识别的高电平幅值范围，则将这部分输出信号转换为字符“1”，输出信号的电平满足存储器可识别的低电平幅值范围，则将这部分输出信号转换为字符“0”，然后根据输出信号的电平时序，组合转换后的字符“1”和字符“0”以生成输出信号所表征的字符串。
若输出信号所表征的字符串与输入字符串相同，则表征接收器的工作状态正常，若输出信号所表征的字符串与输入字符串不同，则表征接收器的工作状态异常。
通过输入字符串结合模拟码间干扰值生成测试输入信号，模拟接收器接收被码间干扰影响后的输入数据，以模拟接收器的实际工作状态，通过获取接收器的输出数据转换后的字符串，以获取接收器基于码间干扰影响后的输入数据产生的输出信号，结合输入字符串判断接收器的工作状态，以测试存储器中的接收器的性能，实现以较低的成本测试接收器的性能，从而避免时域响应误差对存储器数据输入的影响。
需要说明的是，在一些实施例中，干扰正摆幅和干扰负摆幅基于相同的模拟码间干扰值生成；在一些实施例中，干扰正摆幅和干扰负摆幅可以基于不同的模拟码间干扰值生成。
具体地，参考图6，干扰正摆幅基于第一码间干扰摆幅生成，干扰负摆幅基于第二码间干扰摆幅生成，其中，干扰负摆幅的绝对值＝预设幅摆幅的绝对值-第二码间干扰摆幅。第一码间干扰摆幅和第二码间干扰摆幅基于相应接收器的模拟码间干扰值获取，即根据相应存储器和存储控制器之间的传输数据摆幅图(参考图2)生成第一码间干扰摆幅和第二码间干扰摆幅，或者根据实际测试需要进行设定，然后根据第一码间干扰摆幅和第二码间干扰摆幅生成相应干扰正摆幅和干扰负摆幅，以模拟实际接收器所接收的输入信号所受到的码间干扰的摆幅影响。
进一步地，参考图5，在一些实施例中，在生成输入信号之前，还包括：基于模拟码间干扰值调整第一码间干扰摆幅和第二码间干扰摆幅。即在步骤101和步骤102之间，还包括步骤201，设置并调整第一码间干扰摆幅和第二码间干扰摆幅，并生成干扰正摆幅和干扰负摆幅。通过第一码间干扰摆幅和第二码间干扰摆幅生成的干扰正摆幅和干扰负摆幅，更符合接收器实际接收的输入信号的电平，以提高对接收器校验的准确性。
对于步骤102，参考图6，在一些实施例中，基于输入字符串生成测试输入信号，包括：基于第一变化时间T1、第二变化时间T2、第三变化时间T3、第四变化时间T4、第五变化时间T5和第六变化时间T6生成测试输入信号；其中，第一变化时间T1为：信号由邻接的前一低电平输入信号上升至高电平拐点的时间，低电平输入信号的幅值为干扰负摆幅或预设负摆幅，第二变化时间T2为：信号由高电平拐点变化至干扰正摆幅的时间，第三变化时间T3为：信号由邻接的前一高电平输入信号下降至低电平拐点的时间，高电平输入信号的幅值为干扰正摆幅或所述预设正摆幅，第四变化时间T4为：信号由低电平拐点变化至干扰负摆幅的时间，第五变化时间T5为：信号由干扰正摆幅变化至预设正摆幅的时间，第六变化时间T6为：信号由干扰负摆幅变化至预设负摆幅的时间。通过第一变化时间、第二变化时间、第三变化时间、第四变化时间、第五变化时间和第六变化时间调节测试输入信号，以进一步调节生成测试输入信号，使得接收器接收的测试输入信号更符合实际情况，提高对接收器校验的准确性；另外，通过微调生成测试输入信号，以使得接收器输出的输出信号满足JEDEC规定的眼图标准。
相应地，参考图5，即在步骤101和步骤102之间，即在生成输入信号之前，还包括步骤202，设置并调整第一变化时间T1、第二变化时间T2、第三变化时间T3、第四变化时间T4、第五变化时间T5和第六变化时间T6。
在一个例子中，第一变化时间T1大于第二变化时间T2，第二变化时间T2与第五变化时间T5相同，第三变化时间T3大于第四变化时间T4，第四变化时间T4与第六变化时间T6相同；在另一个例子中，第一变化时间T1与第二变化时间T2相同，第二变化时间T2大于第五变化时间T5，第三变化时间T3与第四变化时间T4相同，第四变化时间T4大于第六变化时间T6；在又一个例子中，第一变化时间T1、第二变化时间T2和第五变化时间T5相同，第三变化时间T3、第四变化时间T4和第六变化时间T6相同。需要说明的是，上述第一变化时间T1、第二变化时间T2、第三变化时间T3、第四变化时间T4、第五变化时间T5和第六变化时间T6的设置仅用于举例说明，并不构成对本实施例的限定；在具体应用中，可以根据所需满足的眼图标准进行具体设置。
需要说明的是，图5所示的示例中，位于步骤101和步骤102之间的步骤201和步骤202中，步骤201的执行位于步骤202前；在其他实施例中，可以设置为步骤202先于步骤201实施，或步骤201与步骤202同时实施。
对于步骤103，在一些实施例中，在将测试输入信号输入至接收器中之后，且获取接收器的输出信号之前，还包括：基于控制信号选择接收器中判决反馈均衡器(DecisionFeedbackEqualier，DFE)的开启或关闭。
判决反馈均衡器DFE，用于补偿输入至接收器的输入数据的幅值，具体地，判决反馈均衡器DFE用于上拉非连续的字符“1”对应的摆幅，并下拉非连续的字符“0”对应的摆幅；通过补偿被码间干扰影响的输入信号的幅值，从而避免码间干扰对输入至接收器的输入数据的影响，保证输出数据的准确性。参考图7，图7为理想情况下，经过判决反馈均衡器DFE补偿后被接收器接收的输入信号的幅值，其中，非连续的字符“1”和连续且非首次的字符“1”对应的幅值相同，非连续的字符“0”和连续且非首次的字符“0”对应的幅值相同，即在判决反馈均衡器DFE的补偿下，部分甚至完全去除了码间干扰对接收器接收的输入数据的幅值影响。通过控制信号开启或关闭判决反馈均衡器的开启或关闭，以分别测试开启判决反馈均衡器后接收器的输出状态，以及关闭判决反馈均衡器后接收器的输出状态，以进一步测试存储器中接收器的工作状态是否正常。
进一步地，在一些实施例中，若判决反馈均衡器开启，则还基于调节信号调节判决反馈均衡器额的反馈调节权重。通过调节判决反馈均衡器的反馈调节权重，即调节判决反馈均衡器对接收器接收的输入信号的幅值调整幅度，以进一步测试存储器中接收器在不同反馈调节而权重的判决反馈均衡器的影响下，接收器的工作状态是否正常。
通过输入字符串结合模拟码间干扰值生成测试输入信号，模拟接收器接收被码间干扰影响后的输入数据，以模拟接收器的实际工作状态，通过获取接收器的输出数据转换后的字符串，以获取接收器基于码间干扰影响后的输入数据产生的输出信号，结合输入字符串判断接收器的工作状态，以测试存储器中的接收器的性能，实现以较低的成本测试接收器的性能，从而避免时域响应误差对存储器数据输入的影响。
需要说明的是，上述实施例所提供的数据输入校验方法中所揭露的特征，在不冲突的情况下可以任意组合，可以得到新的数据输入校验方法实施例。
本公开另一实施例提供一种数据输入校验结构，采用上述实施例提供的数据输入校验方法进行校验，从而避免时域响应误差对存储器数据输入的影响。
图8为本实施例提供的数据输入校验结构的结构示意图。图9为本实施例提供的数据生成模块的结构示意图，以下结合附图对本实施例提供的数据输入校验结构进行详细说明，与上述实施例相同的内容在本实施例中不再赘述，具体如下：
参考图8，数据输入校验结构300，包括：
数据生成模块301，被配置为，生成随机组合的输入字符串，基于输入字符串和模拟码间干扰值生成输入至存储器的接收器400的测试输入信号，模拟码间干扰值为自存储控制器的输出端传输至接收器400的码间干扰的预估值。
所述接收器400用于接收所述测试输入信号，并根据测试输入信号产生输出信号；
判断模块302，连接所述数据生成模块301并接收所述输出信号，被配置为，判断所述输出信号所表征的字符串与所述输入字符串是否相等，并生成所述输出信号的眼图。
对于数据生成模块，以字符“0”作为低电平输入信号，以字符“1”作为高电平输入信号，生成字符“0”与字符“1”随机组合的输入字符串。
在一个例子中，参考图9，数据生成模块301，包括：字符生成单元311，被配置为，生成随机组合的输入字符串；摆幅设置单元321，用于存储预设正摆幅、预设负摆幅、第一码间干扰摆幅和第二码间干扰摆幅，所述预设正摆幅和所述第一码间干扰摆幅用于生成干扰正摆幅，所述预设负摆幅和所述第一码间干扰摆幅用于生成干扰负摆幅；信号生成单元331，连接所述字符生成单元311和所述摆幅设置单元321，被配置为，基于所述预设正摆幅、所述干扰正摆幅、所述预设负摆幅、所述干扰负摆幅和所述输入字符串生成所述测试输入信号。
对于摆幅设置单元321，生成的扰正摆幅＝预设正摆幅-第一码间干扰摆幅，生成的干扰负摆幅的绝对值＝预设幅摆幅的绝对值-第二码间干扰摆幅。且第一码间干扰摆幅和第二码间干扰摆幅基于相应接收器400的模拟码间干扰值获取，即根据相应存储器和存储控制器之间的传输数据摆幅图(参考图2)生成第一码间干扰摆幅和第二码间干扰摆幅，然后根据第一码间干扰摆幅和第二码间干扰摆幅生成相应干扰正摆幅和干扰负摆幅，以模拟实际接收器400所接收的输入信号所受到的码间干扰的摆幅影响。
在一些实施例中，所述摆幅设置单元321还被配置为，调节所述第一码间干扰摆幅的幅值和所述第二码间干扰摆幅的幅值，或者，调节所述第一码间干扰幅值与所述预设正摆幅的比值以及所述第二码间干扰幅值与所述预设负摆幅的绝对值的比值。通过第一码间干扰摆幅和第二码间干扰摆幅生成的干扰正摆幅和干扰负摆幅，更符合接收器400实际接收的输入信号的电平，以提高对接收器400校验的准确性。
继续参考图9，在一些实施例中，数据生成模块300还包括：时间设置单元351，用于存储第一变化时间、第二变化时间、第三变化时间、第四变化时间、第五变化时间和第六变化时间；所述信号生成单元331被配置为，基于所述第一变化时间、所述第二变化时间、所述第三变化时间、所述第四变化时间、所述第五变化时间和所述第六变化时间生成所述测试输入信号。其中，第一变化时间T1为：信号由邻接的前一低电平输入信号上升至高电平拐点的时间，低电平输入信号的幅值为干扰负摆幅或预设负摆幅，第二变化时间T2为：信号由高电平拐点变化至干扰正摆幅的时间，第三变化时间T3为：信号由邻接的前一高电平输入信号下降至低电平拐点的时间，高电平输入信号的幅值为干扰正摆幅或所述预设正摆幅，第四变化时间T4为：信号由低电平拐点变化至干扰负摆幅的时间，第五变化时间T5为：信号由干扰正摆幅变化至预设正摆幅的时间，第六变化时间T6为：信号由干扰负摆幅变化至预设负摆幅的时间。通过第一变化时间、第二变化时间、第三变化时间、第四变化时间、第五变化时间和第六变化时间调节测试输入信号，以进一步调节生成测试输入信号，使得接收器400接收的测试输入信号更符合实际情况，提高对接收器400校验的准确性；另外，通过微调生成测试输入信号，以使得接收器400输出的输出信号满足JEDEC规定的眼图标准。
在一些实施例中，时间设置单元351还被配置为，调节第一变化时间、第二变化时间T2、第三变化时间、第四变化时间、第五变化时间和第六变化时间。
参考图8，在一些实施例中，接收器400包括：判断反馈均衡器402，用于上拉非连续的字符“1”对应的子信号的摆幅，并下拉非连续的字符“0”对应子信号的摆幅；控制模块401，被配置为，基于外部指令生成控制信号和调节信号；所述控制信号用于控制判决反馈均衡器402的开启或关闭，所述调节信号用于调节所述判决反馈均衡器402的反馈调节权重。通过控制信号开启或关闭判决反馈均衡器402的开启或关闭，以分别测试开启判决反馈均衡器402后接收器400的输出状态，以及关闭判决反馈均衡器402后接收器400的输出状态，以进一步测试存储器中接收器400的工作状态是否正常；通过调节判决反馈均衡器402的反馈调节权重，即调节判决反馈均衡器402对接收器400接收的输入信号的幅值调整幅度，以进一步测试存储器中接收器400在不同反馈调节而权重的判决反馈均衡器的影响下，接收器400的工作状态是否正常。
对于判断模块302，基于存储器可识别的高电平幅值范围和低电平幅值范围，将输出信号转换为输出字符串，判断输出字符串与输入字符串是否相同，生成输出信号的眼图用于获取上述提到的参考电平，并用于判断接收器400的输出信号是否满足JEDEC规定的信号标准。
更具体地，输出信号的电平满足存储器可识别的高电平幅值范围，则将这部分输出信号转换为字符“1”，输出信号的电平满足存储器可识别的低电平幅值范围，则将这部分输出信号转换为字符“0”，然后根据输出信号的电平时序，组合转换后的字符“1”和字符“0”以生成输出信号所表征的字符串。
若输出信号所表征的字符串与输入字符串相同，则表征接收器400的工作状态正常，若输出信号所表征的字符串与输入字符串不同，则表征接收器400的工作状态异常。
本实施例中所涉及到的各单元均为逻辑单元，在实际应用中，一个逻辑单元可以是一个物理单元，也可以是一个物理单元的一部分，还可以以多个物理单元的组合实现。此外，为了突出本公开的创新部分，本实施例中并没有将与解决本公开所提出的技术问题关系不太密切的单元引入，但这并不表明本实施例中不存在其它的单元。
需要说明的是，上述实施例所提供的数据输入校验结构中所揭露的特征，在不冲突的情况下可以任意组合，可以得到新的数据输入校验结构实施例。
本领域的普通技术人员可以理解，上述各实施例是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。

Claims (14)

1.一种数据输入校验方法，其特征在于，包括：
生成随机组合的输入字符串；
基于所述输入字符串和模拟码间干扰值生成输入至存储器的接收器的测试输入信号，所述模拟码间干扰值为自存储控制器的输出端传输至所述接收器的码间干扰的预估值；
生成的所述测试输入信号中，连续且非首次的字符“1”为预设正摆幅，非连续的字符“1”为干扰正摆幅，连续且非首次的字符“0”为预设负摆幅，非连续的字符“0”为干扰负摆幅，所述预设正摆幅的幅值大于所述干扰正摆幅的幅值，所述预设负摆幅的幅值小于所述干扰负摆幅的幅值；
将所述测试输入信号输入至所述接收器中，并获取所述接收器的输出信号；
判断所述输出信号所表征的字符串与所述输入字符串是否相等，并生成所述输出信号的眼图。
2.根据权利要求1所述的数据输入校验方法，其特征在于，所述判断所述输出信号所表征的字符串与所述输入字符串是否相等，包括：
基于所述存储器可识别的高电平幅值范围和低电平幅值范围，将所述输出信号转换为输出字符串；
判断所述输出字符串与所述输入字符串是否相同。
3.根据权利要求1所述的数据输入校验方法，其特征在于，包括：
所述干扰正摆幅＝所述预设正摆幅-第一码间干扰摆幅；
所述干扰负摆幅的绝对值＝所述预设幅摆幅的绝对值-第二码间干扰摆幅。
4.根据权利要求3所述的数据输入校验方法，其特征在于，在生成所述输入信号之前，还包括：基于所述模拟码间干扰值调整并设置所述第一码间干扰摆幅和所述第二码间干扰摆幅。
5.根据权利要求1所述的数据输入校验方法，其特征在于，所述基于所述输入字符串生成所述测试输入信号，包括：基于第一变化时间、第二变化时间、第三变化时间、第四变化时间、第五变化时间和第六变化时间生成所述测试输入信号；
所述第一变化时间为：信号由邻接的前一低电平输入信号上升至高电平拐点的时间，所述低电平输入信号的幅值为所述干扰负摆幅或所述预设负摆幅；
所述第二变化时间为：信号由所述高电平拐点变化至所述干扰正摆幅的时间；
所述第三变化时间为：信号由邻接的前一高电平输入信号下降至低电平拐点的时间，所述高电平输入信号的幅值为所述干扰正摆幅或所述预设正摆幅；
所述第四变化时间为：信号由所述低电平拐点变化至所述干扰负摆幅的时间；
所述第五变化时间为：信号由所述干扰正摆幅变化至所述预设正摆幅的时间；
所述第六变化时间为：信号由所述干扰负摆幅变化至所述预设负摆幅的时间。
6.根据权利要求5所述的数据输入校验方法，其特征在于，在生成所述输入信号之前，还包括：设置并调整所述第一变化时间、所述第二变化时间、所述第三变化时间、所述第四变化时间、所述第五变化时间和所述第六变化时间。
7.根据权利要求1所述的数据输入校验方法，其特征在于，在将所述测试输入信号输入至所述接收器中之后，且获取所述接收器的输出信号之前，还包括：基于控制信号选择所述接收器中判决反馈均衡器的开启或关闭。
8.根据权利要求7所述的数据输入校验方法，其特征在于，若所述判决反馈均衡器开启，则还基于调节信号调节所述判决反馈均衡器的反馈调节权重。
9.一种数据输入校验结构，采用权利要求1～8任一项所述的数据输入校验方法进行输入校验，其特征在于，包括：
数据生成模块，被配置为，生成随机组合的输入字符串，基于所述输入字符串和模拟码间干扰值生成输入至存储器的接收器的测试输入信号，所述模拟码间干扰值为自存储控制器的输出端传输至所述接收器的码间干扰的预估值；
所述接收器用于接收所述测试输入信号，并根据测试输入信号产生输出信号；
判断模块，连接所述数据生成模块并接收所述输出信号，被配置为，判断所述输出信号所表征的字符串与所述输入字符串是否相等，并生成所述输出信号的眼图。
10.根据权利要求9所述的数据输入校验结构，其特征在于，所述数据生成模块，包括：
字符生成单元，被配置为，生成随机组合的所述输入字符串；
摆幅设置单元，用于存储预设正摆幅、预设负摆幅、第一码间干扰摆幅和第二码间干扰摆幅，所述预设正摆幅和所述第一码间干扰摆幅用于生成干扰正摆幅，所述预设负摆幅和所述第一码间干扰摆幅用于生成干扰负摆幅；
信号生成单元，连接所述字符生成单元和所述摆幅设置单元，被配置为，基于所述预设正摆幅、所述干扰正摆幅、所述预设负摆幅、所述干扰负摆幅和所述输入字符串生成所述测试输入信号。
11.根据权利要求10所述的数据输入校验结构，其特征在于，所述摆幅设置单元还被配置为，调节所述第一码间干扰摆幅的幅值和所述第二码间干扰摆幅的幅值，或者，调节所述第一码间干扰幅值与所述预设正摆幅的比值以及所述第二码间干扰幅值与所述预设负摆幅的绝对值的比值。
12.根据权利要求10所述的数据输入校验结构，其特征在于，还包括：
时间设置单元，用于存储第一变化时间、第二变化时间、第三变化时间、第四变化时间、第五变化时间和第六变化时间；
所述信号生成单元被配置为，基于所述第一变化时间、所述第二变化时间、所述第三变化时间、所述第四变化时间、所述第五变化时间和所述第六变化时间生成所述测试输入信号。
13.根据权利要求11所述的数据输入校验结构，其特征在于，所述时间设置单元还被配置为，调节所述第一变化时间、所述第二变化时间、所述第三变化时间、所述第四变化时间、所述第五变化时间内及所述第六变化时间。
14.根据权利要求9所述的数据输入校验结构，其特征在于，所述接收器，包括：
判决反馈均衡器，用于上拉非连续的字符“1”对应子信号的摆幅，并下拉非连续的字符“0”对应子信号的摆幅；
控制模块，被配置为，基于外部指令生成控制信号和调节信号；
所述控制信号用于控制判决反馈均衡器的开启或关闭，所述调节信号用于调节所述判决反馈均衡器的反馈调节权重。
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