CN102055314B - 具有增强抗扰度和进程容忍度的可编程电磁干扰抑制 - Google Patents

Abstract

频率抖动电路通过扩展时钟频谱来减少导致电磁干扰(EMI)的辐射。时钟确定一个计数器的顺序，该计数器驱动一个数字计数值到数模转换器(DAC)中。DAC输出一个具有大的电压摆幅的锯齿波。减法器按比例缩减电压摆幅以产生一个摆幅缩小的锯齿波，其被用作为一个上限电压。当电流泵对电容器充电和放电超过电压极限时，比较器触发一个设置-重置锁存器以翻转时钟。由于上限电压是来自减法器的缩小的锯齿波，对电容器进行充电的时间量会发生变化，从而抖动时钟周期。通过对减法器里的反馈阻抗进行编程，可以调整抖动程度。减法器能够降低对DAC内误差的抖动敏感性，从而有一个不太昂贵且无需精密的DAC。

Description

具有增强抗扰度和进程容忍度的可编程电磁干扰抑制

【技术领域】

本发明涉及电磁干扰(EMI)抑制，特别涉及用于抑制EMI的频率抖动电路。

【背景技术】

功率转换器(power converter)可以包括一个大的晶体管，其能够被迅速开启和关闭。这种迅速的开关会对电源电压以及其它邻近信号产生噪音杂讯。功率转换器的下游和上游装置能够发出辐射，对其它电子设备造成干扰。例如，一个驱动便携式计算机的噪杂开关电源可能发出辐射，干扰电视接收机。有意的接收机(Intentionalreceiver)如电视、手机、传呼机、和无线装置，经常受无意的发射机(unintentionaltransmitter)发出电磁辐射的影响。由于这两种类型的电子设备越来越普遍，干扰就变得更为顾客所关注。

电磁干扰(EMI)是电子装置(无意发射机)干扰有意接收机的干扰量的一个度量。政府机构如联邦通信委员会(FCC)严格规定电子装置可以产生的辐射量或EMI量。

技术进步也使EMI问题日益恶化。高速设备的时钟率越快，产生的辐射越多。监控器和显示器的分辨度越高，在每次屏幕刷新周期就要求更多像素转移到屏幕，从而产生更高的时钟率和更多的干扰。

抑制EMI的传统技术尝试容纳辐射或减少产生的辐射量。同轴导线和屏蔽电缆能够有效地容纳辐射，但是很贵、笨重、体积大、且不可弯曲。屏蔽电缆的重量和体积使它们不适用于便携式装置。具有密封接缝的金属基座能够有效抑制台式设备的EMI，但为了保持便携式装置的轻便，就只能使用塑料。

低电压会降低产生的辐射强度，新的3-伏特标准已经有助于降低所有谐波的EMI。适当的阻抗匹配(impedance matching)和信号中断能够减少振铃和谐波，较短的信号轨迹也可以降低辐射。PCB上的接地板或与信号线平行的接地线能够有效地屏蔽板上的信号。滤波能够减少激增和下降时间，并通过波形整型(wave shaping)减少辐射，因为多数正弦波的谐波比矩形波少。当然，滤波器需要额外的电容器、电阻器、或感应器，从而增加成本。所有这些技术可以用于各种情况。

经常需要较大的物理部件如滤波器来降低噪声和EMI。例如，可以给一个功率转换器增加一个较大的感应器线圈，和一个同样是大体积的大数值电容器。也可能需要精密的电容器或电阻器。这些笨重的组件是不尽如人意的，且成本高昂，使集成性变得困难。

一种用来降低EMI的新技术是改变或调制时钟频率。这种技术被称为扩频(spread spectrum)，因为时钟频谱在一个更广的频率范围内被扩展。图1显示一个非调制时钟信号的辐射强度和频率的函数曲线图。尖峰信号(sharp spike)发生在时钟频率40MHz的一个谐波上。由于时钟时常在额定频率(rated frequency)上运行，所有辐射能量都出现在一个狭窄尖峰里，其有很大的幅度。尖峰幅度会超出由FCC设置的EMI限制。高强度尖峰会对接收机产生干扰。

图2是一个调制时钟产生的辐射强度和频率的函数曲线图。时钟频率不是常数，其随着时间在一个额定频率+5％到-5％范围上变化。因此，时钟在40MHz上运行一个时间周期，但有时也在38MHz和42MHz的其它频率上运行。这种时钟可以通过缓慢改变频率从38MHz到42MHz、然后缓慢降低频率回到38MHz而产生。一个电压控制振荡器(VCO)适用于这样一个输入电压，该输入电压在产生38MHz和42MHz振荡的电压之间来回摆动。

由于调制时钟仅花费部分时间在40MHz，辐射强度因为在一个相对较长时间上被平均化，所以得以降低。在所有频率上的总辐射能量与图1非调制时钟的大约相同，但在任何特定频率上的强度则大幅减少。在任何一个频率上的干扰也被减少，因为接收机通常被调谐到一个特定频率(即使FM接收机被调谐到一个相对较小范围的频率)。

因此，调制时钟频率能够降低在任何一个频率上的最大辐射强度，尽管在所有频率上辐射的能量没有减少。这样对被调谐到一个固定频率的接收机的降低干扰具有实际效果。

调制的长扫描周期-图3

图3是在几个扫频周期上一个调制时钟的频率和时间的函数曲线图。时钟的标称频率是40MHz。时钟被调制+/-5％，从38MHz到42MHz。在一千或两千个时钟周期上，时钟频率从最小到最大频率进行扫描，使得邻近时钟脉冲有非常小的变动。一个25纳秒周期的40MHz时钟在一个扫描周期上变化范围是从26.25ns到23.75ns，变动量为+/-1.25ns。一个37KHz的扫描率有27微秒(us)的扫描周期。扫描周期是27微秒/25纳秒或者1081时钟周期。因此，两个相邻时钟周期的周期对周期的变化是5纳秒/1081或4.62皮秒(ps)。扫描频率通常是15到50KHz。

这种使用频率抖动的扩频能够有效地降低EMI。不需要笨重的滤波器组件如大电容器和电感器。但是，这种频率抖动经常需要转换精确组件如精密电容器以产生小步进或调整的频率。这些精确电容器或电阻器的匹配是非常困难的。必须使用非常大的电容器或非常小的电流或电阻器。这种小电流自身就常遭受噪声干扰和渗漏，从而并不尽如人意。

期望有一种频率抖动电路，用于降低一个开关电源的EMI。不需要笨重的滤波器或精密组件的抖动电路是令人期待的。能够与其它小型电路集成在一起的抖动电路是令人期待的。能够被调谐或编程用于频率抖动程度的抖动电路是令人期待的。能够与振荡器以一起用于开关电源的抖动电路是令人期待的。能够使用作为时钟产生器的一个模块的抖动电路也是令人期待的。

【附图说明】

图1是一个非调制时钟信号的辐射强度和频率的函数曲线图；

图2是一个调制时钟的辐射强度和频率的函数曲线图；

图3是一个调制时钟在几个扫频周期时间上的频率和时间的函数曲线图；

图4是一个用于调制时钟振荡的频率抖动电路的示意图；

图5是一个控制电路的示意图；

图6显示一个简单的DAC；

图7是一个用于控制频率抖动的锯齿波电压的波形图；

图8是图7波形在时间标度的扩展；

图9是一个没有频率抖动的振荡器的频谱示意图；

图10是一个具有频率抖动的时钟(如图4电路)的频谱示意图；

图11是一个可编程抖动电路；

图12A-C是显示反馈电阻的不同的可编程数值的辐射效果的波形。

【发明详述】

本发明涉及EMI抑制电路的改善。以下描述使本领域技术人员能够依照特定应用及其要求制作和使用在此提供的本发明。对优选实施例的各种修改对本领域技术人员是明显的，在此定义的一般原理可以实施到其它实施例。因此，本发明不是意在受制于所示和所述的特定实施例，而是属于与在此披露的原理和新颖性特征一致的更广范围内。

发明人已经意识到：数模转换器(DAC)可以被用来调整一个振荡器或其它时钟产生器的频率。这种频率抖动能够减少或去除笨重的滤波器组件，并能够进行集成形成小型装置。

发明人还认识到：如果放松DAC的解析度要求，就能够放松匹配DAC的精密电阻器和电容器。通过按比例缩放和减去DAC输出，能够降低DAC解析度。发明人还认识到：对DAC之后的减法器进行编程，能够顾及抖动可被编程的程度。

图4是一个用于调制时钟振荡的频率抖动电路的示意图。时钟CLK可以用于转换开关电源里一个较大的场效应晶体管(FET)，或可以用于其它目的。SR锁存器24触发使得其输出CLK和CLKB产生脉冲。CLK信号被反馈回到控制电路22。在一些实施例里，控制电路22是一个计数器，如二进制计数器。控制电路22的计数值被输入到数模转换器(DAC)20，DAC 20将数字计数值转换成模拟电压VDAC，其是模拟输入电压Vref的一小部分，该小部分取决于控制电路22的数字输入值。

分压器26从Vref产生一个更低的电压Vref2，该更低的参考电压Vref2被输入到减法器31。减法器31的其它输入是来自DAC 20的转换模拟电压VDAC。

减法器31包括运算放大器30，其在非反相(+)输入上接收Vref2。输入电阻器36串联在来自DAC 20的VDAC和运算放大器30的反相(-)输入之间。反馈电阻器18连接在运算放大器30的输出和反相输入之间。输入电阻器36和反馈电阻器18的电阻比率确定VDAC缩放的量(amount of scaling of VDAC)，也确定频率抖动的程度。

减法器31按比例缩减来自DAC 20的模拟输出。减法器31的输出是斜坡电压Vrmp_max，其是来自DAC 20的VDAC电压的按比例缩减的再现。按比例缩减DAC输出也能够降低在时钟CLK频率上来自DAC 20的误差效应。因此，由于减法器31，抖动电路对来自DAC 20的误差不太敏感。在DAC 20电平之间的较大步差或差异是能够容忍的。因此，在DAC 20内的电阻器、电容器、或其它组件不一定要精密匹配。

控制电路22的二进制计数值递加计数，然后递减计数。来自DAC 20的转换模拟电压VDAC是一个锯齿波，其缓慢上升，然后缓慢下降。减法器31能够减小来自DAC20的锯齿波的波幅，从而斜坡电压Vrmp_max也是一个锯齿波，但其有一个更小的电压摆幅。

当CLK为高且CLKB为低时，开关46闭合，而开关47断开。开关46使电源42能够驱动电流从电源到节点Vrmp，对电容器48进行充电。电压Vrmp上升。一旦Vrmp上升到斜坡电压Vrmp_max之上，比较器32被触发，因为其+输入是Vrmp，其-输入是Vrmp_max。比较器32触发一个脉冲到SR锁存器24的重置(reset)输入，其导致CLK走低而CLKB走高。

当CLK为低而CLKB为高时，开关46断开而开关47闭合。开关47使电流沉(current sink)44从节点Vrmp吸入电流到地面，从而对电容器48进行放电。电压Vrmp下降。极限电压VP是由电压源28产生。一旦Vrmp下降到极限电压VP以下，比较器34被触发，因为其+输入是VP，而其-输入是Vrmp。比较器34触发一个脉冲到SR锁存器24的设置(set)输入，其导致CLK走高而CLKB走低。

斜坡电压Vrmp_max充当一个最大电压极限，而极限电压VP充当一个最小电压极限。最小电压极限是固定的，最大电压极限随DAC 20的锯齿波而变化。

由于Vrmp随DAC 20的计数值输入增加而缓慢上升，导致上限增加。由于电流源42提供一个固定电流，其需要一个较长的时间周期将电容器48充电到Vrmp的新的更高极限。将电容器48充电到更高Vrmp_max所需的更长时间会延迟CLK的下一次下跌转换，从而增加时钟周期，并降低频率。同样，在与Vrmp_max匹配的更高Vrmp上的电容器48上增加的电荷需要更长的时间来进行放电，从而也会延迟CLK的上升转换。因此，当Vrmp_max上升时，两个时钟边缘被延迟，频率下降。

一旦控制电路22达到最大计数值，其反转方向递减计数。施加到DAC 20的递减计数值会使电压VDAC逐步下降。VDAC上这些较大的步阶被减法器31按比例缩减到较小步阶的电压Vrmp_max。当Vrmp_max下降时，充电和放电需要较少的时间，时钟频率上升。

Vrmp_max的峰值Vrmp_peak与Vref2、VDAC、输入电阻器36的串联电阻Rs和反馈电阻器18的反馈电阻Rf有关，具体如下：

Vrmp_peak＝Vref2-(Rf/Rs)*VDAC

因此，调整电阻器18、36的比率，会调整峰值极限电压、最大充电时间、以及时钟周期。因此，Rf/Rs调整频率抖动的程度或最大量。

图5是一个控制电路示意图。在一些实施例里，图4的控制电路22是一个二进制加/减计数器。(N+1)-比特二进制计数值CB0:CBN是由输入时钟CLK、CLKB产生。逆计数值是CB0B:CBNB。该计数值CB0:CBN被输入到DAC 20。

中间计数值B0:BN及其比特反转(inverse bits)B0B:BNB是由触发器62(flip-flops)产生。CLK被施加到第一触发器62，并且每个触发器62充当一个翻转触发器(toggle flip-flop)，其QB输出被反馈回到其D输入。一个触发器62的Q输出被输入作为下一个触发器62的时钟。触发器62充当一个纹波计数器(ripplecounter)，产生一个二进制计数值。

通过包括与门64、66、或门68、和触发器70的逻辑，从中间计数值产生一个最终计数值。依照BN和BNB的逻辑信号，与门64和66充当门逻辑以传递信号B0:B(N-1)或B0B:B(N-1)B到D-触发器70的D输入。当CLKB从0上升到1时，触发器70触发在D上的输入信号到其输出Q和QB。结果是计数值以二进制递增到FF，然后从FF递减计数到00。

图6显示一个简单的DAC。模拟输入电压Vref施加到电阻分压器72上，然后到地面，产生一系列在Vref和地之间的电压。当电阻器72的所有电阻有相同数值时，产生一系列的中间电压。多路复用逻辑80选择其中一个中间电压用于输出作为VDAC。多路复用逻辑80的选择是基于来自控制逻辑22的二进制计数值CB0:CBN及其反转CB0B:CBNB。

DAC 20可以是一个简化的DAC，因为减法器31减小了电压步阶(voltage step)值，使得误差对CLK频率的影响更小。因此，频率抖动更能容忍误差。电阻器72不需要是精密匹配的，因为一些误差是能够容忍的。可以使用较小的电流，从而减少功率。例如，当可以容忍误差时，电阻器72在电阻值可以匹配在5％以内。

图7是用来控制频率抖动的锯齿波电压的波形图。VDAC是一个锯齿波，其在地面电压和2.5伏特之间缓慢摇摆。减法器31将其按比例降低到一个大约仅有300mV的摆幅，在Vrmp_max上从1.1到1.4伏特。

图8是图7波形的时间标度的扩展。当控制电路22的计数值下降时，VDAC缓慢逐步降低每个时间时钟CLK脉冲。Vrmp_max缓慢逐步上升，但由于减法器31的衰减只有较小的增量。这种相反行为也出现在另一半锯齿波，当VDAC逐步上升时，Vrmp_max逐步下降。

图9是一个没有频率抖动的振荡器的频谱示意图。在该理想的例子里，噪声和辐射随频率变化。最大辐射发生在大约80kHz。最大发射大于0dBV。这会超出辐射限制。

图10是一个具有频率抖动(如图4的电路)的时钟频谱示意图。在该例子里，噪声和辐射随频率变化。最大辐射发生在一个大约75-90KHz的宽范围内。最大辐射大约是-15dBV，小于0dBV。这样可以满足辐射限制。因此，频率抖动将峰值辐射扩展在一个更广范围的频率上，从而产生一个更宽和更低的峰值。

图11是一个可编程抖动电路。该电路类似于图4的电路，除了反馈电阻18被数字控制电阻器50替代。反馈电阻值Rf是由数字选择值SEL控制，其使用开关选择一个或多个平行的电阻器。因此，可以对Rf值进行编程。

图12A-C显示反馈电阻不同的可编程数值的辐射效果的波形。使用数字控制电阻器50(图11)，可以调整反馈电阻器18对输入电阻器36的比值，Rf/Rs。从而改变反馈贡献。频率抖动量也就改变了，因为对一个更高的Rf/Rs数值，Vrmp_max在更宽的电压范围上摆动。

在图12A，Rf/Rs是0.03。一个大约-15dBV的窄峰值辐射发生在77KHz周围。在图12B，Rf/Rs是0.06。峰值辐射降低到大约-20dBV，但是其扩展在一个更广的频率范围上。

在图12C，Rf/Rs是0.09。峰值辐射降低到小于-20dBV，但在一个更广的频率范围上。

【其它实施例】

发明人补充了一些其它实施例。例如，虽然已经描述了使用抖动电路用于电源，但是抖动电路也可以用于其它功率转换器，或用于更普遍的应用如时钟产生器模块或其它时钟产生器。充电泵可以被实施近似作为晶体管。

可以产生矩形波、正弦波、或其它类型的调制波形，替代所述的锯齿波。整个电路可以集成在单个集成电路上。信号极性可以被反向。可以使用不同于二进制的其它计数和编码方案。控制逻辑可以实施作为一个二进制计数器，其使用同步而不是纹波逻辑(ripple logic)，并能够以各种方式实施。DAC可以以各种方法实施。在波形里显示的电压和其它数据仅是例子，可以根据不同实施例和条件而不同。重置输入(图中未显示)可以添加到图5内的触发器(flip-flop)62、70。其它双稳态类型可以被替换用于SR锁存器，如JK触发器、翻转触发器、D型触发器等。

本发明的背景部分可以包括有关本发明问题或环境的背景信息，而不仅仅是描述现有技术。因此，在背景部分内包含的材料并不是申请者所认同的现有技术。

在此描述的任何方法或过程是可以机器实施或计算机实施的，并意在由机器、计算机或其它装置执行，而并不是意在仅依靠人而不需要机器协助来执行。产生的有形结果可以包括报告或在显示器装置如计算机监控器、投影仪装置、音频产生装置和相关媒体装置上显示的其它机器生成的展示，并可以包括同样由机器产生的硬拷贝打印输出。其它机器的计算机控制是另一个有形结果。

上述任何优势和好处可能不适合本发明的所有实施例。通常有一个或多个单词出现在“装置”之前。在“装置”之前的单词是一个参考权利要求元素的简易标记，而不是意在表达一个结构限制。这种“装置加功能”的权利要求意在不仅包括在此所述的用来执行此功能的结构及其结构等同物，而且包括等同的结构。例如，尽管钉子和螺丝钉具有不同的结构，但它们是等同的结构，因为它们都执行固定的功能。信号通常是电子信号，但也可以是光纤上的光信号。

为了描述本发明，前面已经叙述了本发明的实施例。但是，这并不是穷尽性的或限制本发明的范围。根据本发明以上教导，许多改进和变化是有可能的。本发明的范围并不受制于详细描述，而是受制于所附的权利要求。

Claims (20)

1.一种抖动时钟产生器，包括：

一个振荡器，其产生一个频率随抖动变化的时钟，以减少电磁干扰（EMI）；

一个控制电路，其接收时钟，用于产生一个数字计数值，其对应时钟随时间发生变化；

一个数模转换器DAC，其从控制电路接收数字计数值，数模转换器DAC产生一个具有第一电压摆幅的DAC电压；

一个减法器，其接收DAC电压，用于按比例缩小DAC电压的第一电压摆幅以产生一个具有第二电压摆幅的极限电压，第二电压摆幅小于第一电压摆幅；和

第一比较器，其从减法器接收极限电压，通过调整时钟的边缘时间来抖动振荡器，

由此，数模转换器DAC的第一电压摆幅被减法器缩小，然后抖动振荡器。

2.根据权利要求1所述的抖动时钟产生器，其中减法器包括：

一个运算放大器，其接收一个减法器参考电压，并接收一个合并电压，用于产生极限电压；

一个串联电阻器，其接收DAC电压并产生合并电压；和

一个反馈电阻器，其连接以将极限电压反馈回到合并电压。

3.根据权利要求2所述的抖动时钟产生器，其中减法器参考电压被施加到运算放大器的一个非反相输入；其中合并电压被施加到运算放大器的一个反相输入。

4.根据权利要求2所述的抖动时钟产生器，其中反馈电阻器有一个可被编程的反馈电阻值；其中通过调整反馈电阻值可以调整抖动程度，由此抖动程度是可编程的。

5.根据权利要求4所述的抖动时钟产生器，其中反馈电阻器包括：

多个接脚，其连接在极限电压和合并电压之间，每个接脚有一个电阻器和一个开关串联在一起，其中开关是由一个编程数值进行控制，编程数值确定抖动程度。

6.根据权利要求2所述的抖动时钟产生器，还包括：

一个参考电压，其被施加到数模转换器DAC，其中DAC电压是参考电压的一小部分，这一小部分是由数字计数值确定；和

一个分压器，其接收参考电压，用于产生减法器参考电压。

7.根据权利要求6所述的抖动时钟产生器，其中数模转换器DAC包括：

多个电阻器，串联在参考电压和接地之间，其产生多个中间抽头电压；和

多路复用逻辑，用于选择其中一个中间抽头电压输出作为DAC电压，以回应数字计数值。

8.根据权利要求7所述的抖动时钟产生器，其中多个电阻器在电阻值上匹配不超过5%，其中精密匹配的电阻器不是必需的。

9.根据权利要求7所述的抖动时钟产生器，其中多个电阻器在电阻值上匹配不超过10%，其中精密匹配电阻器不是必需的。

10.根据权利要求2所述的抖动时钟产生器，其中振荡器包括：

一个电容器，用于存储电荷并产生一个斜坡电压；

一个电荷泵，其由第一状态的时钟激励，用于对电容器充电；

一个放电泵，其由第二状态的时钟激励，用于对电容器放电；

第二比较器，用于比较斜坡电压和一个较低的极限电压，并产生第二触发信号；

其中第一比较器比较来自减法器的极限电压和斜坡电压，产生第一触发信号；

一个双稳态，其翻转时钟以对应第一触发信号和对应第二触发信号；

由此，通过电容器的充电和放电时间来调整时钟周期，其随着减法器的极限电压的变化而变化；

由此，时钟频率抖动。

11.根据权利要求10所述的抖动时钟产生器，其中双稳态是一个设置-重置锁存器，第一触发信号被施加到双稳态的重置输入，第二触发信号被施加到双稳态的设置输入。

12.根据权利要求11所述的抖动时钟产生器，其中较低的极限电压是一个固定电压，极限电压随着时间而变化。

13.根据权利要求12所述的抖动时钟产生器，其中控制电路包括一个二进制的加-减计数器。

14.根据权利要求12所述的抖动时钟产生器，其中控制电路还包括一个波纹二进制计数器，其产生一个中间计数值，还包括组合逻辑和触发器，其接收中间计数值以产生数字计数值。

15.一个抑制EMI的时钟产生器，包括：

一个双稳态，其翻转以产生一个时钟；

一个控制电路，其改变一个数字值以响应时钟；

一个数字模拟转换器DAC，其将来自控制电路的数字值转换成一个DAC电压，作为数字模拟转换器DAC的输出；

一个减法器，其接收数字模拟转换器DAC输出并产生一个缩减的输出，通过从DAC电压减去一个反馈以产生一个缩减的DAC电压，作为缩减的输出；

一个电容器，用于存储电荷以产生一个斜坡电压；

一个电荷泵，用于对电容器充电，以响应时钟；

一个电荷沉（charge sink），用于对电容器放电，以响应时钟的一个反相；

第一比较器，其比较缩减的DAC电压和斜坡电压，以产生第一触发输入到双稳态；和

第二比较器，其比较一个固定电压和斜坡电压，以产生第二触发输入到双稳态；

其中第一触发输入和第二触发输入翻转双稳态。

16.根据权利要求15所述的抑制EMI的时钟产生器，其中减法器包括：

一个运算放大器，其非反相输入接收一个减法器参考电压，其反相输入连接到一个合并节点；

一个串联电阻器，其连接在数字模拟转换器DAC输出和合并节点之间；

一个反馈电阻器，其连接在合并节点和缩减的输出之间。

17.根据权利要求16所述的抑制EMI的时钟产生器，其中反馈电阻器是一个可变电阻器，反馈电阻值是由一个选择值来确定的；其中反馈电阻值确定时钟频率的抖动程度。

18.一个抖动时钟电路，包括：

双稳态装置，用于产生一个频率抖动的时钟；

控制电路装置，其接收时钟，用于产生一个数字计数值，其随时间而变化，以响应时钟；

数字模拟转换器DAC装置，用于将来自控制电路装置的数字计数值转换，以产生一个DAC电压，该DAC电压有第一电压摆幅；

减法器装置，其接收DAC电压，用于缩减DAC电压的第一电压摆幅，以产生一个极限电压，该极限电压有第二电压摆幅，第二电压摆幅小于第一电压摆幅；

电容器装置，用于存储电荷并产生一个斜坡电压；

电荷泵装置，其由时钟的第一状态激励，用于对电容器装置进行充电；

放电泵装置，其由时钟的第二状态激励，用于对电容器装置进行放电；

第一比较器装置，用于比较斜坡电压和来自减法器装置的极限电压，以产生第一触发信号；

第二比较器装置，用于比较斜坡电压和一个较低的极限电压，产生第二触发信号；

其中双稳态装置翻转时钟，以响应第一触发信号和相应第二触发信号；

由此，通过电容器装置的充电和放电时间来调整时钟周期，其随着减法器装置的极限电压的变化而变化；

由此，数字模拟转换器DAC装置的第一电压摆幅通过减法器装置而被缩减了，然后抖动双稳态装置。

19.根据权利要求18所述的抖动时钟电路，其中减法器装置包括：

运算放大器装置，其接收一个减法器参考电压，并接收一个合并电压，用于产生极限电压；

串联电阻器装置，其接收DAC电压，用于产生合并电压；和

反馈电阻器装置，用于传导一个反馈电流从极限电压到合并电压。

20.根据权利要求19所述的抖动时钟电路，其中反馈电阻器装置还包括一个可编程的反馈电阻值；其中通过调整反馈电阻值来调整抖动程度，由此，抖动程度是可编程的。

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