CN117316232A - 具有带有实时时钟解码判决反馈均衡器的数据接收器的设备 - Google Patents

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Abstract

各种实施例包含具有带有实时时钟解码判决反馈均衡器的数据接收器的设备及方法。在各种实施例中，数字判决反馈回路可实施于数据接收器电路中，同时所涉及的所有模拟信号相对于输入信号数据速率是静态的。所述经实施数据接收器电路可包含具有不同但静态的模拟失衡的大量数据锁存器及基于判决的时钟解码器。在一实例中，所述模拟失衡可为不同的参考电压。所述基于判决的时钟解码器可经构造以激活仅一个数据锁存器，所述数据锁存器具有所述所需模拟失衡。可组合经附接到相同时钟解码器的所述锁存器的输出，以使得仅所述活动锁存器驱动最终输出。揭示额外设备、系统及方法。

Description

具有带有实时时钟解码判决反馈均衡器的数据接收器的设备
分案申请的相关信息
本案是分案申请。该分案的母案是申请日为2018年07月30日、申请号为201880057353.1、发明名称为“具有带有实时时钟解码判决反馈均衡器的数据接收器的设备”的发明专利申请案。
优先权申请
本申请要求2017年7月31日提交的序列号为15/664,506的美国申请案的优先权权益，所述美国申请案的全部内容以引用的方式并入本文中。
背景技术
预期当前低功率双数据速率第四代(LPDDR4)随机存取存储器(RAM)使用2133MHz时钟频率支持至多4266Mbps的数据速率。输入数据锁存器的设计对于实现此性能水准来说为重要的。挑战包含相对较低供电水平及极小输入信号能量。由有损路径造成的符号间干扰(ISI)、归因于特征阻抗不连续性的反射及并行信号线之间的串扰以及时钟抖动将输入信号降级到输入数据锁存器应通过50mV解决小于80ps脉冲的点。传统感测放大器锁存器在此些条件下操作已具有难度且展示相对不良秩容限工具(RMT)容限。输入数据锁存器的选项为使用判决反馈均衡(DFE)。典型低开销DFE接收器实施涉及模拟回路，所述模拟回路将反馈应用到输入或参考电压。此些接收器的速度受到带宽及模拟反馈的延时的限制。
发明内容
本申请案的一方面涉及一种判决反馈均衡DFE电路，其包括：数据输入，其接收数据信号；时钟输入，其接收时钟信号；互补时钟输入，其接收所述时钟信号的补充；第一组数据锁存器，所述第一组中的每一数据锁存器经耦合到所述数据输入且经耦合到一组参考输入中的对应参考输入，所述第一组中的每一数据锁存器由对应逻辑电路耦合，以响应于利用所述对应逻辑电路的启用而接收所述时钟信号；第二组数据锁存器，所述第二组中的每一数据锁存器经耦合到所述数据输入且经耦合到所述组参考输入中的对应参考输入，所述第二组中的每一数据锁存器由对应逻辑电路耦合，以响应于利用所述对应逻辑电路的启动而接收所述时钟信号的所述补充；及反馈回路，其基于所述第二组数据锁存器的输出将第一启用信号提供到所述第一组数据锁存器的所述逻辑电路，且基于所述第一组数据锁存器的输出将第二启用信号提供到所述第二组数据锁存器的所述逻辑电路，所述第一组及所述第二组的所述输出对应于从所述判决反馈均衡电路输出的先前位。
本申请案的另一方面涉及一种具有判决反馈均衡电路的数据接收器DQ，其包括：数据总线；及大量存储器装置，其经耦合到所述数据总线，每一存储器装置包含大量判决反馈均衡电路，每一判决反馈均衡电路包含：数据输入，其接收数据信号；第一时钟输入，其接收第一时钟信号；第二时钟输入，其接收第二时钟信号；第一组数据锁存器，所述第一组中的每一数据锁存器经耦合到所述数据输入且经耦合到一组参考输入中的对应参考输入，所述第一组中的每一数据锁存器由对应逻辑电路耦合，以响应于利用所述对应逻辑电路的启用而接收所述第一时钟信号；第二组数据锁存器，所述第二组中的每一数据锁存器经耦合到所述数据输入且经耦合到所述组参考输入中的对应参考输入，所述第二组中的每一数据锁存器由对应逻辑电路耦合，以响应于利用所述对应逻辑电路的启用而接收所述第二时钟信号；及反馈回路，其基于所述第二组数据锁存器的输出将第一启用信号提供到所述第一组数据锁存器的所述逻辑电路，且基于所述第一组数据锁存器的输出将第二启用信号提供到所述第二组数据锁存器的所述逻辑电路，所述第一组及所述第二组的所述输出包含对应于从所述判决反馈均衡电路输出的先前位的输出。
本申请案的又一方面涉及一种操作具有判决反馈均衡电路的设备的方法，其包括：在经耦合到判决反馈均衡电路的第一组数据锁存器的数据输入处接收数据信号，所述第一组中的每一数据锁存器经耦合到一组参考输入中的对应参考输入，所述第一组中的每一数据锁存器由对应逻辑电路耦合，以响应于利用所述对应逻辑电路的启用而接收第一时钟信号；在经耦合到所述判决反馈均衡电路的第二组数据锁存器的所述数据输入处接收所述数据信号，所述第二组中的每一数据锁存器经耦合到所述组参考输入中的对应参考输入，所述第二组中的每一数据锁存器由对应逻辑电路耦合，以响应于利用所述对应逻辑电路的启用而接收第二时钟信号；基于所述第二组数据锁存器的输出，将第一启用信号反馈到所述第一组数据锁存器的所述逻辑电路；及基于所述第一组数据锁存器的输出，将第二启用信号反馈到所述第二组数据锁存器的所述逻辑电路，其中所述第一启用信号及所述第二启用信号是基于从所述判决反馈均衡电路输出的先前位。
附图说明
图1为根据各种实施例的二阶段一分接头判决反馈均衡电路的示意图。
图2为根据各种实施例的可用于实施图1的感测放大器(SA)数据锁存器的双尾端锁存器的实例的示意图。
图3为根据各种实施例的具有两分接头四电压参考判决反馈均衡前端的实例二阶段接收器的示意图。
图4为根据各种实施例的实施DFE算法的反馈部分的实例组逻辑电路的示意图。
图5为根据各种实施例的图3的判决反馈均衡电路的实例概括的示意图。
图6为根据各种实施例的操作具有判决反馈均衡接收器的设备的方法的特性的流程图。
图7说明根据各种实施例的经布置以提供多个电子组件的晶片的实例。
图8为根据各种实施例的包含判决反馈均衡接收器的实例系统的框图。
具体实施方式
以下详细描述是指借助于实例说明展示本发明的各种实施例的随附图式。以充足细节描述此些实施例以使所属领域的一般技术人员能够实践此些及其它实施例。可利用其它实施例，且可对此些实施例进行结构、逻辑、机械及电性改变。各种实施例未必相互排斥，这是因为一些实施例可与一或多个其它实施例组合以形成新实施例。因此，不应以限制性意义进行以下详细描述。
输入数据锁存器的选项为使用判决反馈均衡(DFE)。典型低开销DFE接收器实施涉及模拟回路，所述模拟回路将反馈应用到输入或参考电压。此些接收器的速度受到带宽及模拟反馈的延时的限制。在各种实施例中，可实施多分接头DFE有可能的输入数据锁存器。此类功能输入数据锁存器可发展为LPDDR4及双数据速率第五代(DDR5)存储器装置中的电路的替代。
在各种实施例中，极小长度数字判决反馈回路实施于数据接收器电路中，同时所涉及的所有模拟信号相对于输入信号数据速率是静态的。可对计时接收器实施此方法。经实施计时接收器电路可包含具有不同但静态的模拟失衡的大量相同数据锁存器及基于判决的时钟解码器。具体地说，模拟失衡可为不同参考电压。不同于回路展开解决方案，基于判决的时钟解码器激活仅一个数据锁存器，所述数据锁存器具有例如参考电压的所需模拟失衡。可组合经附接到相同时钟解码器的锁存器的输出，以使得仅活动锁存器驱动最终输出。在回路展开技术中，所有所述组锁存器点火，且相对于最终输出作出判决。
关闭反馈回路中的计时可为设计低开销DFE接收器的挑战。在一实施例中，使判决反馈回路的所有高速移动部件由若干简单CMOS门驱动可确保给定方法的最佳性能。举例来说，方法变化对性能无直接影响，只要数字反馈信号以一个单位间隔(UI)围绕反馈回路，所述单位间隔也可被称为信息单位。单位间隔可对应于一个位周期。电路的数目的指数增长可防止使用此解决方案实时解决多于两个或三个分接头。高阶分接头可通过可使用如本文中所教示的实时接收器以获得反馈回路时间缓解的其它架构来解决。
为了改进RMT容限，可包含通道均衡。考虑甚至更高速度时，问题将更尖锐，例如对于LPDDR5及DDR5来说为6400Mb。可在驱动器中使用预突出，同时进行前置放大器或DDR4型输入缓冲器的连续时间线性均衡(CTLE)。对于DDR5输入数据锁存器来说，自然选项可为DFE。
图1为2阶段1分接头DFE电路100的示意图。DFE电路100的阶段0与阶段1可具有几乎相同的架构布局。DFE电路100的阶段0经布置以接收时钟ck0、输入数据信号DQIN、启用信号en0<1>及en0<0>、与位相关联的高条件的电压参考VREFHI、与另一位相关联的低条件的电压参考VREFLO。DFE电路100的阶段1经布置以接收另一时钟ck1、输入数据信号DQIN、启用信号en1<1>及en1<0>、与位相关联的高条件的电压参考VREFHI、与另一位相关联的低条件的电压参考VREFLO。Ck0为阶段零时钟信号，且ck1为阶段一时钟信号。ck1可为ck0的补充。时钟ck0及ck1提供此电路的2阶段特征。
每一阶段具有两个数据锁存器，每一数据锁存器将输入信号与VREFHI或VREFLO参考电压进行比较。阶段0具有数据锁存器105-0-1及数据锁存器105-0-2，而阶段1具有数据锁存器105-1-1及数据锁存器105-1-2。可将数据锁存器实现为感测放大器(SA)。一次仅计时一个数据锁存器/阶段，且判决是基于先前位的值。相对于先前位的方法为，如果先前位较低，那么使用VREFLO检索当前位，或如果先前位较高，那么使用VREFHI检索当前位。
在阶段0部分中，数据锁存器105-0-1及数据锁存器105-0-2的输出在107-0处连线在一起，提供经连线的“或”产生归零的输出yp0及ym0。输出信号yp0及ym0可彼此补充。在阶段1部分中，数据锁存器105-1-1及数据锁存器105-1-2的输出在107-1处连线在一起，提供经连线的“或”产生输出yp1及ym1。输出信号yp1及ym1可彼此补充。输出(yp0、ym0)及输出(yp1、ym1)可分别反馈到阶段1及阶段0的输入。
组合为相同阶段(阶段0)的部分的两个数据锁存器105-0-1及105-0-2的归零输出，以使得仅计时数据锁存器驱动设置-复位(RS)锁存器108-0，所述设置-复位锁存器恢复实际数字电平zp0及zm0，所述实际数字电平为模拟输入DQIN的互补数字版本。同样，组合为相同阶段(阶段1)的部分的两个数据锁存器105-1-1及105-1-2的归零输出，以使得仅计时数据锁存器驱动设置-复位(RS)锁存器108-1，所述设置-复位锁存器恢复实际数字电平zp1及zm1，所述实际数字电平为模拟输入DQIN的互补数字版本。在高速下操作对于此电路来说为重要的。为了最小化DFE回路的长度，来自另一阶段的经组合归零信号用于门控当前阶段的时钟。阶段1的信号yp1及ym1用于门控阶段0的时钟ck0，而阶段0的信号yp0及ym0用于门控阶段1的时钟ck1。
信号yp1反馈到en0<1>，其随着ck0将输入提供到与(AND)门103-0-2而将输入提供到与门103-0-2，其中与门103-0-2的输出耦合到数据锁存器105-0-2的启用输入102-0-2。信号ym1反馈到en0<0>，其随着ck0将输入提供到与门103-0-1而将输入提供到与门103-0-1，其中与门103-0-1的输出耦合到数据锁存器105-0-1的启用输入102-0-1。信号yp0反馈到en1<1>，其随着ck1将输入提供到与门103-1-2而将输入提供到与门103-1-2，其中与门103-1-2的输出耦合到数据锁存器105-1-2的启用输入102-1-2。信号ym0反馈到en1<0>，其随着ck1将输入提供到与门103-1-1而将输入提供到与门103-1-1，其中与门103-1-1的输出耦合到数据锁存器105-1-1的启用输入102-1-1。DFE反馈回路可经构造以使得从启用阶段1数据锁存器的输入到启用阶段0数据锁存器的反馈输入的时间小于一个单位间隔。
对于DDR5规范来说，最新论述已提及输出级电源电压(VDDQ)终端，对于1.1V额定电源电压及减小到1pF的输入电容(CIO)来说为至少4800Mb/引脚。与DDR4的一个显著差异为不匹配数据检索方案，类似于LPDDR4或类似于图形双数据速率第五代(GDDR5)。DRAM仅具有数据选通(DQS)时钟分布而无与其匹配的数据路径。此架构允许使用高速度及高增益的计时输入锁存器，代替DDR4中所使用的连续时间输入缓冲器。输入锁存器可接近于垫置放，由此消除频率限制电路或布线。不匹配方案的一个特征为设定/固定窗口的位移。此位移可在训练阶段期间由片上系统(SOC)校准。
在常规方法中，强臂锁存器或电压模式感测放大器锁存器为用于具有不匹配数据检索方案的最新DRAM设计的较佳输入数据锁存器。此类锁存器为快速的、具有较高输入阻抗、完全摆幅输出且无静态功率消耗。强臂锁存器的一个不足之处为其4装置堆叠所需要的较高电压余量。此对于20nm及以下的技术存在问题。可使用双尾端SA锁存器，而非强臂锁存器。双尾端SA锁存器具有允许在较低电源电压下操作的两个3装置堆叠。而且，二段架构简化来自相同阶段的锁存器的输出的组合。图2为可在图1的SA锁存器中实施的双锁存锁存器的实例。双尾端锁存器包含输入级及由Di-及Di+节点耦合的锁存器级。为了进一步论述图2的双锁存锁存器，参见D.Schinkel、E.Mensink、E.Klumperink、E.van Tuijl及B.Nauta的“双尾端锁存器型电压感测放大器(A Double-Tail Latch-Type Voltage SenseAmplifier)”，IEEE国际固态电路会议(ISSCC)，第17卷，ANALOG TECHNIQUES AND PLLs，第314页，2007。
可使用例如双尾端SA锁存器的双尾端锁存器来建构DFE接收器。组合如由图1的DFE电路所实施的多个双尾端数据锁存器的输出可通过共享第二级来达成。在相同时间中，每一第一级可具有独立参考电压Vref。双尾端锁存器为简单且相对紧凑的，其适用于多个阶段及分接头的情况。如果通过单独启用信号门控时钟，那么可在接收器前隐含极快速多路复用器。可随后通过基于先前位(yp0、ym0、yp1、ym1)对时钟启用信号进行解码且将输入信号与预定义Vref信号进行比较来实施DFE算法。
图3为具有2分接头4Vref DFE前端的实例2阶段接收器的实施例的示意图。在多个独立Vref信号的情况下，电路可主控不受限制的高速度DFE算法。可将2阶段接收器的设计视为概括为图3中所展示的2阶段2分接头电路的图1的DFE电路100的设计。前端电路(每阶段)的数目及Vref信号的数目与DFE分接头的数目按指数律成比例增长。对于2分接头电路来说，可使用四个参考(Vref)信号。对于每一数据锁存器来说，通过单独启用信号门控时钟。可随后通过基于先前位(yp0、ym0、yp1、ym1)对时钟启用信号进行解码且将输入信号与预定义参考信号进行比较来实施DFE算法。设置-复位锁存器将由数据锁存器输出的归零信号恢复成数字信号。对时钟启用信号进行解码可使用另一阶段(对于最新位来说)的归零输出及相同阶段(对于第二最新位来说)的RS输出两者。
图3说明具有阶段0及阶段1的DFE电路300，其中每一阶段具有四个前端电路。阶段1包含前端电路301-1-1、301-1-2、301-1-3及301-1-4，其中每一前端电路301-1-i包含与非(NAND)门303-1-i及数据锁存器305-1-i，其中i＝1……4。前端电路301-1-1、301-1-2、301-1-3及301-1-4中的每一者可经布置以接收阶段1的时钟信号ck1及数据信号dq。DFE电路300可经布置以接收一组启用信号en1<3:0>，其中所述组启用信号中的不同者接收到前端电路301-1-1、301-1-2、301-1-3及301-1-4中的不同者。DFE电路300也可经布置以接收一组参考信号vref<3:0>，其中所述组参考信号中的不同者接收到前端电路301-1-1、301-1-2、301-1-3及301-1-4中的不同者。前端电路301-1-1、301-1-2、301-1-3中的每一者具有输出yp及ym，其中前端电路301-1-1、301-1-2、301-1-3及301-1-4的yp及ym可连线在一起以提供两个输出yp1及ym1。来自前端电路301-1-1、301-1-2、301-1-3及301-1-4的组合操作的两个输出yp1及ym1可提供到第二级309-1，其中阶段零时钟ck0也可输入到第二级309-1。第二级309-1提供归零输出yp1及ym1。将归零输出yp1及ym1提供到设置-复位锁存器308-1，所述设置-复位锁存器提供数字电平zp1及zm1。
阶段0包含前端电路301-0-1、301-0-2、301-0-3及301-0-4，其中每一前端电路301-0-i包含与非门303-0-i及数据锁存器305-0-i，其中i＝1……4。每一前端电路301-0-1、301-0-2、301-0-3及301-0-4可经布置以接收阶段0的时钟信号ck0及数据信号dq。DFE电路300可经布置以接收一组启用信号en0<3:0>，其中所述组启用信号中的不同者接收到前端电路301-0-1、301-0-2、301-0-3及301-0-4中的不同者。DFE电路300也可经布置以接收一组参考信号vref<3:0>，其中所述组参考信号中的不同者接收到前端电路301-0-1、301-0-2、301-0-3及301-0-4中的不同者。前端电路301-0-1、301-0-2、301-0-3中的每一者具有输出yp及ym，其中前端电路301-0-1、301-0-2、301-0-3及301-0-4的yp及ym可连线在一起以提供两个输出yp0及ym0。来自前端电路301-0-1、301-0-2、301-0-3及301-0-4的组合操作的两个输出yp0及ym0可提供到第二级309-0，其中阶段一时钟ck1也可输入到第二级309-0。第二级309-0提供归零输出yp0及ym0。将归零输出yp0及ym0提供到设置-复位锁存器308-0，所述设置-复位锁存器提供数字电平zp0及zm0。
将基于DFE电路的输出处的先前位的DEF电路300的2分接头反馈提供为所述组启用信号en1<3:0>及en0<3:0>。所述组启用信号en1<3:0>及en0<3:0>通过DFE解码算法产生。DFE解码算法可由DFE解码逻辑电路使用输入(yp0、ym0、zp0、zm0)及(yp1、ym1、zp1、zm1)产生以提供输出en1<3:0>及en0<3:0>。输入yp0、ym0、zp0、zm0可分别为yp1、ym1、zp1、zm1的补充。通过将两个输入应用到一组反或门，可将所述组en1<3:0>产生为en1<0>＝反或(zm1、yp0)、en1<1>＝反或(zp1、ym0)、en1<2>＝反或(zp1、yp0)及en1<3>＝反或(zm1、ym0)。通过将两个输入应用到一组反或门，可将所述组en0<3:0>产生为en0<0>＝反或(zm0、yp1)、en0<1>＝反或(zp0、ym1)、en0<2>＝反或(zp0、yp1)及en0<3>＝反或(zm0、ym1)。所述组启用信号en1<3:0>及en0<3:0>用于使得能够比较输入数据信号与所述组参考电压vref<3:0>，其中图案“10”与vref<0>相关联，图案“01”与vref<1>相关联，图案“00”与vref<2>相关联，且图案“11”与vref<3>相关联。
图4为实施DFE算法的实例组逻辑电路的实施例的示意图。如上文所提及，可使用反或逻辑操作来产生一组启用信号中的每一启用信号。可经由与门使用控制信号输入来提供图4中所展示的每一反或门的输入中的一者，此可允许在待对准的反或门的输入之间计时，其中所述控制与另一输入产生输入的补充。与图3相关联的DFE解码逻辑的实例(所述组启用信号en1<3:0>)可由分别与对(yp0、ym0、zp1、zm1)进行操作的与非门313-1-0、313-1-1、313-1-2、313-1-3成对组合的反或门314-1-0、314-1-1、314-1-2、314-1-3提供。所述组启用信号en0<3:0>可由分别与对(yp1、ym1、zp0、zm0)进行操作的与非门313-0-0、313-0-1、313-0-2、313-0-3成对组合的反或门314-0-0、314-0-1、314-0-2、314-0-3提供。
参考电压允许易于直接地使用所计算的DFE系数。然而，DFE电路相对于先前位的实施方案不限于使用参考电压。可使用任何种类的静态经校准模拟失衡。图5为将平衡元件BE1及BE2用于数据输入比较的图3的DFE电路300的实例概括的实施例的示意图。举例来说，平衡元件511-0-1及511-0-2以及平衡元件511-1-1及511-1-2可为不同前端电路中具有不同特征的晶体管。在前端电路内，平衡元件511-0-1及511-0-2可经构造有与平衡元件511-1-1及511-1-2相同的特征，或经构造有具有在所述组前端电路中于不同电平处提供输入数据信号比较的已知关系的特征。
图1到5的架构可向快速及可靠的数据接收器提供DFE电路。然而，电路复杂度可影响可实施的分接头的实际数目。前端电路的数目与所需要的DFE分接头的数目按指数律成比例增长。在3分接头8vref实施方案中，归零节点(yp0、ym0、yp1、ym1)的寄生容量可限制电路可操作的速度。另外，多个Vref结构可最适合于1或2分接头DFE配置，其对于补偿数据通道的固有低通特征来说可为极高效的。
图6为操作具有带有判决反馈均衡电路的数据接收器的设备的实例方法的实施例的特性的流程图。在610处，在耦合到判决反馈均衡器电路的第一组感测放大器锁存器的数据输入处接收数据信号。第一组中的每一感测放大器锁存器可耦合到一组参考输入中的对应参考输入，且第一组中的每一感测放大器锁存器可由对应逻辑电路耦合以响应于利用对应逻辑电路的启用而接收第一时钟信号。
在620处，在耦合到判决反馈均衡器电路的第二组感测放大器锁存器的数据输入处接收数据信号。第二组中的每一感测放大器锁存器可耦合到所述组参考输入中的对应参考输入，且第二组中的每一感测放大器锁存器可由对应逻辑电路耦合以响应于利用对应逻辑电路的启用而接收第二时钟信号。在一实施例中，第一组感测放大器锁存器及第二组感测放大器锁存器中的每一者具有四个感测放大器锁存器。
在630处，第一启用信号基于第二组感测放大器锁存器的输出反馈到第一组感测放大器锁存器的逻辑电路。在640处，第二启用信号基于第一组感测放大器锁存器的输出反馈到第二组感测放大器锁存器的逻辑电路，其中第一启用信号及第二启用信号是基于从判决反馈均衡器电路输出的先前位。反馈第二启用信号可包含反馈逻辑门的输出，其中每一逻辑门具有不同输入对，其中所述输入对具有来自与第二时钟相关联的归零输出的一个输入及来自与第一组感测放大器锁存器的输出相关联的输出的一个输入。反馈第一启用信号及反馈第二启用信号可包含在接收到数据信号起一个信息单位内反馈第一启用信号及反馈第二启用信号。
方法600或类似于方法600的方法的变化形式可包含取决于此类方法的应用及/或实施此类方法的系统的架构而可以组合也可以不组合的大量不同实施例。
在各种实施例中，一种计时接收器包括：一组数据锁存器，以耦合到不同模拟失衡，模拟失衡相对于输入信号数据速率为静态的；及时钟解码器，其经构造以基于从计时接收器输出的先前位的值对应于模拟失衡中的一个模拟失衡而激活所述组中的仅一个数据锁存器。不同模拟失衡可为不同参考电压。所述组数据锁存器可为一组相同的数据锁存器。可将数据锁存器的输出耦合到时钟解码器，以使得仅所述组中的活动锁存器驱动最终输出。经构造以基于先前位的值激活所述组中的仅一个数据锁存器的时钟解码器可经布置以将数字反馈信号在一个信息单位内提供到所述组数据锁存器。
在各种实施例中，一种判决反馈均衡电路包括：数据输入，其接收数据信号；时钟输入，其接收时钟信号；互补时钟输入，其接收时钟信号的补充；一组参考输入；第一组感测放大器锁存器；第二组感测放大器锁存器；及反馈回路。第一组中的每一感测放大器锁存器可耦合到数据输入且可耦合到所述组参考输入中的对应参考输入。第一组中的每一感测放大器锁存器可由对应逻辑电路耦合以响应于利用对应逻辑电路的启用而接收时钟信号。第二组中的每一感测放大器锁存器可耦合到数据输入且可耦合到所述组参考输入中的对应参考输入，且第二组中的每一感测放大器锁存器可由对应逻辑电路耦合以响应于利用对应逻辑电路的启用而接收时钟信号的补充。反馈回路可经布置以基于第二组感测放大器锁存器中的输出将第一启用信号提供到第一组感测放大器锁存器的逻辑电路且基于第一组感测放大器锁存器的输出将第二启用信号提供到第二组感测放大器锁存器的逻辑电路。第一组及第二组的输出可对应于从判决反馈均衡器电路输出的先前位。
判决反馈均衡电路或类似判决反馈均衡电路的电路的变化形式可包含取决于此类电路的应用及/或实施此类电路的系统的架构而可以组合也可以不组合的大量不同实施例。此判决反馈均衡电路或类似判决反馈均衡电路可具有设置-复位锁存器以将由第一及第二组感测放大器锁存器输出的信号恢复成数字信号。由第一及第二组感测放大器锁存器输出的信号可为归零信号。反馈回路可在一个信息单位内提供第一启用信号及第二启用信号。第一组感测放大器锁存器及第二组感测放大器锁存器中的每一者可具有等于2N的大量感测放大器锁存器，其中N为判决反馈均衡电路的分接头的数目。所述组参考输入可为一组2N个参考输入。在一实施例中，N可等于一。
在各种实施例中，第一组感测放大器锁存器及第二组感测放大器锁存器中的每一感测放大器锁存器可包含比较器，所述比较器响应于对应感测放大器锁存器的启用而将数据信号与从对应参考输入到对应感测放大器锁存器输入的参考电压进行比较。参考电压可为静态的。第一组及第二组感测放大器锁存器中的不启用的感测放大器锁存器可处于高阻抗状态。所述组参考输入可为具有一个参考输入的组，其中第一组感测放大器锁存器中的每一感测放大器锁存器具有耦合到一个参考输入以与数据信号进行比较的平衡元件，其中每一感测放大器锁存器的平衡元件与第一组感测放大器锁存器中的其它感测放大器锁存器的平衡元件不同。
在各种实施例中，一种设备包括：数据总线及耦合到数据总线的大量存储器装置。每一存储器装置可包含大量判决反馈均衡电路，其中每一判决反馈均衡电路可包含：数据输入，其接收数据信号；第一时钟输入，其接收第一时钟信号；第二时钟输入，其接收第二时钟信号；一组参考输入；第一组感测放大器锁存器；第二组感测放大器锁存器；及反馈回路。第一组中的每一感测放大器锁存器可耦合到数据输入且可耦合到所述组参考输入中的对应参考输入。第一组中的每一感测放大器锁存器可由对应逻辑电路耦合以响应于利用对应逻辑电路的启用而接收第一时钟信号。第二组中的每一感测放大器锁存器可耦合到数据输入且可耦合到所述组参考输入中的对应参考输入。第二组中的每一感测放大器锁存器可由对应逻辑电路耦合以响应于利用对应逻辑电路的启用而接收第二时钟信号。反馈回路可经布置以基于第二组感测放大器锁存器的输出将第一启用信号提供到第一组感测放大器锁存器的逻辑电路且基于第一组感测放大器锁存器的输出将第二启用信号提供到第二组感测放大器锁存器的逻辑电路。第一组及第二组的输出可包含对应于从判决反馈均衡器电路输出的先前位的输出。
此设备或类似设备的变化形式可包含取决于此类电路的应用及/或实施此类设备的系统的架构而可以组合也可以不组合的大量不同实施例。此类设备可具有经构造具有等于2N的大量感测放大器锁存器的第一组感测放大器锁存器及第二组感测放大器锁存器中的每一者，其中N为判决反馈均衡电路的分接头的数目，且所述组参考输入为一组2N个参考输入。可在N＝2的情况下构造设备。在各种实施例中，到第二组感测放大器锁存器的逻辑电路的第二启用信号可为逻辑门的输出，其中每一逻辑门具有不同输入对。所述输入对可具有来自与第二阶段时钟相关联的归零输出的一个输入及来自与第一组感测放大器锁存器的输出相关联的输出的一个输入。
图7说明经布置以提供多个电子组件的晶片700的实例的实施例。可将晶片700提供为可制造大量裸片705的晶片。可替代地，可将晶片700提供为大量裸片705已经处理以提供电子功能且等待从晶片700单体化供用于封装的晶片。可将晶片700提供为半导体晶片、绝缘体上半导体晶片或其它适当晶片，以供处理例如集成电路芯片的电子装置。
使用各种掩模及处理技术，每一裸片705可经处理以包含功能电路，以使得将每一裸片705制造为具有与晶片700上的另一裸片相同的功能及经封装结构的集成电路。可替代地，使用各种掩模及处理技术，各组裸片705可经处理以包含功能电路，以使得并非将全部裸片705经制造为具有与晶片700上的另一裸片相同的功能及经封装结构的集成电路。具有提供电子能力的集成于其上的电路的经封装裸片在本文中称为集成电路(IC)。
晶片700可包括多个裸片705。可将多个裸片中的每一裸片705构造为电子装置，所述电子装置包含具有判决反馈均衡电路的数据接收器，其中判决反馈均衡电路可经构造为类似于或等同于与图1到6中的任一者相关联的判决反馈均衡电路。电子装置可为存储器装置。
图8展示包含一或多个设备的实例系统800的实施例的框图，所述一或多个设备具有如本文中所教示的判决反馈均衡电路。系统800可包含可操作地耦合到存储器863的控制器862。系统800也可包含通信861、电子设备867及周边装置869。控制器862、存储器863、电子设备867、通信861或周边装置869中的一或多者可呈一或多个IC的形式。
总线866在系统800的各种组件之间/或当中提供电导性。在一实施例中，总线866可包含地址总线、数据总线及控制总线，各自独立地经配置。在一替代实施例中，总线866可使用共享导线供用于提供地址、数据或控制中的一或多者，所述共享导线的用途由控制器862调节。控制器862可呈一或多个处理器的形式。总线866可为受控制器862及/或通信861控制的通信的网络的部分。
电子设备867可包含额外存储器。系统800中的存储器可经构建为例如但不限于以下的一或多种类型的存储器：动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)、同步图形随机存取存储器(SGRAM)、双数据速率动态随机存取存储器(DDR)、双数据速率SDRAM及基于磁性的存储器。
周边装置869可包含显示器、成像装置、打印装置、无线装置、额外存储存储器及可与控制器862协同操作的控制装置。在各种实施例中，系统800可包含但不限于：光缆系统或装置、电光系统或装置、光学系统或装置、成像系统或装置及信息处理系统或装置，所述信息处理系统或装置例如无线系统或装置、电信系统或装置及计算机。
使判决反馈回路的所有高速移动部件由若干简单CMOS门驱动以有效确保给定方法的最佳性能。在方法变化对性能无直接影响时，没有模拟电路可更快反应。使用参考电压允许易于直接地使用所计算的DFE系数。不同于回路展开解决方案，基于判决的时钟解码器激活仅一个数据锁存器，由此功率并不随着电路的复杂度而增加。
虽然本文中已说明及描述特定实施例，但所属领域的一般技术人员应了解：来源于本文中的教示的其它布置可取代所展示的特定实施例。各种实施例使用本文中所描述的实施例的排列及/或组合。应理解，上述描述意欲为说明性但并非限制性的，且本文中所采用的措词或术语为出于描述的目的。在研究上述描述时，上述实施例及其它实施例的组合将对所属领域的技术人员来说显而易见。

Claims (20)

1.一种判决反馈均衡DFE电路，其包括：
数据输入，其接收数据信号；
时钟输入，其接收时钟信号；
互补时钟输入，其接收所述时钟信号的补充；
第一组数据锁存器，所述第一组中的每一数据锁存器经耦合到所述数据输入且经耦合到一组参考输入中的对应参考输入，所述第一组中的每一数据锁存器由对应逻辑电路耦合，以响应于利用所述对应逻辑电路的启用而接收所述时钟信号；
第二组数据锁存器，所述第二组中的每一数据锁存器经耦合到所述数据输入且经耦合到所述组参考输入中的对应参考输入，所述第二组中的每一数据锁存器由对应逻辑电路耦合，以响应于利用所述对应逻辑电路的启动而接收所述时钟信号的所述补充；及
反馈回路，其基于所述第二组数据锁存器的输出将第一启用信号提供到所述第一组数据锁存器的所述逻辑电路，且基于所述第一组数据锁存器的输出将第二启用信号提供到所述第二组数据锁存器的所述逻辑电路，所述第一组及所述第二组的所述输出对应于从所述判决反馈均衡电路输出的先前位。
2.根据权利要求1所述的判决反馈均衡电路，其中所述判决反馈均衡电路具有设置-复位锁存器，以将由所述第一及第二组数据锁存器输出的信号恢复成数字信号。
3.根据权利要求2所述的判决反馈均衡电路，其中由所述第一及第二组数据锁存器输出的所述信号为归零信号。
4.根据权利要求1所述的判决反馈均衡电路，其中所述反馈回路在一个信息单位内提供所述第一启用信号及所述第二启用信号。
5.根据权利要求1所述的判决反馈均衡电路，其中所述第一组数据锁存器及所述第二组数据锁存器中的每一者具有等于2N的大量数据锁存器，其中N为所述判决反馈均衡电路的分接头的数目。
6.根据权利要求5所述的判决反馈均衡电路，其中所述组参考输入为一组2N个参考输入。
7.根据权利要求5所述的判决反馈均衡电路，其中N＝1。
8.根据权利要求1所述的判决反馈均衡电路，其中所述第一组数据锁存器及所述第二组数据锁存器中的每一数据锁存器包含比较器，所述比较器响应于对应数据锁存器的启用而比较所述数据信号与从所述对应参考输入到所述对应数据锁存器输入的参考电压。
9.根据权利要求8所述的判决反馈均衡电路，其中所述参考电压为静态的。
10.根据权利要求8所述的判决反馈均衡电路，其中所述第一组及所述第二组数据锁存器中的不启用的数据锁存器处于高阻抗状态。
11.根据权利要求1所述的判决反馈均衡电路，其中所述组参考输入为具有一个参考输入的一组，所述第一组数据锁存器中的每一数据锁存器具有经耦合到所述一个参考输入以与所述数据信号进行比较的平衡元件，每一数据锁存器中的所述平衡元件与所述第一组数据锁存器中的其它数据锁存器的所述平衡元件不同。
12.一种具有判决反馈均衡电路的数据接收器DQ，其包括：
数据总线；及
大量存储器装置，其经耦合到所述数据总线，每一存储器装置包含大量判决反馈均衡电路，每一判决反馈均衡电路包含：
数据输入，其接收数据信号；
第一时钟输入，其接收第一时钟信号；
第二时钟输入，其接收第二时钟信号；
第一组数据锁存器，所述第一组中的每一数据锁存器经耦合到所述数据输入且经耦合到一组参考输入中的对应参考输入，所述第一组中的每一数据锁存器由对应逻辑电路耦合，以响应于利用所述对应逻辑电路的启用而接收所述第一时钟信号；
第二组数据锁存器，所述第二组中的每一数据锁存器经耦合到所述数据输入且经耦合到所述组参考输入中的对应参考输入，所述第二组中的每一数据锁存器由对应逻辑电路耦合，以响应于利用所述对应逻辑电路的启用而接收所述第二时钟信号；及
反馈回路，其基于所述第二组数据锁存器的输出将第一启用信号提供到所述第一组数据锁存器的所述逻辑电路，且基于所述第一组数据锁存器的输出将第二启用信号提供到所述第二组数据锁存器的所述逻辑电路，所述第一组及所述第二组的所述输出包含对应于从所述判决反馈均衡电路输出的先前位的输出。
13.根据权利要求12所述的数据接收器，其中所述第一组数据锁存器及所述第二组数据锁存器中的每一者具有等于2N的大量数据锁存器，其中N为所述判决反馈均衡电路的分接头的数目，且所述组参考输入为一组2N个参考输入。
14.根据权利要求13所述的数据接收器，其中N＝2。
15.根据权利要求14所述的数据接收器，其中到所述第二组数据锁存器的所述逻辑电路的所述第二启用信号为逻辑门的输出，每一逻辑门具有不同输入对，所述输入对具有来自与所述第二组数据锁存器相关联的归零输出的一个输入，及来自与所述第一组数据锁存器的输出相关联的输出的一个输入。
16.一种操作具有判决反馈均衡电路的设备的方法，其包括：
在经耦合到判决反馈均衡电路的第一组数据锁存器的数据输入处接收数据信号，所述第一组中的每一数据锁存器经耦合到一组参考输入中的对应参考输入，所述第一组中的每一数据锁存器由对应逻辑电路耦合，以响应于利用所述对应逻辑电路的启用而接收第一时钟信号；
在经耦合到所述判决反馈均衡电路的第二组数据锁存器的所述数据输入处接收所述数据信号，所述第二组中的每一数据锁存器经耦合到所述组参考输入中的对应参考输入，所述第二组中的每一数据锁存器由对应逻辑电路耦合，以响应于利用所述对应逻辑电路的启用而接收第二时钟信号；
基于所述第二组数据锁存器的输出，将第一启用信号反馈到所述第一组数据锁存器的所述逻辑电路；及
基于所述第一组数据锁存器的输出，将第二启用信号反馈到所述第二组数据锁存器的所述逻辑电路，其中所述第一启用信号及所述第二启用信号是基于从所述判决反馈均衡电路输出的先前位。
17.根据权利要求16所述的方法，其中所述第一组数据锁存器及所述第二组数据锁存器中的每一者具有四个数据锁存器。
18.根据权利要求17所述的方法，其中反馈第二启用信号包含反馈逻辑门的输出，每一逻辑门具有不同输入对，所述输入对具有来自与所述第二组数据锁存器相关联的归零输出的一个输入，及来自与所述第一组数据锁存器的输出相关联的输出的一个输入。
19.根据权利要求16所述的方法，其中反馈第一启用信号及反馈第二启用信号包含在接收到所述数据信号起一个信息单位内反馈所述第一启用信号及反馈所述第二启用信号。
20.根据权利要求16所述的方法，其中所述第二时钟信号是所述第一时钟信号的互补信号。
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