KR102378304B1 - 실시간 클럭 디코딩 결정 피드백 등화기가 있는 데이터 리시버를 구비한 장치 - Google Patents

실시간 클럭 디코딩 결정 피드백 등화기가 있는 데이터 리시버를 구비한 장치 Download PDF

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Abstract

다양한 실시예는 실시간 클럭 디코딩 결정 피드백 등화기를 갖는 데이터 수신기를 가진 장치 및 방법을 포함한다. 다양한 실시예에서, 디지털 결정 피드백 루프는 데이터 수신기 회로에서 구현될 수 있고, 관련된 모든 아날로그 신호는 입력 신호 데이터 레이트에 대해 정적이다. 구현된 데이터 수신기 회로는 상이하지만 정적인, 아날로그 불균형 및 결정-기반 클럭 디코더를 갖는 다수의 데이터 래치를 포함할 수 있다. 일 예에서, 아날로그 불균형은 상이한 기준 전압일 수 있다. 결정-기반 클럭 디코더는 원하는 아날로그 불균형을 갖는 하나의 데이터 래치만을 활성화하도록 구성될 수 있다. 동일한 클럭 디코더에 부착된 래치의 출력은 활성 래치만이 최종 출력을 구동하도록 결합될 수 있다. 추가의 장치, 시스템 및 방법이 개시된다.

Description

실시간 클럭 디코딩 결정 피드백 등화기가 있는 데이터 리시버를 구비한 장치
우선권 출원
본 출원은 2017년 7월 31일자로 출원된 미국특허출원 제15/664,506호에 대한 우선권의 이익을 주장하며, 그 전문이 본원에 참조로 포함된다.
현재의 저전력 더블 데이터 레이트 4 세대(LPDDR4) 랜덤 액세스 메모리(RAM)는 2133 MHz 클럭 주파수를 사용하여 최대 4266 Mbps의 데이터 레이트를 지원할 것으로 예상된다. 입력 데이터 래치의 디자인은 이 성능 수준을 달성하는 데 중요하다. 상대적으로 낮은 전력 공급 레벨 및 적은 입력 신호 에너지가 과제이다. 손실 경로, 특성 임피던스 불연속으로 인한 반사, 및 병렬 신호 라인 간의 크로스토크 및 클럭 지터로 인한 ISI(Inter-Symbol Interference)는 입력 데이터 래치가 80ps x 50mV 미만의 펄스를 해결해야하는 지점까지 입력 신호를 저하시킨다. 기존의 감지 증폭기 래치는 이미 이러한 조건에서 작동하는 데 어려움이 있으며 상대적으로 열악한 순위 마진 도구(RMT) 마진을 보여준다. 입력 데이터 래치의 일 옵션은 DFE(Decision Feedback Equalization)를 사용하는 것이다. 일반적으로 낮은 오버 헤드 DFE 수신기 구현에는 아날로그 루프가 포함되며, 피드백은 입력 또는 기준 전압에 적용된다. 이 수신기의 속도는 아날로그 피드백의 대역폭과 대기 시간에 의해 제한된다.
도 1은 다양한 실시예에 따른 2-상 원-탭 결정 피드백 등화 회로의 개략도이다.
도 2는 다양한 실시예에 따른 도 1의 감지 증폭기(SA) 데이터 래치를 구현하는 데 사용될 수 있는 듀얼-테일 래치의 예의 개략도이다.
도 3은 다양한 실시예에 따른 2-탭, 4-전압 기준 결정 피드백 등화 프론트엔드를 갖는 예시적인 2-상 수신기의 개략도이다.
도 4는 다양한 실시예에 따른 DFE 알고리즘의 피드백 부분을 구현하기 위한 예시적인 논리 회로 세트의 개략도이다.
도 5는 다양한 실시예들에 따른, 도 3의 결정 피드백 등화 회로에 대한 예시적인 일반화의 개략도이다.
도 6은 다양한 실시예에 따른 결정 피드백 등화 수신기를 갖는 장치를 동작시키는 방법의 특징의 흐름도이다.
도 7은 다양한 실시예에 따른 다수의 전자 구성요소를 제공하도록 배열된 웨이퍼의 예를 도시한다.
도 8은 다양한 실시예에 따른 결정 피드백 등화 수신기를 포함하는 예시적인 시스템의 블록도이다.
다음의 상세한 설명은 예시로서 본 발명의 다양한 실시예를 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 이들 및 다른 실시예를 실시할 수 있도록 충분히 상세하게 설명된다. 다른 실시예들이 이용될 수 있고, 이들 실시예들에 구조적, 논리적, 기계적 및 전기적 변화가 이루어질 수 있다. 일부 실시예는 새로운 실시예를 형성하기 위해 하나 이상의 다른 실시예와 조합될 수 있으므로, 다양한 실시예는 반드시 상호 배타적일 필요는 없다. 그러므로, 다음의 상세한 설명은 제한적인 의미로 취해 져서는 안된다.
입력 데이터 래치를 위한 일 옵션은 결정 피드백 등화(DFE)를 사용하는 것이다. 일반적인 낮은 오버 헤드 DFE 수신기 구현에는 아날로그 루프가 포함되는데, 이 루프는 피드백을 입력 또는 기준 전압에 적용한다. 이 수신기의 속도는 아날로그 피드백의 대역폭과 대기 시간에 의해 제한된다. 다양한 실시예들에서, 멀티탭 DFE 가능 입력 데이터 래치가 구현될 수 있다. 이러한 기능적 입력 데이터 래치는 LPDDR4 및 DDR5(double data rate 5 세대) 메모리 디바이스의 회로를 대체하기 위해 개발될 수 있다.
다양한 실시예들에서, 최소 길이의 디지털 결정 피드백 루프는 데이터 수신기 회로에서 구현되는 반면, 관련된 모든 아날로그 신호는 입력 신호 데이터 레이트에 대해 정적이다. 이러한 접근법은 클럭 수신기에 대해 구현될 수 있다. 구현된 클럭 수신기는 상이하지만 정적인, 아날로그 불균형 및 결정 기반 클럭 디코더를 갖는 다수의 동일한 데이터 래치를 포함할 수 있다. 특히, 아날로그 불균형은 다른 기준 전압일 수 있다. 루프 언롤 솔루션(loop unrolled solution)과 달리, 의사 결정 기반 클럭 디코더는 기준 전압과 같이 원하는 아날로그 불균형을 갖는 하나의 데이터 래치만 활성화한다. 동일한 클럭 디코더에 부착된 래치의 출력은 활성 래치만이 최종 출력을 구동하도록 결합될 수 있다. 루프 언롤링 기술에서는 모든 래치 세트가 실행되고 최종 출력과 관련하여 결정이 이루어진다.
피드백 루프에서 타이밍을 폐쇄하는 것은 낮은 오버 헤드 DFE 수신기 설계에서의 과제일 수 있다. 일 실시예에서, 몇 개의 간단한 CMOS 게이트에 의해 구동되는 결정 피드백 루프의 모든 고속 이동 부분을 갖는 것은 주어진 프로세스에 대한 최적의 성능을 보장할 수 있다. 예를 들어, 디지털 피드백 신호가 하나의 정보 단위로도 지칭되는 하나의 단위 간격(UI)으로 피드백 루프를 통과하는 한, 프로세스 변동성은 성능에 직접적인 영향을 미치지 않는다. 단위 간격은 1 비트주기에 해당할 수 있다. 회로 수의 기하 급수적인 증가로 인해 이 솔루션을 사용하여 2 개 또는 3 개 이상의 탭을 실시간으로 해결할 수 없다. 본 명세서에서 교시된 바와 같이 피드백 루프 시간 완화를 얻기 위해 실시간 수신기를 사용할 수 있는 다른 아키텍처에 의해 고차 탭이 해결될 수 있다.
RMT 마진을 향상시키기 위해, 채널 등화가 포함될 수 있다. LPDDR5 및 DDR5의 경우 6400Mbs와 같이 더 빠른 속도를 고려하면 문제가 더 심각해질 것이다. 사전강조가 드라이버에서 사용할 수 있지만, 프리앰프(preamp) 또는 DDR4 유형 입력 버퍼의 경우 CTLE(Continuous-Time Linear Equalization)이 가능하다. DDR5 입력 데이터 래치의 경우 기본 옵션은 DFE 일 수 있다.
도 1은 2-상, 1-탭 DFE 회로(100)의 개략도이다. DFE 회로(100)의 위상 0 및 위상 1은 거의 동일한 구조적 레이아웃을 가질 수 있다. DFE 회로(100)의 위상 0은 클럭, ck0, 입력 데이터 신호, DQIN, 인에이블 신호 en0<1> 및 en0<0>, 일 비트와 관련된 하이 조건에 대한 전압 기준, VREFHI, 다른 비트와 관련된 로우 조건의 전압 기준 VREFLO를 수신하도록 배열된다. DFE 회로(100)의 위상 1은 다른 클럭, ck1, 입력 데이터 신호, DQIN, 인에이블 신호 en1<1> 및 en1<0>, 일 비트와 관련된 하이 조건에 대한 전압 기준, VREFHI, 다른 비트와 관련된 로우 조건에 대한 전압 기준, VREFLO와을 수신하도록 배열된다. Ck0은 위상 0 클럭 신호이고 ck1은 위상 1 클럭 신호이다. Ck1은 ck0의 상보 신호일 수 있다. 클럭 ck0 및 ck1은이 회로의 2-상 특성을 제공한다.
각각의 위상은 2 개의 데이터 래치를 가지며, 각각은 입력 신호를 VREFHI 또는 VREFLO 기준 전압과 비교한다. 위상 0에는 데이터 래치 105-0-1 및 데이터 래치 105-0-2가 있고 위상 1에는 데이터 래치 105-1-1 및 데이터 래치 105-1-2가 있다. 데이터 래치는 감지 증폭기(SA)로서 실현될 수 있다. 한 번에 위상당 하나의 데이터 래치만 클럭되고 결정은 이전 비트의 값을 기반으로 한다. 이전 비트에 대한 접근 방식은 이전 비트가 로우일 경우 VREFLO를 사용하여 현재 비트를 캡처할 것이고, 또는, 이전 비트가 하이일 경우 VREFHI를 사용하여 현재 비트를 캡처하는 것이다.
위상 0 섹션에서, 데이터 래치(105-0-1) 및 데이터 래치(105-0-2)의 출력은 107-0에서 함께 배선되어, 유선 "또는"을 제공하여 0으로-복귀-출력(yp0, ym0)을 제공한다. 출력 신호 yp0 및 ym0은 서로 상보값일 수 있다. 위상 1 섹션에서, 데이터 래치(105-1-1) 및 데이터 래치(105-1-2)의 출력은 107-1에서 함께 배선되어, 출력 yp1 및 ym1을 초래하는 유선 "또는"을 제공한다. 출력 신호 yp1과 ym1은 서로 상보값일 수 있다. 출력(yp0, ym0) 및 출력(yp1, ym1)은 각각 위상 1 및 위상 0의 입력으로 피드백될 수 있다.
동일한 위상(위상 0)의 일부인 2 개의 데이터 래치(105-0-1 및 105-0-2)의 0으로-복귀-출력은 클럭된 데이터 래치만이 세트-리세트(RS) 래치(108-0)를 구동하도록 결합되고, 이는 아날로그 입력 DQIN의 상보적 디지털 버전인 실제 디지털 레벨 zp0 및 zm0을 복원한다. 마찬가지로, 동일한 위상(위상 1)의 일부인 2 개의 데이터 래치(105-1-1 및 105-1-2)의 0으로-복귀-출력은 클럭된 데이터 래치만이 세트-리세트(RS) 래치(108-1)를 구동하도록 결합되며, 이는 아날로그 입력 DQIN의 상보적 디지털 버전인 실제 디지털 레벨 zp1 및 zm1을 복원한다. 고속에서의 동작이 이 회로에 중요하다. DFE 루프의 길이를 최소화하기 위해, 다른 위상으로부터 조합된 0으로-복귀 신호가 현재 위상에 대한 클럭을 게이팅하는데 사용된다. 위상 1의 신호 yp1 및 ym1은 위상 0의 클럭 ck0을 게이트하는 데 사용되고, 위상 0의 신호 yp0 및 ym0은 위상 1의 클럭 ck1을 게이트하는 데 사용된다.
신호 yp1은 env0<1>로 피드백되어, AND 게이트 103-0-2에 입력을 제공하는 ck0과 함께 AND 게이트 103-0-2에 입력을 제공하며, 여기서 AND 게이트 103-0-2의 출력은 데이터 래치(105-0-2)의 인에이블 입력(102-0-2)에 연결된다. 신호 ym1은 env0 <0>으로 피드백되어 AND 게이트 103-0-1에 입력을 제공하는 ck0과 함께 AND 게이트 103-0-1에 입력을 제공하며, 여기서 AND 게이트 103-0-1의 출력은 데이터 래치(105-0-1)의 인에이블 입력(102-0-1)에 결합된다. 신호 yp0은 env1<1>으로 피드백되어, AND 게이트 103-1-2에 입력을 제공하는 ck1과 함께 AND 게이트 103-1-2에 입력을 제공하며, 여기서 AND 게이트 103-1-2의 출력은 데이터 래치(105-1-2)의 인에이블 입력(102-1-2)에 결합된다. 신호 ym0은 env1<0>으로 피드백되어, AND 게이트 103-1-1에 입력을 제공하는 ck1과 함께 AND 게이트 103-1-1에 입력을 제공하며, 여기서 AND 게이트 103-1-1의 출력은 데이터 래치(105-1-1)의 인에이블 입력(102-1-1)에 결합된다. DFE 피드백 루프는 위상 1 데이터 래치의 인에이블에 대한 입력으로부터 위상 0 데이터 래치의 인에이블에 대한 피드백 입력까지의 이러한 시간이 1 단위 간격 미만이도록 구성될 수 있다.
DDR5 사양의 경우, 최근의 논의에서는 1.1 V의 공칭 전원 공급 전압 및 1 pF로 감소된 입력 커패시턴스(CIO)에 대해 핀당 4800 Mbs 이상의 출력 단계 전원 공급 전압(VDDQ) 종단을 언급했다. DDR4와 눈에 띄는 차이점 중 하나는 LPDDR4 또는 그래픽 더블 데이터 레이트 5세대(GDDR5)와 유사한 비-일치 데이터 캡처 방식이다. DRAM에는 데이터 스트로브(DQS) 클럭 분배만 있고 어떤 데이터 경로도 일치하지 않는다. 이 아키텍처에서는 DDR4에 사용되는 연속 시간 입력 버퍼 대신에, 고속 및 고이득 클럭 입력 래치를 사용할 수 있다. 입력 래치는 패드에 가깝게 배치되어, 주파수 제한 회로나 라우팅을 제거할 수 있다. 비-일치 방식의 한 가지 특징은 설정/홀드 창의 이동이다. 이 변화는 훈련 단계 동안 시스템 온 칩(SOC)에 의해 교정될 수 있다.
종래의 접근법에서, 강력한 암 래치 또는 전압 모드 감지 증폭기 래치는 일치하지 않는 데이터 캡처 방식을 갖는 최근 DRAM 설계에 사용되는 바람직한 입력 데이터 래치이다. 이러한 래치는 빠르고, 높은 입력 임피던스, 최대 스윙 출력을 가지며, 정적 전력 소비가 없다. 강력한 암 래치의 한 가지 단점은 4-디바이스 스택에 필요한 고전압 헤드룸이다. 이는 20nm 이하의 기술에서는 문제가 된다. 강력한 암 래치 대신 더블-테일 SA 래치를 사용할 수 있다. 더블-테일 SA 래치에는 2 개의 3-장치 스택이 있어, 더 낮은 공급 전압에서 작동할 수 있다. 또한 2-단계 아키텍처는 동일한 위상에서 래치의 출력 조합을 단순화한다. 도 2는 도 1의 SA 래치에서 구현될 수 있는 더블-래치 래치의 예이다. 더블-테일 래치는 Di- 및 Di+ 노드에 의해 연결된 래치 스테이지 및 입력 스테이지를 포함한다. 도 2의 더블-래치 래치에 대한 자세한 내용은 D. Schinkel, E. Mensink, E. Klumperink, E. van Tuijl, and B. Nauta, "A Double-Tail Latch-Type Voltage Sense Amplifier," IEEE International Solid-State Circuits Conference (ISSCC), vol. 17, ANALOG TECHNIQUES AND PLLs, p. 314, 2007을 참조할 수 있다.
DFE 수신기는 듀얼-테일 SA 래치와 같은 듀얼-테일 래치를 사용하여 구축될 수 있다. 도 1의 DFE 회로에 의해 구현된 바와 같이 다수의 듀얼-테일 데이터 래치의 출력을 결합하는 것은 제 2 스테이지를 공유함으로써 달성될 수 있다. 동시에, 각각의 제 1 스테이지는 독립적인 기준 전압(Vref)을 가질 수 있다. 더블-테일 래치는 간단하고 비교적 컴팩트하여, 다수의 위상 및 탭의 경우에 유용한다. 클럭이 별도의 인에이블 신호에 의해 게이트되는 경우 수신기 앞에 매우 빠른 멀티플렉서를 암시할 수 있다. DFE 알고리즘은 이전 비트(yp0, ym0, yp1, ym1)를 기반으로 클럭 인에이블 신호를 디코딩함으로써, 그리고 입력 신호를 사전 정의된 Vref 신호와 비교함으로써, 구현될 수 있다.
도 3은 2-탭, 4-Vref DFE 프론트엔드를 갖는 예시적인 2-상 수신기의 실시예의 개략도이다. 여러 개의 독립적인 Vref 신호를 사용하여, 회로가 무제한 고속 DFE 알고리즘을 호스팅할 수 있다. 2-상 수신기의 설계는 도 3에 도시된 2-상, 2-탭 회로로 일반화되는 도 1의 DFE 회로(100)의 설계로 볼 수 있다. 프론트엔드 회로의 수(위상 당) 및 수 Vref 신호의 수는 DFE 탭 수에 따라 기하 급수적으로 증가한다. 2-탭 회로의 경우 4 개의 기준(Vref) 신호를 사용할 수 있다. 각 데이터 래치에 대해 클럭은 별도의 인에이블 신호에 의해 게이트된다. 그 후, 이전 비트(yp0, ym0, yp1, ym1)에 기초하여 클럭 인에이블 신호를 디코딩하고 입력 신호를 미리 정의된 기준 신호와 비교함으로써 DFE 알고리즘이 구현될 수 있다. 세트-리세트 래치는 데이터 래치에 의해 출력된 0으로-복귀 신호를 디지털 신호로 복원한다. 클럭 인에이블 신호를 디코딩하면 다른 위상(가장 최근 비트의 경우)의 0으로-복귀 출력과 동일한 위상(가장 최근 비트의 경우)의 RS 출력을 모두 사용할 수 있다.
도 3은 위상 0 및 위상 1을 갖는 DFE 회로(300)를 도시하며, 각각의 위상은 4 개의 프론트엔드 회로를 갖는다. 위상 1은 프론트엔드 회로(301-1-1, 301-1-2, 301-1-3, 301-1-4)를 포함하며, 여기서 각각의 프론트엔드 회로(301-1-i)는 NAND 게이트(303-1-i) 및 데이터 래치(305-1-i)를 포함하며, 여기서 i = 1...4 이다. 각각의 프론트엔드 회로(301-1-1, 301-1-2, 301-1-3, 301-1-4)는 위상 1에 대한 클럭 신호, ck1 및 데이터 신호 dq를 수신하도록 구성될 수 있다. DFE 회로(300)는, 프론트엔드 회로(301-1-1, 301-1-2, 301-1-3 및 301-1-4) 중 상이한 회로에 대해 인에이블 신호 세트 중 상이한 신호를 갖도록, 한 세트의 인에이블 신호 en1<3:0>를 수신하도록 구성될 수 있다. DFE 회로(300)는 또한, 프론트엔드 회로(301-1-1, 301-1-2, 301-1-3 및 301-1-4) 중 상이한 회로에 대해 기준 신호 세트 중 상이한 신호를 갖도록, 한 세트의 기준 신호 vref<3:0>를 수신하도록 구성될 수 있다. 각각의 프론트엔드 회로(301-1-1, 301-1-2, 301-1-3)는 출력 yp 및 ym을 가지며, 프론트엔드 회로(301-1-1, 301-1-2, 301-1-3 및 301-1-4)의 yps 및 yms는 함께 배선되어 2개의 출력 yp1 및 ym1을 제공할 수 있다. 프론트엔드 회로(301-1-1, 301-1-2, 301-1-3 및 301-1-4)의 조합된 동작으로부터 2개의 출력 yp1 및 ym1은 제 2 스테이지(309-1)에 제공될 수 있고, 여기서 위상 0 클럭, ck0이 제 2 스테이지(309-1)에 또한 입력될 수 있다. 제 2 스테이지(309-1)는 0으로-복귀 출력 yp1 및 ym1을 제공한다. 0으로-복귀 출력 yp1 및 ym1은 래치(308-1)를 세트-리세트하도록 제공되어, 디지털 레벨 zp1, zm1을 제공한다.
위상 0은 프론트엔드 회로(301-0-1, 301-0-2, 301-0-3 및 301-0-4)를 포함하고, 여기서 각각의 프론트엔드 회로(301-0-i)는 NAND 게이트(303-0-i) 및 데이터 래(305-0-i)를 포함하며, 여기서 i = 1...4이다. 각각의 프론트엔드 회로(301-0-1, 301-0-2,301-0-3 및 301-0-4)는 위상 0의 클럭 신호, ck0 및 데이터 신호 dq를 수신하도록 구성될 수 있다. DFE 회로(300)는 프론트엔드 회로(301-0-1, 301-0-2, 301-0-3 및 301-0-4) 중 상이한 회로에 대해 인에이블 신호 세트 중 상이한 신호를 갖도록, 한 세트의 인에이블 신호 en0<3:0>를 수신하도록 구성될 수 있다. DFE 회로(300)는 또한, 프론트엔드 회로(301-0-1, 301-0-2, 301-0-3 및 301-0-4) 중 상이한 회로에 대해 기준 신호 세트 중 상이한 신호를 갖도록, 한 세트의 기준 신호 vref<3:0>를 수신하도록 구성될 수 있다. 각각의 프론트엔드 회로(301-0-1, 301-0-2, 301-0-3)는 출력 yp 및 ym을 가지며, 프론트엔드 회로(301-0-1, 301-0-2, 301-0-3 및 301-0-4)의 yps 및 yms는 함께 배선되어 2개의 출력 yp0 및 ym0을 제공할 수 있다. 프론트엔드 회로(301-0-1, 301-0-2, 301-0-3 및 301-0-4)의 조합된 동작으로부터 2개의 출력 yp0 및 ym0은 제 2 스테이지(309-0)에 제공될 수 있고, 여기서 위상 1 클럭, ck1이 제 2 스테이지(309-0)에 또한 입력될 수 있다. 제 2 스테이지(309-0)는 0으로-복귀 출력 yp0 및 ym0을 제공한다. 0으로-복귀 출력 yp0 및 ym0은 래치(308-0)를 세트-리세트하도록 제공되어, 디지털 레벨 zp0, zm0을 제공한다.
DFE 회로의 출력에서 이전 비트에 기초한 DEF 회로(300)의 2-탭 피드백은 인에이블 신호 세트(en1<3:0> 및 en0<3:0>)로 제공된다. 인에이블 신호 en1<3:0> 및 en0<3:0>은 DFE 디코드 알고리즘에 의해 생성된다. DFE 디코드 알고리즘은 출력 en1<3:0> 및 en0<3:0>을 제공하기 위해 입력(yp0, ym0, zp0, zm0) 및 (yp1, ym1, zp1, zm1)을 가진 DFE 디코드 로직 회로에 의해 생성될 수 있다. 입력 yp0, ym0, zp0, zm0은 각각 yp1, ym1, zp1, zm1의 상보 신호일 수 있다. 두 개의 입력을 한 세트의 nor 게이트에 적용하면, 세트 en1<3:0>은 en1<0> = nor (zm1, yp0), en1<1> = nor (zp1, ym0), en1<2> = nor (zp1, yp0), 및 en1<3> = nor (zm1, ym0)으로 생성될 수 있다. 두 개의 입력을 한 세트의 nor 게이트에 적용하면 en0 <3:0> 세트는 en0<0> = nor (zm0, yp1), en0<1> = nor (zp0, ym1), en0<2> = nor (zp0, yp1), 및 en0<3> = nor (zm0, ym1) 로 생성될 수 있다. 인에이블 신호 세트 en1 <3:0> 및 en0 <3:0>은 입력 데이터 신호를 기준 전압 세트 vref <3:0>과 비교하는 데 사용되고, 여기서 패턴 "10"은 vref <0>과 관련하여, 패턴 "01"은 vref <1>과 관련되고, 패턴 "00"은 vref <2>와 관련되며, 패턴 "11"은 vref <3>과 관련된다.
도 4는 DFE 알고리즘을 구현하기 위한 예시적인 논리 회로 세트의 실시예의 개략도이다. 전술한 바와 같이, 한 세트의 인에이블 신호의 각각의 인에이블 신호는 nor 논리 연산을 사용하여 생성될 수 있다. 도 4에 도시된 각각의 nor 게이트에 대한 입력 중 하나는 제어 신호 입력을 사용하여 nand 게이트를 통해 제공될 수 있으며, 이는 nor 게이트의 입력 사이의 타이밍이 정렬될 수 있게 하며, 이러한 제어 및 기타 다른 입력이 입력의 상보 값을 생성한다. 도 3과 관련된 DFE 디코드 로직의 예에서, 인에이블 신호 세트 en1<3:0>은 (yp0, ym0, zp1, zm1)에서 동작하는 낸드 게이트(313-1-0, 313-1-1, 313-1-2, 313-1-3)와 각각 쌍을 이뤄 조합된 nor 게이트(314-1-0, 314-1-1, 314-1-2, 314-1-3)에 의해 제공될 수 있다. 인에이블 신호들의 세트, en0<3:0>은 (yp1, ym1, zp0, zm0)에서 작동하는 nand 게이트(313-0-0, 313-0-1, 313-0-2, 313-0-3)와 쌍을 이뤄 조합된 nor 게이트들(314-0-0, 314-0-1, 314-0-2, 314-0-3)에 의해 제공될 수 있다.
기준 전압은 계산된 DFE 계수의 직접 사용을 용이하게 한다. 그러나, 이전 비트에 대한 DFE 회로의 구현은 기준 전압의 사용으로 제한되지 않는다. 모든 종류의 정적인, 교정된, 아날로그 불균형을 사용할 수 있다. 도 5는 밸런싱 요소(BE1 및 BE2)가 데이터 입력의 비교를 위해 사용되는 도 3의 DFE 회로(300)에 대한 예시적인 일반화의 실시예의 개략도이다. 예를 들어, 밸런싱 요소(511-0-1 및 511-0-2) 및 밸런싱 요소(511-1-1 및 511-1-2)는 상이한 프론트엔드 회로에서 상이한 특성을 갖는 트랜지스터일 수 있다. 프론트엔드 회로 내에서, 밸런싱 요소(511-0-1 및 511-0-2)는 밸런싱 요소(511-1-1 및 511-1-2)와 동일한 특성을 갖도록 구성되거나, 또는 프론트엔드 회로 세트 중에서 상이한 레벨로 입력 데이터 신호의 비교를 제공하기 위해 알려진 관계를 가진 특성을 갖도록 구성될 수 있다.
도 1-5의 아키텍처는 DFE 회로를 갖는 빠르고 신뢰할 수 있는 데이터 수신기를 제공할 수 있다. 그러나, 회로 복잡도는 구현될 수 있는 실제 탭 수에 영향을 줄 수 있다. 프론트엔드 회로의 수는 필요한 DFE 탭 수에 따라 기하급수적으로 증가한다. 3-탭, 8-vref 구현에서, 0으로-복귀 노드(yp0, ym0, yp1, ym1)의 기생 용량은 회로 작동 속도를 제한할 수 있다. 또한, 다중 Vref 구조는 1- 또는 2-탭 DFE 구성에 가장 적합할 수 있으며, 이는 데이터 채널의 고유 저역 통과 특성을 보상하는 데 매우 효율적일 수 있다.
도 6은 결정 피드백 등화 회로를 갖는 데이터 수신기를 가진 장치를 동작시키는 예시적인 방법의 실시예의 특징의 흐름도이다. 610에서, 데이터 신호는 결정 피드백 등화기 회로의 제 1 세트의 감지 증폭기 래치에 연결된 데이터 입력에서 수신된다. 제 1 세트의 각각의 감지 증폭기 래치는 기준 입력 세트의 각자의 기준 입력에 연결될 수 있고, 제 1 세트의 각 감지 증폭기 래치는 각자의 논리 회로에 의한 활성화에 응답하여 제 1 클럭 신호를 수신하도록 각자의 논리 회로에 의해 결합될 수 있다.
620에서, 데이터 신호는 결정 피드백 등화기 회로의 제 2 세트의 감지 증폭기 래치에 연결된 데이터 입력에서 수신된다. 제 2 세트의 각각의 감지 증폭기 래치는 기준 입력 세트의 각각의 기준 입력에 결합될 수 있고, 제 2 세트의 각각의 감지 증폭기 래치는 각자의 논리 회로에 의한 활성화에 응답하여 제 2 클럭 신호를 수신하도록 각각의 논리 회로에 의해 결합될 수 있다. 일 실시예에서, 제 1 세트의 감지 증폭기 래치 및 제 2 세트의 감지 증폭기 래치 각각은 4 개의 감지 증폭기 래치를 갖는다.
630에서, 제 1 인에이블 신호는 제 2 세트의 감지 증폭기 래치의 출력에 기초하여 제 1 세트의 감지 증폭기 래치의 논리 회로에 피드백된다. 640에서, 제 2 인에이블 신호는 제 1 세트의 감지 증폭기 래치의 출력에 기초하여 제 2 세트의 감지 증폭기 래치의 논리 회로로 피드백되며, 제 1 인에이블 신호 및 제 2 인에이블 신호는 결정 피드백 등화기 회로로부터 출력되는 이전 비트에 기초한다. 제 2 인에이블 신호의 피드백은 논리 게이트의 출력의 피드백을 포함할 수 있으며, 여기서 각각의 논리 게이트는 상이한 입력 쌍을 가지며, 입력 쌍은 제 2 클럭과 연관된 0으로-복귀 출력으로부터 하나의 입력과, 제 1 세트의 감지 증폭기 래치들의 출력과 연관된 출력으로부터 하나의 입력을 갖는다. 제 1 인에이블 신호의 피드백 및 제 2 인에이블 신호의 피드백은 데이터 신호의 수신으로부터 하나의 정보 단위 내에서 제 1 인에이블 신호의 피드백 및 제 2 인에이블 신호의 피드백을 포함한다.
방법(600) 또는 방법(600)과 유사한 방법의 변형은 그러한 방법의 적용 및/또는 그러한 방법이 구현되는 시스템의 아키텍처에 따라 조합되거나 조합되지 않을 수 있는 다수의 상이한 실시예를 포함할 수 있다.
다양한 실시예에서, 클러킹되는 수신기는 상이한 아날로그 불균형에 결합하기 위한 한 세트의 데이터 래치 - 이러한 아날로그 불균형은 입력 신호 데이터 레이트에 대해 정적임 - 및 상기 클러킹된 수신기로부터 출력된 이전 비트의 값에 기초하여 상기 아날로그 불균형들 중 하나의 아날로그 불균형에 대응하는 세트의 하나의 데이터 래치만을 활성화시키도록 구성된 클럭 디코더를 포함한다. 상이한 아날로그 불균형은 상이한 기준 전압 일 수 있다. 데이터 래치 세트는 동일한 데이터 래치 세트 일 수 있다. 데이터 래치의 출력은 세트의 활성 래치만이 최종 출력을 구동하도록 클럭 디코더에 결합될 수 있다. 이전 비트의 값에 기초하여 세트의 하나의 데이터 래치만을 활성화 시키도록 구성된 클럭 디코더는 하나의 정보 단위 내의 데이터 래치 세트에 디지털 피드백 신호를 제공하도록 배열될 수 있다.
다양한 실시예들에서, 결정 피드백 등화 회로는: 데이터 신호를 수신하기 위한 데이터 입력; 클럭 신호를 수신하기 위한 클럭 입력; 클럭 신호의 상보 신호를 수신하기 위한 상보 클럭 입력; 기준 입력 세트; 제 1 세트의 감지 증폭기 래치; 제 2 세트의 감지 증폭기 래치; 및 피드백 루프를 포함한다. 제 1 세트의 각각의 감지 증폭기 래치는 데이터 입력에 연결될 수 있고, 기준 입력 세트의 각각의 기준 입력에 연결될 수 있다. 제 1 세트의 각각의 감지 증폭기 래치는 각각의 논리 회로에 의한 활성화에 응답하여 클럭 신호를 수신하기 위해 각각의 논리 회로에 의해 연결될 수 있다. 제 2 세트의 각각의 감지 증폭기 래치는 데이터 입력에 연결될 수 있고, 기준 입력 세트의 개별 기준 입력에 결합될 수 있고, 제 2 세트의 각각의 감지 증폭기 래치는 각각의 논리 회로에 의한 활성화에 응답하여 클럭 신호의 상보 신호를 수신하도록 각각의 논리 회로에 의해 결합될 수 있다. 피드백 루프는 제 2 세트의 감지 증폭기 래치의 출력에 기초하여 제 1 감지 증폭기 래치의 논리 회로에 제 1 인에이블 신호를 제공하도록, 그리고 제 1 세트의 감지 증폭기 래치의 출력에 기초하여 제 2 세트의 감지 증폭기 래치의 논리 회로에 제 2 인에이블 신호를 제공하도록, 배열될 수 있다. 제 1 세트 및 제 2 세트의 출력은 결정 피드백 등화기 회로로부터 출력된 이전 비트에 대응할 수 있다.
결정 피드백 등화 회로 또는 결정 피드백 등화 회로와 유사한 회로들의 변형은 그러한 회로들의 적용 및/또는 그러한 회로들이 구현되는 시스템들의 아키텍처에 따라 결합될 수 있거나 결합되지 않을 수 있는 다수의 상이한 실시예들을 포함할 수 있다. 이러한 결정 피드백 등화 회로 또는 유사한 결정 피드백 등화 회로는 제 1 및 제 2 세트의 감지 증폭기 래치에 의해 출력된 신호를 디지털 신호로 복원하기 위해 세트-리세트 래치를 가질 수 있다. 제 1 및 제 2 세트의 감지 증폭기 래치에 의해 출력된 신호는 0으로-복귀 신호일 수 있다. 피드백 루프는 하나의 정보 단위 내에서 제 1 인에이블 신호 및 제 2 인에이블 신호를 제공할 수 있다. 제 1 세트의 감지 증폭기 래치 및 제 2 세트의 감지 증폭기 래치 각각은 2N과 동일한 다수의 감지 증폭기 래치를 가질 수 있으며, 여기서 N은 결정 피드백 등화 회로의 탭의 수이다. 기준 입력 세트는 2N 기준 입력 세트 일 수 있다. 일 실시예에서, N은 1일 수 있다.
다양한 실시예에서, 제 1 세트의 감지 증폭기 래치 및 제 2 세트의 감지 증폭기 래치의 각각의 감지 증폭기 래치는 각자의 감지 증폭기 래치의 활성화에 응답하여 각자의 기준 입력으로부터 각자의 감지 증폭기 래치에 입력되는 각자의 기준 전압 및 데이터 신호를 비교하기 위한 비교기를 포함할 수 있다. 기준 전압은 정적 일 수 있다. 제 1 세트 및 제 2 세트의 감지 증폭기 래치의 비활성화된 감지 증폭기 래치는 하이 임피던스 상태에 있을 수 있다. 기준 입력 세트는 하나의 기준 입력을 갖는 세트일 수 있으며, 여기서 제 1 세트의 감지 증폭기 래치의 각각의 감지 증폭기 래치는 데이터 신호와 비교하기 위해 하나의 기준 입력에 결합된 밸런싱 요소를 가지며, 각각의 감지 증폭기 래치의 밸런싱 요소는 제 1 세트의 감지 증폭기 래치의 다른 감지 증폭기 래치의 밸런싱 요소와 상이하다.
다양한 실시예에서, 장치는 데이터 버스 및 데이터 버스에 연결된 다수의 메모리 디바이스를 포함한다. 각각의 메모리 디바이스는 다수의 결정 피드백 등화 회로를 포함할 수 있으며, 각각의 결정 피드백 등화 회로는: 데이터 신호를 수신하기 위한 데이터 입력; 제 1 클럭 신호를 수신하기 위한 제 1 클럭 입력; 제 2 클럭 신호를 수신하기 위한 제 2 클럭 입력; 기준 입력 세트; 제 1 세트의 감지 증폭기 래치; 제 2 세트의 감지 증폭기 래치; 및 피드백 루프를 포함할 수 있다. 제 1 세트의 각각의 감지 증폭기 래치는 데이터 입력에 연결될 수 있고, 기준 입력 세트의 각각의 기준 입력에 연결될 수 있다. 제 1 세트의 각각의 감지 증폭기 래치는 각각의 논리 회로에 의한 활성화에 응답하여 제 1 클럭 신호를 수신하기 위해 각각의 논리 회로에 의해 결합될 수 있다. 제 2 세트의 각각의 감지 증폭기 래치는 데이터 입력에 연결될 수 있고, 기준 입력 세트의 각각의 기준 입력에 연결될 수 있다. 제 2 세트의 각각의 감지 증폭기 래치는 각각의 논리 회로에 의한 활성화에 응답하여 제 2 클럭 신호를 수신하기 위해 각각의 논리 회로에 의해 결합될 수 있다. 피드백 루프는 제 2 세트의 감지 증폭기 래치의 출력에 기초하여 제 1 세트의 감지 증폭기 래치의 논리 회로에 제 1 인에이블 신호를 제공하도록, 그리고 제 1 세트의 감지 증폭기 래치의 출력에 기초하여 제 2 세트의 감지 증폭기 래치의 논리 회로에 제 2 인에이블 신호를 제공하도록 배열될 수 있다. 제 1 세트 및 제 2 세트의 출력은 결정 피드백 등화기 회로로부터 출력된 이전 비트에 대응하는 출력을 포함할 수 있다.
이러한 장치 또는 유사한 장치의 변형은 그러한 회로의 적용 및/또는 그러한 장치가 구현되는 시스템의 아키텍처에 따라 결합되거나 결합되지 않을 수 있는 다수의 상이한 실시예를 포함할 수 있다. 이러한 장치는 각각 2N과 동일한 개수의 감지 증폭기 래치를 갖도록 구성되는 제 1 세트의 감지 증폭기 래치 및 제 2 세트의 감지 증폭기 래치를 가질 수 있고, 여기서 N은 결정 피드백 등화 회로의 탭의 수이고, 기준 입력 세트는 2N 개의 기준 입력의 세트이다. 장치는 N = 2로 구성될 수 있다. 다양한 실시예에서, 제 2 세트의 감지 증폭기 래치의 논리 회로에 대한 제 2 인에이블 신호는 논리 게이트의 출력 일 수 있으며, 여기서 각각의 논리 게이트는 상이한 입력 쌍을 갖는다. 이러한 입력 쌍은 제 2 위상 클럭과 관련된 0으로-복귀 출력으로부터의 하나의 입력과, 제 1 세트의 감지 증폭기 래치의 출력과 관련된 출력으로부터의 하나의 입력을 가질 수 있다.
도 7은 다수의 전자 구성요소를 제공하도록 배열된 웨이퍼(700)의 일례의 실시예를 도시한다. 웨이퍼(700)는 다수의 다이(705)가 제조될 수 있는 웨이퍼로서 제공될 수 있다. 대안으로서, 웨이퍼(700)는 다수의 다이(705)가 전자 기능을 제공하도록 처리되어 패키징을 위해 웨이퍼(700)로부터 싱귤레이션을 기다리고 있은 웨이퍼로서 제공될 수 있다. 웨이퍼(700)는 반도체 웨이퍼, 반도체 온 인슐레이터 웨이퍼, 또는 집적 회로 칩과 같은 전자 디바이스를 처리하기 위한 다른 적절한 웨이퍼로서 제공될 수 있다.
다양한 마스킹 및 처리 기술을 사용하여, 각각의 다이(705)가 웨이퍼(700)상의 다른 다이와 동일한 기능 및 패키지 구조를 갖는 집적 회로로서 제조되도록, 각각의 다이(705)가 기능 회로를 포함하도록 처리될 수 있다. 대안으로서, 다양한 마스킹 및 처리 기술을 이용하여, 모든 다이(705)가 웨이퍼(700) 상의 다른 다이와 동일한 기능 및 패키지 구조를 갖는 집적 회로로서 제조되는 것은 아니도록, 다양한 세트의 다이(705)는 기능적 회로를 포함하도록 처리될 수 있다. 본 명세서에서 전자 기능을 제공하는 집적된 회로를 가진 패키징된 다이를 집적 회로(IC)로 지칭한다.
웨이퍼(700)는 다중 다이(705)를 포함할 수 있다. 다중 다이의 각 다이(705)는 결정 피드백 등화 회로를 갖는 데이터 수신기를 포함하는 전자 장치로서 구성될 수 있으며, 여기서 결정 피드백 등화 회로는 도 1-6 중 어느 하나와 연계된 결정 피드백 등화 회로와 유사하거나 동일하게 구성될 수 있다. 전자 디바이스는 메모리 디바이스일 수 있다.
도 8은 본 명세서에 교시된 바와 같이 결정 피드백 등화 회로를 갖는 하나 이상의 장치를 포함하는 예시적인 시스템(800)의 실시예의 블록도를 도시한다. 시스템(800)은 메모리(863)에 동작 가능하게 연결된 제어기(862)를 포함할 수 있다. 시스템(800)은 또한 통신부(861), 전자 장치(867) 및 주변 장치(869)를 포함할 수 있다. 제어기(862), 메모리(863), 전자 장치(867), 통신부(861) 또는 주변 장치(869) 중 하나 이상이 하나 이상의 IC 형태 일 수 있다.
버스(866)는 시스템(800)의 다양한 구성 요소들 사이 및/또는 중에서 전기 전도성을 제공한다. 일 실시예에서, 버스(866)는 각각 독립적으로 구성된 어드레스 버스, 데이터 버스 및 제어 버스를 포함할 수 있다. 대안적인 실시예에서, 버스(866)는 어드레스, 데이터 또는 제어 중 하나 이상을 제공하기 위해 공통 전도성 라인을 사용할 수 있으며, 그 사용은 제어기(862)에 의해 조절된다. 제어기(862)는 하나 이상의 프로세서 형태일 수 있다. 버스(866)는 제어기(862) 및/또는 통신부(861)에 의해 제어되는 통신을 갖는 네트워크의 일부일 수 있다.
전자 장치(867)는 추가 메모리를 포함할 수 있다. 시스템(800)의 메모리는 동적 랜덤 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 동기식 동적 랜덤 액세스 메모리(SDRAM), 동기식 그래픽 랜덤 액세스 메모리(SGRAM), 더블 데이터 레이트 동적 RAM(DDR), 더블 데이터 레이트 SDRAM, 및 자기 기반 메모리와 같은, 그러나 이에 제한되지 않는, 하나 이상의 유형의 메모리로 구성될 수 있다.
주변 장치(869)는 디스플레이, 이미징 장치, 인쇄 장치, 무선 장치, 추가 저장 메모리, 및 제어기(862)와 함께 동작할 수 있는 제어 장치를 포함할 수 있다. 다양한 실시예에서, 시스템(800)은, 광섬유 시스템 또는 장치, 전기 광학 시스템 또는 장치, 광학 시스템 또는 장치, 이미징 시스템 또는 장치, 및 정보 처리 시스템 또는 장치, 가령, 무선 시스템 또는 장치, 통신 시스템 또는 장치, 및 컴퓨터를 포함할 수 있으나, 이에 제한되지 않는다.
몇몇 간단한 CMOS 게이트에 의해 구동되는 결정 피드백 루프의 모든 고속 이동 부분을 갖는 것은 주어진 프로세스에 대한 최적의 성능을 효과적으로 보장한다. 프로세스 변동성이 성능에 직접적인 영향을 미치지 않으면서 어떤 아날로그 회로도 더 빨리 반응할 수 없다. 기준 전압을 사용하면 계산된 DFE 계수를 직접 쉽게 사용할 수 있다. 루프 언롤 솔루션과 달리, 의사 결정 기반 클럭 디코더는 하나의 데이터 래치만 활성화하므로 회로의 복잡성으로 전력이 증가하지 않다.
비록 특정 실시예들이 본 명세서에서 예시되고 설명되었지만, 당업자는 본 명세서의 교시로부터 도출된 다른 구성들이 도시된 특정 실시예들로 대체될 수 있음을 이해할 것이다. 다양한 실시예는 여기에 설명된 순열 및/또는 실시예의 조합을 사용한다. 상기 설명은 예시를 위한 것이며 제한적이지 않으며, 본 명세서에 사용된 어구 또는 용어는 설명의 목적을 위한 것임을 이해해야한다. 상기 실시예들 및 다른 실시예들의 조합은 상기 설명을 연구할 때 당업자에게 명백할 것이다.

Claims (23)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 결정 피드백 등화 회로에 있어서,
    데이터 신호를 수신하기 위한 데이터 입력;
    클럭 신호를 수신하기 위한 클럭 입력;
    클럭 신호의 상보 신호를 수신하기 위한 상보 클럭 입력;
    한 세트의 기준 입력;
    제 1 세트의 감지 증폭기 래치 - 상기 제 1 세트의 각각의 감지 증폭기 래치는 상기 데이터 입력에 연결되고, 상기 한 세트의 기준 입력의 각자의 기준 입력에 연결되며, 상기 제 1 세트의 각각의 감지 증폭기 래치는 각자의 논리 회로에 의한 활성화에 응답하여 클럭 신호를 수신하도록 각자의 논리 회로에 의해 연결됨;
    제 2 세트의 감지 증폭기 래치 - 상기 제 2 세트의 각각의 감지 증폭기 래치는 상기 데이터 입력에 연결되고, 상기 한 세트의 기준 입력의 각자의 기준 입력에 연결되며, 상기 제 2 세트의 각각의 감지 증폭기 래치는 각자의 논리 회로에 의한 활성화에 응답하여 클럭 신호의 상보 신호를 수신하도록 각자의 논리 회로에 의해 연결됨; 및
    제 2 세트의 감지 증폭기 래치의 출력에 기초하여 제 1 인에이블 신호를 제 1 세트의 감지 증폭기 래치의 논리 회로에 제공하고, 제 1 세트의 감지 증폭기 래치의 출력에 기초하여 제 2 세트의 감지 증폭기 래치의 논리 회로에 제 2 인에이블 신호를 제공하기 위한 피드백 루프 - 제 1 세트 및 제 2 세트의 출력은 결정 피드백 등화기 회로로부터 출력된 이전 비트에 대응함 - 를 포함하는, 결정 피드백 등화 회로.
  6. 제 5 항에 있어서, 상기 결정 피드백 등화 회로는 상기 제 1 및 제 2 세트의 감지 증폭기 래치에 의해 출력된 신호를 디지털 신호로 복원하기 위한 세트-리세트 래치를 갖는, 결정 피드백 등화 회로.
  7. 제 6 항에 있어서, 상기 제 1 및 제 2 세트의 감지 증폭기 래치에 의해 출력된 신호는 0으로-복귀 신호(return-to-zero signals)인, 결정 피드백 등화 회로.
  8. 제 5 항에 있어서, 상기 피드백 루프는 하나의 정보 단위 내에서 상기 제 1 인에이블 신호 및 상기 제 2 인에이블 신호를 제공하는, 결정 피드백 등화 회로.
  9. 제 5 항에 있어서, 상기 제 1 세트의 감지 증폭기 래치 및 상기 제 2 세트의 감지 증폭기 래치 각각은 2N과 동일한 개수의 감지 증폭기 래치를 가지며, 여기서 N은 상기 결정 피드백 등화 회로의 탭의 개수인, 결정 피드백 등화 회로.
  10. 제 9 항에 있어서, 상기 한 세트의 기준 입력은 2N개의 기준 입력의 세트인, 결정 피드백 등화 회로.
  11. 제 9 항에 있어서, N = 1 인 결정 피드백 등화 회로.
  12. 제 5 항에 있어서, 상기 제 1 세트의 감지 증폭기 래치 및 상기 제 2 세트의 감지 증폭기 래치 중 각각의 감지 증폭기 래치는 각자의 감지 증폭기 래치의 활성화에 응답하여 각자의 감지 증폭기 래치에 대한 각자의 기준 입력으로부터의 기준 전압 및 데이터 신호를 비교하기 위한 비교기를 포함하는, 결정 피드백 등화 회로.
  13. 제 12 항에 있어서, 상기 기준 전압은 정적인(static) 특성을 갖는, 결정 피드백 등화 회로.
  14. 제 12 항에 있어서, 상기 제 1 세트 및 제 2 세트의 감지 증폭기 래치 중 비활성화된 감지 증폭기 래치는 하이 임피던스 상태에 있는, 결정 피드백 등화 회로.
  15. 제 5 항에 있어서, 상기 한 세트의 기준 입력은 하나의 기준 입력을 갖는 세트이고, 상기 제 1 세트의 감지 증폭기 래치의 각각의 감지 증폭기 래치는 데이터 신호와 비교하기 위해 상기 하나의 기준 입력에 연결된 밸런싱 요소를 갖고, 각각의 감지 증폭기 래치의 밸런싱 요소는 제 1 세트의 감지 증폭기 래치의 나머지 감지 증폭기 래치의 밸런싱 요소와 상이한, 결정 피드백 등화 회로.
  16. 장치에 있어서,
    데이터 버스; 및
    데이터 버스에 연결된 다수의 메모리 디바이스를 포함하되, 각각의 메모리 디바이스는 다수의 결정 피드백 등화 회로를 포함하고, 각각의 결정 피드백 등화 회로는:
    데이터 신호를 수신하기 위한 데이터 입력;
    제 1 클럭 신호를 수신하기 위한 제 1 클럭 입력;
    제 2 클럭 신호를 수신하기 위한 제 2 클럭 입력;
    한 세트의 기준 입력;
    제 1 세트의 감지 증폭기 래치 - 상기 제 1 세트의 각각의 감지 증폭기 래치는 상기 데이터 입력에 연결되고 상기 한 세트의 기준 입력 중 각각의 기준 입력에 연결되며, 상기 제 1 세트 중 각각의 감지 증폭기 래치는 각자의 논리 회로에 의한 활성화에 응답하여 제 1 클럭 신호를 수신하도록 각자의 논리 회로에 의해 연결됨;
    제 2 세트의 감지 증폭기 래치 - 상기 제 2 세트의 각각의 감지 증폭기 래치는 상기 데이터 입력에 연결되고 상기 한 세트의 기준 입력 중 각각의 기준 입력에 연결되며, 상기 제 2 세트 중 각각의 감지 증폭기 래치는 각자의 논리 회로에 의한 활성화에 응답하여 제 2 클럭 신호를 수신하도록 각자의 논리 회로에 의해 연결됨; 및
    제 2 세트의 감지 증폭기 래치의 출력에 기초하여 제 1 인에이블 신호를 제 1 세트의 감지 증폭기 래치의 논리 회로에 제공하고, 제 1 세트의 감지 증폭기 래치의 출력에 기초하여 제 2 인에이블 신호를 제 2 세트의 감지 증폭기 래치의 논리 회로에 제공하기 위한 피드백 루프 - 상기 제 1 세트 및 제 2 세트의 출력은 결정 피드백 등화기 회로로부터 출력되는 이전 비트에 대응함 - 를 포함하는, 장치.
  17. 제 16 항에 있어서, 상기 제 1 세트의 감지 증폭기 래치 및 상기 제 2 세트의 감지 증폭기 래치 각각은 2N과 동일한 개수의 감지 증폭기 래치를 가지며, 여기서 N은 상기 결정 피드백 등화 회로의 탭의 개수이고, 한 세트의 기준 입력은 2N 개의 기준 입력으로 이루어진 세트인, 장치.
  18. 제 17 항에 있어서, N = 2 인 장치.
  19. 제 18 항에 있어서, 상기 제 2 세트의 감지 증폭기 래치의 논리 회로에 대한 상기 제 2 인에이블 신호는 논리 게이트의 출력이고, 각각의 논리 게이트는 상이한 입력 쌍을 가지며, 각각의 상이한 입력 쌍은 상기 제 1 세트의 감지 증폭기 래치와 관련된 0으로-복귀 출력으로부터의 제 1 입력과, 상기 제 2 세트의 감지 증폭기 래치와 관련된 데이터 신호의 디지털 레벨 출력으로부터의 제 2 입력을 갖는, 장치.
  20. 방법에 있어서,
    결정 피드백 등화기 회로의 제 1 세트의 감지 증폭기 래치에 연결된 데이터 입력에서 데이터 신호를 수신하는 단계 - 상기 제 1 세트의 각각의 감지 증폭기 래치는 한 세트의 기준 입력 중 각자의 기준 입력에 연결되고, 제 1 세트의 각각의 감지 증폭기 래치는 각자의 논리 회로에 의한 활성화에 응답하여 제 1 클럭 신호를 수신하도록 각자의 논리 회로에 의해 연결됨;
    결정 피드백 등화기 회로의 제 2 세트의 감지 증폭기 래치에 연결된 데이터 입력에서 데이터 신호를 수신하는 단계 - 상기 제 2 세트의 각각의 감지 증폭기 래치는 한 세트의 기준 입력 중 각자의 기준 입력에 연결되고, 제 2 세트의 각각의 감지 증폭기 래치는 각자의 논리 회로에 의한 활성화에 응답하여 제 2 클럭 신호를 수신하도록 각자의 논리 회로에 의해 연결됨;
    상기 제 2 세트의 감지 증폭기 래치의 출력에 기초하여 상기 제 1 세트의 감지 증폭기 래치의 논리 회로에 제 1 인에이블 신호를 피드백하는 단계; 및
    상기 제 1 세트의 감지 증폭기 래치의 출력에 기초하여 상기 제 2 세트의 감지 증폭기 래치의 논리 회로에 제 2 인에이블 신호를 피드백하는 단계 - 상기 제 1 인에이블 신호 및 상기 제 2 인에이블 신호는 상기 결정 피드백 등화기 회로로부터 출력된 이전 비트에 기초함 - 를 포함하는, 방법.
  21. 제 20 항에 있어서, 상기 제 1 세트의 감지 증폭기 래치 및 상기 제 2 세트의 감지 증폭기 래치 각각은 4 개의 감지 증폭기 래치를 갖는, 방법.
  22. 제 21 항에 있어서, 상기 제 2 인에이블 신호를 피드백하는 단계는 논리 게이트의 출력을 피드백하는 단계를 포함하고, 각각의 논리 게이트는 상이한 입력 쌍을 가지며, 각각의 상이한 입력 쌍은 상기 제 1 세트의 감지 증폭기 래치와 관련된 0으로-복귀 출력으로부터의 제 1 입력과, 상기 제 2 세트의 감지 증폭기 래치와 관련된 데이터 신호의 디지털 레벨 출력으로부터의 제 2 입력을 갖는 방법.
  23. 제 20 항에 있어서, 상기 제 1 인에이블 신호를 피드백하는 단계 및 상기 제 2 인에이블 신호를 피드백하는 단계는 데이터 신호의 수신으로부터 하나의 정보 단위 내에서 상기 제 1 인에이블 신호를 피드백하고 상기 제 2 인에이블 신호를 피드백하는 단계를 포함하는, 방법.
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