CN117303304A - 一种dlc优化结构的加速度传感器芯片及其制备方法 - Google Patents

Abstract

本发明属于微机电系统传感器技术领域，公开了一种DLC优化结构的加速度传感器芯片及其制备方法；其中，所述压阻式加速度传感器芯片中，SOI基片通过基片框架键合于硼玻璃上，中心质量块通过呈十字形布置的四个内嵌式微梁与基片框架连接；四个内嵌式微梁上布设有四个压敏电阻条，四个压敏电阻条通过沉积于SOI基片上的表面金属引线连接成惠斯通全桥，并与沉积于SOI基片上的焊盘连接；其中，SOI基片上沉积有DLC膜，DLC膜覆盖表面金属引线、四个压敏电阻条以及SOI基片除去焊盘外的区域。本发明可在提高传感器灵敏度的同时，保证敏感结构的强度；实现了对于压敏电阻条的保护，能够提高传感器可靠性。

Description

一种DLC优化结构的加速度传感器芯片及其制备方法

技术领域

本发明属于微机电系统(Micro-Electro-Mechanical System，MEMS)传感器技术领域，特别涉及一种DLC优化结构的加速度传感器芯片及其制备方法。

背景技术

随着MEMS和微加工技术的发展，能够测量不同物理参数的MEMS传感器得以快速发展和广泛应用；进一步解释性的，其应用范围涵盖了国民经济和军事国防的各个领域。在众多参数的测量中，加速度的测量应用尤其广泛，作为反应机械工作状态的重要参数之一，加速度在汽车、航空航天、制造业、军工武器等方面需要得到精密测量。根据不同的测量原理，MEMS加速度传感器分为压阻式、压电式、电容式、谐振式、光纤式和热对流式等；其中，压阻式加速度计由于灵敏度高、响应快、稳定性高、功耗低等优点而得到广泛应用。

现有技术中，压阻式加速度传感器一般由质量块、微梁以及分布在梁上特定区域的压敏电阻条组成；其中，压敏电阻条通常为压敏电阻，通过将被测加速度转换为压敏电阻电阻率的变化来实现测量。目前，常用的结构有单悬臂梁、双悬臂梁、四梁、十字梁等结构；其中，单悬臂梁、双悬臂梁结构灵敏度高，但固有频率低，频率响应范围窄；四梁、十字梁等结构固有频率高，但灵敏度较低。

实际的应用中，加速度传感器的灵敏度和固有频率是其重要的性能指标；因此，在设计时希望得到尽可能高的灵敏度和固有频率。然而，受制于压阻式加速度传感器的弹簧-质量块系统的工作原理，灵敏度和固有频率是一对相互制约的参数，无法同时提高，为了缓解二者的制约关系，一般采用改进传感机制或优化敏感结构的方法；前者的目的是增加压敏电阻的应变系数，从而提高灵敏度，往往需要采用新材料或新工艺，难以实现快速大规模应用，后者采用合理的尺寸配置和新颖的结构可以实现较好的效果，但随着结构复杂度增加，对传感器的加工工艺和结构可靠性带来了挑战；此外，考虑到传感器使用环境的复杂性和使用过程中的随机性，传感器的敏感结构还需要具备足够的强度和可靠性。

发明内容

本发明的目的在于提供一种DLC优化结构的加速度传感器芯片及其制备方法，以解决上述存在的一个或多个技术问题。本发明提供的技术方案，采用内嵌式微梁和类金刚石碳(Diamond-like Carbon，DLC)膜，具有结构简单、加工工艺兼容性好的优势，可在提高传感器灵敏度的同时，保证敏感结构的强度；另外，实现了对于压敏电阻条的保护，能够提高传感器可靠性。

为达到上述目的，本发明采用以下技术方案：

本发明提供的一种DLC优化结构的加速度传感器芯片，包括：SOI基片和硼玻璃，SOI基片包括基片框架和中心质量块；

SOI基片通过基片框架键合于硼玻璃上，中心质量块通过呈十字形布置的四个内嵌式微梁与基片框架连接；四个内嵌式微梁上布设有四个压敏电阻条，四个压敏电阻条通过沉积于SOI基片上的表面金属引线连接成惠斯通全桥，并与沉积于SOI基片上的焊盘连接；

其中，中心质量块与基片框架、硼玻璃之间均设置有用于作为工作空间的间隙；SOI基片上沉积有DLC膜，DLC膜覆盖表面金属引线、四个压敏电阻条以及SOI基片除去焊盘外的区域。

本发明的进一步改进在于，

所述DLC膜的膜厚为100nm～200nm；

所述DLC膜采用的DLC的sp³键含量高于80％，杨氏模量为300Mpa～600Mpa。

本发明的进一步改进在于，

所述DLC膜的电阻率大于等于1×10⁸Ω·cm。

本发明的进一步改进在于，

所述DLC膜的电阻率小于1×10⁸Ω·cm；

所述SOI基片和所述DLC膜之间淀积二氧化硅隔离层。

本发明的进一步改进在于，

所述中心质量块的厚度与所述基片框架的厚度相同，所述硼玻璃对应于所述中心质量块的位置上刻蚀有凹槽。

本发明的进一步改进在于，

所述内嵌式微梁在所述SOI基片的器件层加工制作，所述内嵌式微梁的厚度为15μm～50μm。

本发明的进一步改进在于，

四个内嵌式微梁的尺寸相同，四个压敏电阻条的电阻值相同；四个内嵌式微梁中，相对的两个内嵌式微梁作为一组；其中，四个压敏电阻条分别设置于四个内嵌式微梁上，其中一组的两个内嵌式微梁上设置的压敏电阻条均靠近中心质量块的中心，另外一组的两个内嵌式微梁上设置的压敏电阻条均远离中心质量块的中心；或者，四个压敏电阻条分别设置于处于一组的两个内嵌式微梁的两端。

本发明的进一步改进在于，

四个内嵌式微梁分别为内嵌式微梁Ⅰ、内嵌式微梁Ⅱ、内嵌式微梁Ⅲ、内嵌式微梁Ⅳ；其中，内嵌式微梁Ⅰ、内嵌式微梁Ⅱ为相对的一组，内嵌式微梁Ⅰ、内嵌式微梁Ⅱ的尺寸相同；内嵌式微梁Ⅲ、内嵌式微梁Ⅳ为相对的另一组，内嵌式微梁Ⅲ、内嵌式微梁Ⅳ的尺寸相同；内嵌式微梁Ⅰ、内嵌式微梁Ⅱ的尺寸小于内嵌式微梁Ⅲ、内嵌式微梁Ⅳ的尺寸；

四个压敏电阻条分别为压敏电阻条Ⅰ、压敏电阻条Ⅱ、压敏电阻条Ⅲ、压敏电阻条Ⅳ；

其中，四个压敏电阻条的电阻值相同；内嵌式微梁Ⅰ的靠近、远离中心质量块中心的两端分别设置有压敏电阻条Ⅲ、压敏电阻条Ⅳ，内嵌式微梁Ⅱ的靠近、远离中心质量块中心的两端分别设置有压敏电阻条Ⅱ、压敏电阻条Ⅰ。

本发明的进一步改进在于，

所述表面金属引线采用Pt-Ti-Pt-Au多层结构；其中，欧姆接触区采用Pt制作，引线层采用Ti-Pt-Au多层金属引线结构；引线层中，Ti层作为黏附层，Au层为最上层金属层。

本发明提供的一种加速度传感器芯片的制备方法，包括以下步骤：

步骤1，将SOI基片清洗、热氧化，制备获得上下表面分别生成二氧化硅层的SOI基片；

步骤2，利用压敏电阻掩模版光刻步骤1制备获得的SOI基片的正面，光刻胶作为掩膜，采用干法刻蚀工艺去除压敏电阻条部分的二氧化硅层，对压敏电阻区进行开窗；二氧化硅层作为掩膜，硼离子注入进行轻掺杂，形成压敏电阻条；之后去除二氧化硅层，再对SOI基片进行高温退火以促进注入杂质的再分布以去除晶格损伤，生成新的二氧化硅层；

步骤3，利用欧姆接触掩模版光刻步骤2处理后的SOI基片的正面欧姆接触区，二氧化硅层作为掩膜，再次进行硼离子注入进行重掺杂；之后，对SOI基片进行扩散退火以促进注入杂质的再分布并去除晶格损伤，保证掺杂杂质的均匀分布和浓度要求；

步骤4，利用背腔深刻掩模版光刻步骤3处理后的SOI基片的背面背腔，光刻胶层作为掩膜，采用干法刻蚀刻蚀依次刻蚀二氧化硅层和SOI基片的硅基底，刻蚀过程中埋氧层作为刻蚀自停止层；

步骤5，采用阳极键合技术，将步骤4处理后的SOI基片与硼玻璃直接键合；在SOI基片上表面淀积生成二氧化硅层，之后用引线孔掩模版正面光刻引线孔，光刻胶层作为掩膜，利用干法刻蚀工艺去除引线孔区域二氧化硅，对SOI基片清洗烘干；然后采用金属引线和焊盘掩模版光刻表面金属引线和焊盘图形，采用磁控溅射工艺溅射多层金属，通过剥离工艺得到表面金属引线和焊盘；

步骤6，在步骤5处理后的SOI基片上沉积DLC膜；其中，利用焊盘掩模版进行正面光刻，光刻胶层作为掩膜保护焊盘，采用物理气相沉积工艺在SOI基片的上表面沉积DLC膜，最后通过剥离工艺使焊盘重新暴露出来，使得DLC膜覆盖表面金属引线、压敏电阻条以及SOI基片除去焊盘外的区域；

步骤7，基于步骤6处理后的SOI基片，释放传感器敏感结构并进行划片，获得单个传感器芯片。

与现有技术相比，本发明具有以下有益效果：

本发明提供的加速度传感器芯片，具体是一种基于DLC膜强度增强梁的高灵敏度压阻式加速度传感器芯片，其结构简单，加工工艺兼容性好，在提高传感器灵敏度的同时，保证了敏感结构的强度；同时，实现了对于压敏电阻和表面电极的保护，提高了传感器可靠性。进一步解释性的，由于沉积DLC膜并采用内嵌式微梁结构，避免了传感器结构复杂化，降低了加工的难度；采用内嵌式微梁结构能够在相同的传感器芯片尺寸下，实现质量块重量和微梁长度的最大化，从而提高传感器灵敏度并减小传感器体积；通过沉积绝缘性良好和高杨氏模量的DLC膜可得到强度增强梁，在保证高灵敏度的前提下，明显提高了加速度传感器敏感结构的强度和刚度，一定程度上增加了固有频率，提高了结构的可靠性。

本发明中，在加速度传感器芯片表面沉积的高sp³含量的DLC膜，具备良好的化学稳定性、耐腐蚀性、导热性、抗热冲击性和耐磨损性能，能够对传感器芯片的表面金属引线和压敏电阻条起到良好的隔离保护作用，明显提高了传感器的可靠性和使用寿命。

本发明中，针对不同电阻率的DLC膜采用不同的方案；其中，针对高电阻率的DLC膜，采用直接在SOI基片上表面沉积DLC膜的方式，可减少制备步骤；针对低电阻率的DLC膜，采用在SOI基片和DLC膜之间淀积二氧化硅隔离层的方案，实现了电隔离，降低了对DLC膜电阻率的要求，放宽了可使用的DLC膜范围。

本发明的制备方法中，采用SOI基底加工加速度传感器芯片敏感结构，使得结构尺寸能够得到精确的控制，尤其是可以充分利用SOI的埋氧层作为刻蚀自停止层，从而保证内嵌式微梁的厚度的精确性。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面对实施例或现有技术描述中所需要使用的附图做简单的介绍；显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种DLC优化结构的加速度传感器芯片的整体结构示意图；

图2为图1所示实施例中，A处的局部放大结构示意图；

图3为图1所示实施例中，SOI基片的背面结构示意图；

图4为本发明实施例中，加速度传感器芯片的电阻布置方案示意图；其中，图4中(a)为电阻布置方案一的示意图，图4中(b)为电阻布置方案二的示意图，图4中(c)为惠斯通全桥示意图；

图5为本发明实施例中，加速度传感器芯片的制备工艺流程中剖视位置示意图；

图6是本发明实施例中，制备工艺流程方案一的流程示意图；

图7是本发明实施例中，制备工艺流程方案二的流程示意图；

附图标记说明：

1、SOI基片；2、焊盘；3、中心质量块；4、内嵌式微梁；5、压敏电阻条；6、表面金属引线；7、硼玻璃；8、DLC膜；

4-1、内嵌式微梁Ⅰ；4-2、内嵌式微梁Ⅱ；4-3、内嵌式微梁Ⅲ；4-4、内嵌式微梁Ⅳ；

5-1、压敏电阻条Ⅰ；5-2、压敏电阻条Ⅱ；5-3、压敏电阻条Ⅲ；5-4、压敏电阻条Ⅳ。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

下面结合附图对本发明做进一步详细描述：

请参阅图1至图3，本发明实施例提供的一种DLC优化结构的加速度传感器芯片，包括：SOI基片1和硼玻璃7；

所述SOI基片1包括基片框架和中心质量块3；其中，所述SOI基片1通过所述基片框架键合于所述硼玻璃7，所述中心质量块3通过呈十字形布置的四个内嵌式微梁4与所述基片框架连接，所述中心质量块3与所述基片框架、所述硼玻璃7之间均设置有用于作为工作空间的间隙；

所述内嵌式微梁4布设有压敏电阻条5，四个压敏电阻条5通过沉积于所述SOI基片1上的表面金属引线6连接成惠斯通全桥，并与沉积于所述SOI基片1上的焊盘2连接；

所述SOI基片1上沉积有DLC膜8，所述DLC膜8覆盖表面金属引线6、四个压敏电阻条5以及所述SOI基片1除焊盘2外的区域。

本发明实施例具体解释性的，所述SOI基片1和所述硼玻璃7通过硅-玻阳极键合工艺直接键合；其中，在硼玻璃7上对应于中心质量块3的位置上刻蚀有凹槽，以使中心质量块3和硼玻璃7之间留有间隙，作为中心质量块3的工作空间。另外，所述中心质量块3位于所述SOI基片1的中间位置，所述中心质量块3与所述基片框架之间存在间隙，二者通过内嵌式微梁4连接。具体示例性的，中心质量块3的厚度与基片框架的厚度相同，与硼玻璃7之间通过预设的凹槽保持工作间隙；其中，在加速度作用下，中心质量块3将沿Z轴方向产生相应的位移，进而引起内嵌式微梁4产生相应的弯曲。

请参阅图4，本发明实施例具体示例性的，所述内嵌式微梁4沿所述中心质量块3的中线对称布置，共有四根；可选的，内嵌式微梁4的厚度为15μm～50μm，在SOI基片1的器件层加工制作。本发明实施例中，四根内嵌式微梁4的尺寸有两种方案：方案一是四根内嵌式微梁4的尺寸完全一致，此时四根内嵌式微梁4均作为敏感梁；方案二是将相对的两个内嵌式微梁4作为一组，共两组，其中第一组为敏感梁，包括内嵌式微梁Ⅰ4-1和内嵌式微梁Ⅱ4-2，第二组为支撑梁，包括内嵌式微梁Ⅲ4-3和内嵌式微梁Ⅳ4-4；其中，支撑梁的尺寸要大于敏感梁的尺寸。本发明实施例中，所述压敏电阻条5共有四个，分别为压敏电阻条Ⅰ5-1、压敏电阻条Ⅱ5-2、压敏电阻条Ⅲ5-3、压敏电阻条Ⅳ5-4；四个压敏电阻条5的阻值相同，布置于内嵌式微梁4上，通过表面金属引线6相连组成惠斯通全桥，在加速度作用下，压敏电阻条的阻值将发生变化，一对压敏电阻条的阻值将增大，另一对压敏电阻条的阻值将减小，从而将加速度信号转换为电压信号输出。相应地，压敏电阻条5的布置位置也有两种方案：方案一是将压敏电阻条分别布置于相对的两根内嵌式微梁的两端，该方案对两根内嵌微梁作为敏感梁和四根内嵌式微梁4作为敏感梁的结构方案均适用；方案二是将压敏电阻条分别布置于四根内嵌式微梁上，该方案适用于四根内嵌式微梁均作为敏感梁的结构方案。

本发明实施例中，所述表面金属引线6采用Pt-Ti-Pt-Au多层结构；其中，欧姆接触区采用Pt制作，引线层采用Ti-Pt-Au多层金属引线结构；其中，Ti层作为黏附层与基底具有较强的粘附性，Au作为最上层金属，导电性能好，且容易通过金丝引线将信号引出到PCB板上。

本发明实施例具体示例性的，焊盘2与表面金属引线6相连，共五个，通过焊盘2实现信号从传感器芯片到PCB板的导出。

本发明实施例中，所述DLC膜8采用sp³键含量高于80％的DLC，电阻率高，绝缘性良好，杨氏模量为300～600Mpa，膜厚为100～200nm；沉积在SOI基片1的上表面，覆盖于除焊盘2外的其他位置，表面金属引线6和压敏电阻条5均被其覆盖，提高了敏感结构强度的同时也对表面金属引线6和压敏电阻条5起到隔离保护的作用。另外，针对电阻率大于等于1×10⁸Ω·cm的DLC膜8，采用直接在SOI基片1上表面沉积DLC膜8的方式；针对电阻率小于1×10⁸Ω·cm的DLC膜8，采用在SOI基片1和DLC膜8之间淀积二氧化硅隔离层的工艺方案。

请参阅图5和图6，本发明实施例提供的一种DLC优化结构的加速度传感器芯片的制备方法，包括以下步骤：

1)SOI基片1清洗和热氧化，参照图6中的(a)步骤；其中，SOI基片1在经过标准RCA清洗之后，放入1100℃的高温氧化炉中高温氧化，使SOI基片1上下表面分别生成二氧化硅层；

2)制作压敏电阻，参照图6中的(b)步骤；其中，利用压敏电阻掩模版光刻SOI基片1正面，光刻胶作为掩膜，采用干法刻蚀工艺去除压敏电阻条5部分的二氧化硅层，对压敏电阻区进行开窗；二氧化硅层作为掩膜，硼离子注入进行轻掺杂，形成压敏电阻，之后去除二氧化硅掩膜，再对SOI基片1进行高温退火促进注入杂质的再分布，去除晶格损伤，同时生成新的二氧化硅层；

3)制作欧姆接触区，参照图6中的(c)步骤；其中，利用欧姆接触掩模版光刻SOI基片1正面欧姆接触区，二氧化硅层作为掩膜，再次进行硼离子注入进行重掺杂；之后对SOI基片1进行扩散退火促进注入杂质的再分布，去除晶格损伤，保证掺杂杂质的均匀分布和浓度要求；

4)背腔深刻，参照图6中的(d)步骤；其中，利用背腔深刻掩模版光刻SOI基片1背面背腔，光刻胶层作为掩膜，采用干法刻蚀刻蚀依次刻蚀二氧化硅层和SOI基片1的硅基底，刻蚀过程中埋氧层作为刻蚀自停止层；

5)刻蚀运动空腔，参照图6中的(e)步骤；其中，利用空腔掩模版光刻硼玻璃7，光刻胶层作为掩膜，采用湿法腐蚀工艺得到硼玻璃7上的运动空腔；

6)键合，对应于图6中的(f)步骤；其中，采用阳极键合技术将SOI基片1和硼玻璃7直接键合；

7)制作引线孔、溅射金属引线和焊盘2，参照图6中的(g)步骤；其中，先在SOI基片1上表面淀积生成二氧化硅层，之后用引线孔掩模版正面光刻引线孔，光刻胶层作为掩膜，利用干法刻蚀工艺去除引线孔区域二氧化硅，对SOI基片1清洗烘干；然后采用金属引线和焊盘掩模版光刻引线和焊盘图形，采用磁控溅射工艺溅射多层金属，通过剥离工艺得到所需的表面金属引线和焊盘2；

8)沉积DLC膜8，参照图6中的(h)步骤；其中，针对高电阻率的DLC膜8，利用焊盘掩模版进行正面光刻，光刻胶层作为掩膜保护焊盘2，采用物理气相沉积工艺在SOI基片1上表面沉积DLC膜8，最后通过剥离工艺使焊盘2重新暴露出来；

9)正面释放结构，参照图6中的(i)步骤；其中，利用正面释放掩模版进行正面光刻，光刻胶作为掩膜，采用干法刻蚀工艺刻蚀剩余的硅膜，释放传感器敏感结构。

10)划片；其中，采用激光划片的方式沿预先加工的划片槽对晶圆进行划片，形成单个传感器芯片。

请参阅图5和图7，本发明实施例提供的一种DLC优化结构的加速度传感器芯片的制备方法，包括以下步骤：

1)SOI基片1清洗和热氧化，参照图7的(a)步骤；其中，SOI基片1在经过标准RCA清洗之后，放入1100℃的高温氧化炉中高温氧化，使SOI基片1上下表面分别生成二氧化硅层；

2)制作压敏电阻，参照图7的(b)步骤；其中，利用压敏电阻掩模版光刻SOI基片1正面，光刻胶作为掩膜，采用干法刻蚀工艺去除压敏电阻条5部分的二氧化硅层，对压敏电阻区进行开窗；二氧化硅层作为掩膜，硼离子注入进行轻掺杂，形成压敏电阻，之后去除二氧化硅掩膜，再对SOI基片1进行高温退火促进注入杂质的再分布，去除晶格损伤，同时生成新的二氧化硅层；

3)制作欧姆接触区，参照图7的(c)步骤；其中，利用欧姆接触掩模版光刻SOI基片1正面欧姆接触区，二氧化硅层作为掩膜，再次进行硼离子注入进行重掺杂；之后对SOI基片1进行扩散退火促进注入杂质的再分布，去除晶格损伤，保证掺杂杂质的均匀分布和浓度要求；

4)背腔深刻，参照图7的(d)步骤；其中，利用背腔深刻掩模版光刻SOI基片1背面背腔，光刻胶层作为掩膜，采用干法刻蚀刻蚀依次刻蚀二氧化硅层和SOI基片1的硅基底，刻蚀过程中埋氧层作为刻蚀自停止层；

5)刻蚀运动空腔，参照图7的(e)步骤；其中，利用空腔掩模版光刻硼玻璃7，光刻胶层作为掩膜，采用湿法腐蚀工艺得到硼玻璃7上的运动空腔；

6)键合，对应于图7的(f)步骤；其中，采用阳极键合技术将SOI基片1和硼玻璃7直接键合；

7)制作引线孔、溅射金属引线和焊盘2，参照图7的(g)步骤；其中，先在SOI基片1上表面淀积生成二氧化硅层，之后用引线孔掩模版正面光刻引线孔，光刻胶层作为掩膜，利用干法刻蚀工艺去除引线孔区域二氧化硅，对SOI基片1清洗烘干；然后采用金属引线和焊盘掩模版光刻引线和焊盘图形，采用磁控溅射工艺溅射多层金属，通过剥离工艺得到所需的金属引线和焊盘2；

8)沉积DLC膜8，参照图7的(h)步骤；其中，针对低电阻率的DLC膜8，利用焊盘掩模版进行正面光刻，光刻胶层作为掩膜保护焊盘2，先在表面淀积生成一层二氧化硅层作为电隔离层，之后采用物理气相沉积工艺在SOI基片1上表面沉积DLC膜8，最后通过剥离工艺使焊盘2重新暴露出来；

9)正面释放结构，参照图7的(i)步骤；其中，利用正面释放掩模版进行正面光刻，光刻胶作为掩膜，采用干法刻蚀工艺刻蚀剩余的硅膜，释放传感器敏感结构；

10)划片；其中，采用激光划片的方式沿预先加工的划片槽对晶圆进行划片，形成单个传感器芯片。

综上所述，本发明实施例提供的技术方案，通过在加速度传感器芯片表面沉积绝缘性良好和高杨氏模量的DLC膜得到强度增强梁，在保证高灵敏度的前提下，明显提高了加速度传感器敏感结构的强度，一定程度上增加了固有频率；同时也避免了传感器结构的复杂化，降低了加工的难度，提高了结构的可靠性。本发明在加速度传感器芯片表面沉积的高sp³含量的DLC膜具备良好的化学稳定性、耐腐蚀性、导热性、抗热冲击性和耐磨损性能，能够对传感器芯片的表面金属引线和压敏电阻条起到良好的隔离保护作用，明显提高了传感器的可靠性和使用寿命。本发明还考虑到针对不同电阻率的DLC膜采用多种工艺方案，针对高电阻率的DLC膜，采用直接在SOI基片上表面沉积DLC膜的方式，减少了工艺步骤；针对低电阻率的DLC膜，采用在SOI基片和DLC膜之间淀积二氧化硅隔离层的工艺方案，实现了电隔离，降低了对DLC膜电阻率的要求，放宽了可使用的DLC膜范围。本发明采用的内嵌式微梁结构能够在相同的传感器芯片尺寸下，实现质量块重量和微梁长度的最大化，从而提高传感器灵敏度并减小传感器体积。本发明采用SOI基底加工加速度传感器芯片敏感结构，使得结构尺寸能够得到精确的控制，尤其是可以充分利用SOI的埋氧层作为刻蚀自停止层，从而保证内嵌式微梁的厚度的精确性。

最后应当说明的是：以上实施例仅用以说明本发明的技术方案而非对其限制，尽管参照上述实施例对本发明进行了详细的说明，所属领域的普通技术人员应当理解：依然可以对本发明的具体实施方式进行修改或者等同替换，而未脱离本发明精神和范围的任何修改或者等同替换，其均应涵盖在本发明的权利要求保护范围之内。

Claims (10)

1.一种DLC优化结构的加速度传感器芯片，其特征在于，包括：SOI基片(1)和硼玻璃(7)，SOI基片(1)包括基片框架和中心质量块(3)；

SOI基片(1)通过基片框架键合于硼玻璃(7)上，中心质量块(3)通过呈十字形布置的四个内嵌式微梁(4)与基片框架连接；四个内嵌式微梁(4)上布设有四个压敏电阻条(5)，四个压敏电阻条(5)通过沉积于SOI基片(1)上的表面金属引线(6)连接成惠斯通全桥，并与沉积于SOI基片(1)上的焊盘(2)连接；

其中，中心质量块(3)与基片框架、硼玻璃(7)之间均设置有用于作为工作空间的间隙；SOI基片(1)上沉积有DLC膜(8)，DLC膜(8)覆盖表面金属引线(6)、四个压敏电阻条(5)以及SOI基片(1)除去焊盘(2)外的区域。

2.根据权利要求1所述的一种DLC优化结构的加速度传感器芯片，其特征在于，

所述DLC膜(8)的膜厚为100nm～200nm；

所述DLC膜(8)采用的DLC的sp³键含量高于80％，杨氏模量为300Mpa～600Mpa。

3.根据权利要求1所述的一种DLC优化结构的加速度传感器芯片，其特征在于，

所述DLC膜(8)的电阻率大于等于1×10⁸Ω·cm。

4.根据权利要求1所述的一种DLC优化结构的加速度传感器芯片，其特征在于，

所述DLC膜(8)的电阻率小于1×10⁸Ω·cm；

所述SOI基片(1)和所述DLC膜(8)之间淀积二氧化硅隔离层。

5.根据权利要求1所述的一种DLC优化结构的加速度传感器芯片，其特征在于，

所述中心质量块(3)的厚度与所述基片框架的厚度相同，所述硼玻璃(7)对应于所述中心质量块(3)的位置上刻蚀有凹槽。

6.根据权利要求1所述的一种DLC优化结构的加速度传感器芯片，其特征在于，

所述内嵌式微梁(4)在所述SOI基片(1)的器件层加工制作，所述内嵌式微梁(4)的厚度为15μm～50μm。

7.根据权利要求1所述的一种DLC优化结构的加速度传感器芯片，其特征在于，

四个内嵌式微梁(4)的尺寸相同，四个压敏电阻条(5)的电阻值相同；四个内嵌式微梁(4)中，相对的两个内嵌式微梁(4)作为一组；其中，四个压敏电阻条(5)分别设置于四个内嵌式微梁(4)上，其中一组的两个内嵌式微梁(4)上设置的压敏电阻条(5)均靠近中心质量块(3)的中心，另外一组的两个内嵌式微梁(4)上设置的压敏电阻条(5)均远离中心质量块(3)的中心；或者，四个压敏电阻条(5)分别设置于处于一组的两个内嵌式微梁(4)的两端。

8.根据权利要求1所述的一种DLC优化结构的加速度传感器芯片，其特征在于，

四个内嵌式微梁(4)分别为内嵌式微梁Ⅰ(4-1)、内嵌式微梁Ⅱ(4-2)、内嵌式微梁Ⅲ(4-3)、内嵌式微梁Ⅳ(4-4)；其中，内嵌式微梁Ⅰ(4-1)、内嵌式微梁Ⅱ(4-2)为相对的一组，内嵌式微梁Ⅰ(4-1)、内嵌式微梁Ⅱ(4-2)尺寸相同；内嵌式微梁Ⅲ(4-3)、内嵌式微梁Ⅳ(4-4)为相对的另一组，内嵌式微梁Ⅲ(4-3)、内嵌式微梁Ⅳ(4-4)的尺寸相同；内嵌式微梁Ⅰ(4-1)、内嵌式微梁Ⅱ(4-2)的尺寸小于内嵌式微梁Ⅲ(4-3)、内嵌式微梁Ⅳ(4-4)的尺寸；

四个压敏电阻条(5)分别为压敏电阻条Ⅰ(5-1)、压敏电阻条Ⅱ(5-2)、压敏电阻条Ⅲ(5-3)、压敏电阻条Ⅳ(5-4)；

其中，四个压敏电阻条(5)的电阻值相同；内嵌式微梁Ⅰ(4-1)的靠近、远离中心质量块中心的两端分别设置有压敏电阻条Ⅲ(5-3)、压敏电阻条Ⅳ(5-4)，内嵌式微梁Ⅱ(4-2)的靠近、远离中心质量块中心的两端分别设置有压敏电阻条Ⅱ(5-2)、压敏电阻条Ⅰ(5-1)。

9.根据权利要求1所述的一种DLC优化结构的加速度传感器芯片，其特征在于，

所述表面金属引线(6)采用Pt-Ti-Pt-Au多层结构；其中，欧姆接触区采用Pt制作，引线层采用Ti-Pt-Au多层金属引线结构；引线层中，Ti层作为黏附层，Au层为最上层金属层。

10.一种权利要求1所述的DLC优化结构的加速度传感器芯片的制备方法，其特征在于，包括以下步骤：

步骤1，将SOI基片清洗、热氧化，制备获得上下表面分别生成二氧化硅层的SOI基片；

步骤2，利用压敏电阻掩模版光刻步骤1制备获得的SOI基片的正面，光刻胶作为掩膜，采用干法刻蚀工艺去除压敏电阻条部分的二氧化硅层，对压敏电阻区进行开窗；二氧化硅层作为掩膜，硼离子注入进行轻掺杂，形成压敏电阻条；之后去除二氧化硅层，再对SOI基片进行高温退火以促进注入杂质的再分布以去除晶格损伤，生成新的二氧化硅层；

步骤3，利用欧姆接触掩模版光刻步骤2处理后的SOI基片的正面欧姆接触区，二氧化硅层作为掩膜，再次进行硼离子注入进行重掺杂；之后，对SOI基片进行扩散退火以促进注入杂质的再分布并去除晶格损伤，保证掺杂杂质的均匀分布和浓度要求；

步骤4，利用背腔深刻掩模版光刻步骤3处理后的SOI基片的背面背腔，光刻胶层作为掩膜，采用干法刻蚀刻蚀依次刻蚀二氧化硅层和SOI基片的硅基底，刻蚀过程中埋氧层作为刻蚀自停止层；

步骤5，采用阳极键合技术，将步骤4处理后的SOI基片与硼玻璃直接键合；在SOI基片上表面淀积生成二氧化硅层，之后用引线孔掩模版正面光刻引线孔，光刻胶层作为掩膜，利用干法刻蚀工艺去除引线孔区域二氧化硅，对SOI基片清洗烘干；然后采用金属引线和焊盘掩模版光刻表面金属引线和焊盘图形，采用磁控溅射工艺溅射多层金属，通过剥离工艺得到表面金属引线和焊盘；

步骤6，在步骤5处理后的SOI基片上沉积DLC膜；其中，利用焊盘掩模版进行正面光刻，光刻胶层作为掩膜保护焊盘，采用物理气相沉积工艺在SOI基片的上表面沉积DLC膜，最后通过剥离工艺使焊盘重新暴露出来，使得DLC膜覆盖表面金属引线、压敏电阻条以及SOI基片除去焊盘外的区域；

步骤7，基于步骤6处理后的SOI基片，释放传感器敏感结构并进行划片，获得单个传感器芯片。