一种压阻式MEMS加速度芯片及其制作方法
技术领域
本发明涉及加速度传感器领域。
背景技术
MEMS硅压阻式加速度传感器性能好,工艺难度低,易于集成,是目前使用最多的加速度计。现有MEMS硅压阻式加速度芯片结构如图1所示,质量块通过弹性梁悬挂于固支框上。固支框保持静止,质量块在加速度a的作用下发生与加速度大小相关的相对运动,引起弹性梁的形变,如图2,弹性梁上的力敏电阻的阻值随形变的发生而发生变化,通过力敏电阻阻值的测量就能实现加速度的测量。
现有的压阻式体硅加速度敏感结构中,弹性梁(主要是弹性梁上的力敏电阻)分布在质量块的上面,质量块的质心不在上表面内,当有横向加速度时,质量块在力矩作用下出现扭转,引起横向输出,降低传感器的精度。通过惠斯通电桥的补偿后,现有压阻式加速度计的横向灵敏度比小于3%,最小能达到1%。随着姿态控制、惯性导航精度的提高,要求加速度计的横向灵敏度比小于0.5%,现有技术已经无法满足应用需求。
发明内容
本发明的目的是为了解决加速度计的横向输出大、横向灵敏度比无法满足应用需求的问题,从而提供一种压阻式MEMS加速度芯片及其制作方法。
一种压阻式MEMS加速度芯片,包括多条支撑梁1、多条敏感梁2、质量块3和固支框4;
多条支撑梁1的几何尺寸相同,多条敏感梁2的几何尺寸相同;
质量块3通过多条敏感梁2和多条支撑梁1的连接固定于固支框4中心;多条敏感梁2对称式分布在质量块3与固支框4之间,且敏感梁2的上表面、质量块3的上表面和固支框4的上表面位于同一平面;多条支撑梁1对称式分布在质量块3与固支框4之间,且支撑梁1的下表面、质量块3的下表面和固支框4的下表面位于同一平面。
优选的是,支撑梁1为4条,敏感梁2为8条,
质量块3上表面每条边的两端各设有1条敏感梁2,敏感梁2与相应边垂直;质量块3下表面每条边的中心各设有1条支撑梁1,支撑梁1与相应边垂直。
优选的是,支撑梁1和敏感梁2的长度相同、厚度相同,支撑梁1的宽度是敏感梁2宽度的2倍,质量块3上表面和下表面各边边长相同,且大于支撑梁1宽度的2倍。
优选的是,还包括多个力敏电阻5,多个力敏电阻5的阻值和尺寸相同,每个敏感梁2上表面的两端各设有1个力敏电阻5,多个力敏电阻5与金属电极和引线6组成惠斯通电桥。
优选的是,一种压阻式MEMS加速度芯片的制作方法,该方法包括:
对硅片进行清洗和热氧化;
进行力敏电阻的掺杂;
清除力敏电阻连接孔的氧化层;
在力敏电阻上面覆盖金属层;
将金属层图形化成引线和电极,将各个力敏电阻连接成惠斯通电桥;
从硅片下表面将敏感梁减薄至目标深度;
从硅片上表面将支撑梁减薄至目标深度。
优选的是,热氧化形成的氧化层的厚度为200nm。
本发明的双面固支结构的加速度芯片,质量块通过连接在上表面和下表面的弹性梁悬挂于固支框上,利用三维对称性实现了横向加速度下敏感结构的力矩平衡,避免质量块扭转,降低了加速度芯片横向输出。
本发明提供了一种双面固支加速度芯片的制作方法,该方法基于目前的成熟工艺技术,制作方法简单。
附图说明
图1是背景技术的现有MEMS硅压阻式加速度芯片的结构示意图;
其中,A为质心,B为弹性梁,C为固支架,D为质量块;
图2是背景技术的现有MEMS硅压阻式加速度芯片的工作示意图;
图3是背景技术的现有MEMS硅压阻式加速度芯片的横向输出示意图;
图4是具体实施方式一中的双面固支结构的加速度芯片的结构示意图;
图5是具体实施方式一中的双面固支结构的加速度芯片的工作示意图;
图6是具体实施方式一中的双面固支结构的加速度芯片的横向输出示意图;
其中,E处拉伸,F处压缩;
图7是具体实施方式一中的双面固支结构的立体结构示意图;
图8是具体实施方式一所述的一种压阻式MEMS加速度芯片的立体结构示意图;
图9是具体实施方式二中的选好的硅片的A-A向剖面图;
图10是具体实施方式二中的热氧化后芯片的A-A向剖面图;
图11是具体实施方式二中的力敏电阻掺杂后芯片的A-A向剖面图;
图12是具体实施方式二中的清除力敏电阻连接孔的氧化层后芯片的A-A向剖面图;
图13是具体实施方式二中的连接成惠斯通电桥后芯片的A-A向剖面图;
图14是具体实施方式二中的将敏感梁减薄至目标深度后芯片的B-B向剖面图;
图15是具体实施方式二中的将支撑梁减薄至目标深度后的芯片的B-B向剖面图;
图16是具体实施方式二中的释放敏感结构后芯片的A-A向剖面图。
具体实施方式
具体实施方式一:结合附图具体说明本实施方式。
本发明提供了一种双面固支结构的加速度芯片,即:质量块通过连接在其上表面和下表面的弹性梁悬挂于固支框上,如图4所示。双面固支结构的工作情况与单面固支结构相同,如图5所示。
横向加速度激励下,质量块力矩平衡,沿加速度方向平动,不会出现扭转。质量块一端的弹性梁被拉伸,另一端被压缩。由于结构对称,所以拉伸形变量和压缩形变量大小相等,引起力敏电阻阻值的变化量也相等,通过惠斯通电桥可以完全消除横向输出,如图6。
根据双面固支的思想,本发明提出了双面四端固支的敏感芯片,如图7所示。
本实施方式所述的一种压阻式MEMS加速度芯片,包括多条支撑梁1、多条敏感梁2、质量块3和固支框4;
多条支撑梁1的几何尺寸相同,多条敏感梁2的几何尺寸相同;
质量块3通过多条敏感梁2和多条支撑梁1的连接固定于固支框4中心;
多条敏感梁2对称式分布在质量块3与固支框4之间,且敏感梁2的上表面、质量块3的上表面和固支框4的上表面位于同一平面;多条支撑梁1对称式分布在质量块3与固支框4之间,且支撑梁1的下表面、质量块3的下表面和固支框4的下表面位于同一平面。
本实施方式中,支撑梁1为4条,敏感梁2为8条,
质量块3上表面每条边的两端各设有1条敏感梁2,敏感梁2与相应边垂直;质量块3下表面每条边的中心各设有1条支撑梁1,支撑梁1与相应边垂直。
本实施方式中,支撑梁1和敏感梁2的长度相同、厚度相同,支撑梁1的宽度是敏感梁2宽度的2倍,质量块3上表面和下表面各边边长相同,且大于支撑梁1宽度的2倍。
本实施方式中,还包括16个力敏电阻,16个力敏电阻的阻值和尺寸相同,每个敏感梁2上表面的两端各设有1个力敏电阻,16个力敏电阻与附着于质量块、支撑梁、固支框上表面的金属电极和引线组成惠斯通电桥。
具体实施方式二:本实施方式所述的一种压阻式MEMS加速度芯片的制作方法,该方法包括:
选用N型100单晶硅片,电阻率为2~6Ω·cm,对硅片进行清洗和热氧化,氧化厚度为200nm;图9为硅片,图10为热氧化后的硅片;
采用光刻、RIE(反应离子刻蚀)和离子注入等工艺完成进行力敏电阻的掺杂;图11为力敏电阻掺杂后的芯片;
采用光刻和刻蚀工艺清除力敏电阻连接孔的氧化层;如图12所示;
采用磁控溅射或热蒸发在在力敏电阻上面覆盖金属层;
采用光刻、刻蚀和合金工艺将金属层图形化成引线和电极,将各个力敏电阻连接成惠斯通电桥;如图13所示;
从硅片下表面采用双面对准光刻和DRIE工艺将敏感梁减薄至目标深度;如图14所示;
从硅片上表面采用光刻和DRIE工艺将支撑梁减薄至目标深度。如图15,图16所示。图中
为硅,
为氧化硅,
为掺杂硅,
为金属。
所涉及的加速度芯片是在N型100单晶硅片上制作。质量块、敏感梁和支撑梁的几何尺寸由芯片的量程、灵敏度、频率响应范围等具体指标而确定,采用光刻、深反应离子刻蚀(DRIE)等工艺制作。
对于本领域技术人员而言,显然本发明不限于上述示范性实施例的细节,而且在不背离本发明的精神或基本特征的情况下,能够以其他的具体形式实现本发明。因此,无论从哪一点来看,均应将实施例看作是示范性的,而且是非限制性的,本发明的范围由所附权利要求而不是上述说明限定,因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。