CN117294282A - 一种脉冲展宽系统 - Google Patents
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- 230000000630 rising effect Effects 0.000 claims abstract description 25
- 238000012545 processing Methods 0.000 claims abstract description 18
- 238000005070 sampling Methods 0.000 claims description 18
- 238000013461 design Methods 0.000 abstract description 9
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000003993 interaction Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000010009 beating Methods 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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Abstract
本发明公开一种脉冲展宽系统，涉及芯片电路设计技术领域；该系统包括：所述计数模块用于基于所述低频时钟信号，对所述窄脉冲的上升沿进行计数，并将所述计数结果传输至所述展宽电路和所述比较逻辑电路；所述比较逻辑电路用于根据所述计数结果和所述预设阈值控制所述计数模块是否继续计数；所述展宽电路用于基于所述计数结果对所述窄脉冲展宽，得到展宽信号。本发明通过仅在慢时钟域处理窄脉冲的方式，以满足更灵活的设计需求。
Description
技术领域
本发明涉及芯片电路设计技术领域，特别是涉及一种脉冲展宽系统。
背景技术
跨时钟域问题(Clock Domain Crossing，CDC)是芯片设计过程中经常会遇到的问题，主要指两个不同频率或相位不固定的时钟系统中信号的相互传递。其中，从慢时钟域到快时钟域的信号处理较为常见简便，而从快时钟域到慢时钟域的信号相对而言要更加复杂，如图2所示。对于从快时钟域送往慢时钟域的单bit信号，常见的处理方式为实现将快时钟域的脉冲用快时钟展宽后送到慢时钟域再结合握手协议处理。尽管这种方式较为通用，但是需要两个时钟域同时对信号进行处理，时钟域之间的交互更为频繁，增加了设计的复杂度。
发明内容
本发明的目的是提供一种脉冲展宽系统，通过仅在慢时钟域处理窄脉冲的方式，以满足更灵活的设计需求。
为实现上述目的，本发明提供了如下方案：
一种脉冲展宽系统，所述脉冲展宽系统包括：
计数模块、比较逻辑模块和展宽电路；
所述计数模块的第一输入端用于接收窄脉冲，所述计数模块的第二输入端用于接收低频时钟信号，所述计数模块的第三输入端与所述比较逻辑模块的输出端连接；所述计数模块的第一输出端与所述比较逻辑电路的第一输入端连接；所述计数模块的第二输出端与所述展宽电路的输入端连接；所述比较逻辑模块的第二输入端用于接收预设阈值；
所述计数模块用于基于所述低频时钟信号，对所述窄脉冲的上升沿进行计数，并将所述计数结果传输至所述展宽电路和所述比较逻辑电路；
所述比较逻辑电路用于根据所述计数结果和所述预设阈值控制所述计数模块是否继续计数；
所述展宽电路用于基于所述计数结果对所述窄脉冲展宽，得到展宽信号。
可选地，所述计数模块包括计数器和比较器；
所述计数器的第一输入端用于接收所述窄脉冲，所述计数器的第二输入端用于接收低频时钟信号，所述计数器的第三输入端与所述比较逻辑模块的输出端连接；所述计数器的输出端与所述比较器的第一输入端连接；所述比较器的第二输入端用于接收计数器位数，所述比较器的第三输入端用于接收使能信号；所述比较器的第一输出端与所述所述比较逻辑电路的输入端连接，所述比较器的第二输出端与所述展宽电路的输入端连接；
所述比较器用于根据所述使能信号控制所述计数模块是否开始对窄脉冲的上升沿进行计数；
所述计数器用于：
基于所述低频时钟信号，在接收到所述窄脉冲的上升沿时产生结束信号，并将所述结束信号传输至所述展宽电路；
基于所述低频时钟信号，在接收到所述窄脉冲的上升沿时复位计数器的计数值重新开始计数，并将所述计数结果传输至所述展宽电路和所述比较逻辑电路；
所述结束信号用于使所述展宽电路产生下降沿的展宽信号。
可选地，所述比较逻辑电路用于根据所述计数结果和所述预设阈值控制所述计数模块是否继续计数，具体包括：
所述比较逻辑电路用于当所述计数结果等于预设阈值时，产生保持信号，并将所述保持信号传输至所述计数模块；
所述保持信号用于控制所述计数模块停止计数。
可选地，所述脉冲展宽系统还包括：
展宽脉冲采样模块；
所述展宽脉冲采样模块的第一输入端与所述展宽电路的输出端连接；所述展宽脉冲采样模块的第二输入端用于接收低频时钟信号；
所述展宽脉冲采样模块用于基于所述低频时钟信号，采集所述展宽信号的上升沿，得到单时钟周期长度的宽脉冲。
可选地，所述比较逻辑电路包括：第一与门和第一异或门；
所述第一与门的第一输入端与所述计数模块的输出端连接，所述第一与门的第二输入端用于接收所述预设阈值；所述第一与门的输出端与所述第一异或门的第一输入端连接；所述第一异或门的第二输入端用于接收预设阈值，所述第一异或门的输出端与所述计数模块的第三输入端连接；
所述第一与门用于根据所述预设阈值对所述计数结果进行处理，得到第一处理结果；
所述第一异或门用于根据所述预设阈值和所述第一处理结果，控制所述计数模块是否继续计数。
可选地，所述展宽脉冲采样模块包括：D触发器、第一非门和第二与门；
所述D触发器的时钟端用于接收低频时钟信号，所述D触发器的输入端与所述展宽电路连接，所述D触发器的输出端与所述第一非门的输入端连接；所述第一非门的输出端与所述第二与门的第一输入端连接；所述第二与门的第二输入端与所述展宽电路连接；
所述D触发器用于基于所述低频时钟信号，采集所述展宽信号的上升沿，得到待处理的单时钟周期长度的宽脉冲，并将待处理的单时钟周期长度的宽脉冲传输至所述第一非门；
所述第一非门用于对待处理的单时钟周期长度的宽脉冲进行处理，得到处理后的单时钟周期长度的宽脉冲，并将处理后的单时钟周期长度的宽脉冲传输至所述第二与门；
所述第二与门用于基于处理后的单时钟周期长度的宽脉冲和所述展宽信号，得到单时钟周期长度的宽脉冲。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明公开一种脉冲展宽系统，该系统包括：所述计数模块用于基于所述低频时钟信号，对所述窄脉冲的上升沿进行计数，并将所述计数结果传输至所述展宽电路和所述比较逻辑电路；所述比较逻辑电路用于根据所述计数结果和所述预设阈值控制所述计数模块是否继续计数；所述展宽电路用于基于所述计数结果对所述窄脉冲展宽，得到展宽信号。本发明通过仅在慢时钟域处理窄脉冲的方式，以满足更灵活的设计需求。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例中脉冲展宽系统的结构图；
图2为本发明实施例中CDC传输示意图；
图3为本发明实施例中快时钟域到慢时钟域的单bit传输波形；
图4为本发明实施例中脉冲展宽电路时序图。
符号说明：
1、或门；2、低频时钟信号；3、第二非门；4、计数器；5、比较器；6、第二异或门；7、第三非门；8、第一与门；9、第一异或门；10、D触发器；11、第一非门；12、第二与门。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种脉冲展宽系统，通过仅在慢时钟域处理窄脉冲的方式，以满足更灵活的设计需求。
目前，从快时钟域送往慢时钟的信号处理往往需要两个时钟域交互合作，以确保信号的准确。在交互过程中可能存在一些问题，如图3所示，低频时钟信号(203)的边沿可能无法采到在高频时钟信号下产生的单周期信号(201)，这样的情况会造成数据的丢失，这是在电路设计中无法接受的。因此对应这种情况的信号处理电路需要将低频时钟无法确保采样的窄脉冲展宽到至少一个低频时钟周期长度的宽脉冲(204)。而本发明提出的信号展宽电路不涉及不同时钟域的握手交互，仅在慢时钟域基于一个计数模块即可实现展宽。同时，计数器位数的设置还可以实现对信号进行不同程度的延迟，增加了应用灵活性。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
本发明一种脉冲展宽系统，所述脉冲展宽系统包括：
计数模块、比较逻辑模块和展宽电路。
所述计数模块的第一输入端用于接收窄脉冲，所述计数模块的第二输入端用于接收低频时钟信号，所述计数模块的第三输入端与所述比较逻辑模块的输出端连接；所述计数模块的第一输出端与所述比较逻辑电路的第一输入端连接；所述计数模块的第二输出端与所述展宽电路的输入端连接；所述比较逻辑模块的第二输入端用于接收预设阈值。
所述计数模块用于基于所述低频时钟信号，对所述窄脉冲的上升沿进行计数，并将所述计数结果传输至所述展宽电路和所述比较逻辑电路。
所述比较逻辑电路用于根据所述计数结果和所述预设阈值控制所述计数模块是否继续计数。
所述展宽电路用于基于所述计数结果对所述窄脉冲展宽，得到展宽信号。
如图1所示，展宽电路包括第二异或门6和第三非门7；第二异或门6和第三非门7依次连接。
在具体实施中，如图1所示，电路的总体架构是基于计数器4实现的，其基本原理为计数器4在满足计数条件的情况下开始计数，当计数到一定值时会保持当前计数值，若此时有窄脉冲输入，则会复位计数值，随后计数器4进行新一轮计数。该电路中的计数器4有三个输入，分别为窄脉冲(复位信号)、低频时钟信号2以及保持信号(即比较逻辑电路用于控制所述计数模块是否继续计数的信号)，其中复位信号用于将计数器4的计数值复位清零，输入低频时钟信号2则是计数器4计数所使用的时钟，保持信号则用于使计数器4停止计数并保持当前计数值，直到复位信号到来。该计数器4的设计要点为复位信号以及保持信号，复位信号是由外部系统复位以及窄脉冲输入接口给入的，且在输入计数器4之前还需要经过或门1的处理，保持信号由计数器4外部的比较逻辑给出。
如图1所示，作为一种实施例，所述计数模块包括计数器4和比较器5。
所述计数器4的第一输入端用于接收所述窄脉冲，所述计数器4的第二输入端用于接收低频时钟信号2，所述计数器4的第三输入端与所述比较逻辑模块的输出端连接；所述计数器4的输出端与所述比较器5的第一输入端连接；所述比较器5的第二输入端用于接收所述计数器4位数，所述比较器5的第三输入端用于接收使能信号；所述比较器5的第一输出端与所述所述比较逻辑电路的输入端连接，所述比较器5的第二输出端与所述展宽电路的输入端连接。
所述比较器5用于根据所述使能信号控制所述计数模块是否开始对窄脉冲的上升沿进行计数。
所述计数器4用于：
基于所述低频时钟信号2，在接收到所述窄脉冲的上升沿时产生结束信号，并将所述结束信号传输至所述展宽电路。
基于所述低频时钟信号2，在接收到所述窄脉冲的上升沿时复位计数器4的计数值重新开始计数，并将所述计数结果传输至所述展宽电路和所述比较逻辑电路。
所述结束信号用于使所述展宽电路产生下降沿的展宽信号。
作为一种实施例，所述比较逻辑电路用于根据所述计数结果和所述预设阈值控制所述计数模块是否继续计数，具体包括：
所述比较逻辑电路用于当所述计数结果等于预设阈值时，产生保持信号，并将所述保持信号传输至所述计数模块。
所述保持信号用于控制所述计数模块停止计数。
作为一种实施例，所述脉冲展宽系统还包括：
展宽脉冲采样模块。
所述展宽脉冲采样模块的第一输入端与所述展宽电路的输出端连接；所述展宽脉冲采样模块的第二输入端用于接收低频时钟信号2。
所述展宽脉冲采样模块用于基于所述低频时钟信号2，采集所述展宽信号的上升沿，得到单时钟周期长度的宽脉冲。
如图1所示，作为一种实施例，所述比较逻辑电路包括：第一与门8和第一异或门9。
所述第一与门8的第一输入端与所述计数模块的输出端连接，所述第一与门8的第二输入端用于接收所述预设阈值；所述第一与门8的输出端与所述第一异或门9的第一输入端连接；所述第一异或门9的第二输入端用于接收预设阈值，所述第一异或门9的输出端与所述计数模块的第三输入端连接。
所述第一与门8用于根据所述预设阈值对所述计数结果进行处理，得到第一处理结果。
所述第一异或门9用于根据所述预设阈值和所述第一处理结果，控制所述计数模块是否继续计数。
作为一种实施例，所述展宽脉冲采样模块包括：D触发器10、第一非门11和第二与门12。
所述D触发器10的时钟端用于接收低频时钟信号2，所述D触发器10的输入端与所述展宽电路连接，所述D触发器10的输出端与所述第一非门11的输入端连接；所述第一非门11的输出端与所述第二与门12的第一输入端连接；所述第二与门12的第二输入端与所述展宽电路连接。
所述D触发器10用于基于所述低频时钟信号2，采集所述展宽信号的上升沿，得到待处理的单时钟周期长度的宽脉冲，并将待处理的单时钟周期长度的宽脉冲传输至所述第一非门11。
所述第一非门11用于对待处理的单时钟周期长度的宽脉冲进行处理，得到处理后的单时钟周期长度的宽脉冲，并将处理后的单时钟周期长度的宽脉冲传输至所述第二与门12。
所述第二与门12用于基于处理后的单时钟周期长度的宽脉冲和所述展宽信号，得到单时钟周期长度的宽脉冲。
本发明的具体工作原理为：
如图1和图4所示，首先，在没有复位信号(403)到来时，计数器4(位数为n)会保持一个初始值(最高位为1，而低位不全为0)，此时保持信号为1，计数器4的计数值不变，直到保持信号清零。其中，保持信号由比较逻辑模块在计数器4计数输出值最高位为1时产生，最高位不为1时清零。复位信号(窄脉冲403)到来后，计数器4计数值清零，此时保持信号输入置为0，计数器4开始自加1计数，当计数值的最高位为1时，保持信号置1，计数器4会保持当前计数值且停止计数直到下一个窄脉冲(403)的上升沿到来。展宽电路会持续采样计数模块的输出等于预设条件的情况，作为单bit信号输出。根据图1，可以看到计数器4的输出端被接到了比较器5的0端，比较器5的1端输入为一个hold值，该数值是事先保存在电路中的，具体数值是根据计数器4位数n决定的，其最高位MSB为1，其他位不为0即可。比较器5的选择输入端为外部给入的使能信号(402)，根据图1所示，使能信号(402)在输入至比较器5之前先经过第二非门3处理。使用比较器5来控制计数器4输出是为了避免窄脉冲(403)未到来而展宽信号(405)产生的情况。最后，使用展宽脉冲采样模块来采样展宽电路单时钟周期长度的宽脉冲(406)输出的上升沿即可得到一个低频时钟周期长度的脉冲。
为更清楚地阐述本发明电路的基本工作原理，下面以2位计数器4时序图(如图4所示)为例来进一步说明：
在使能信号(402)为低电压时，计数值输出保持为3，此时展宽电路输出的展宽信号(405)为低。开启使能信号(402)后，当有窄脉冲(403)的上升沿输入时，计数值(404)被复位并重新开始计数，当计数到2时，计数值保持，此时展宽信号(405)置高，直到下一次窄脉冲(403)的上升沿到来。最后，展宽信号(405)的上升沿被展宽脉冲采样模块采样，最终得到了单时钟周期长度的宽脉冲(406)。可以预见的是，若增加计数器4的位数可以实现对展宽信号(405)的延迟，可以使得展宽输入信号的应用更加灵活。
本发明提出的展宽电路需要集成在低接收电路中，来接收窄脉冲并将其进行展宽、延时以供该时钟域内其他电路后续使用。其中，该时钟域内的复位信号、时钟、窄脉冲输入端应正确地连接到图1所示的相关接口上。展宽电路的输出为单bit信号，应连接到需要使用的电路作为输入。若相关电路需要对信号进行一定的延时，可以通过增加计数器4位数的方式来实现，增加一位计数器4位数产生的延时要远长于对展宽信号打一拍得到的延时，在需要长延时的场景下可以节约寄存器资源。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。
Claims (6)
1.一种脉冲展宽系统，其特征在于，所述脉冲展宽系统包括：
计数模块、比较逻辑模块和展宽电路；
所述计数模块的第一输入端用于接收窄脉冲，所述计数模块的第二输入端用于接收低频时钟信号，所述计数模块的第三输入端与所述比较逻辑模块的输出端连接；所述计数模块的第一输出端与所述比较逻辑电路的第一输入端连接；所述计数模块的第二输出端与所述展宽电路的输入端连接；所述比较逻辑模块的第二输入端用于接收预设阈值；
所述计数模块用于基于所述低频时钟信号，对所述窄脉冲的上升沿进行计数，并将所述计数结果传输至所述展宽电路和所述比较逻辑电路；
所述比较逻辑电路用于根据所述计数结果和所述预设阈值控制所述计数模块是否继续计数；
所述展宽电路用于基于所述计数结果对所述窄脉冲展宽，得到展宽信号。
2.根据权利要求1所述的脉冲展宽系统，其特征在于，所述计数模块包括计数器和比较器；
所述计数器的第一输入端用于接收所述窄脉冲，所述计数器的第二输入端用于接收低频时钟信号，所述计数器的第三输入端与所述比较逻辑模块的输出端连接；所述计数器的输出端与所述比较器的第一输入端连接；所述比较器的第二输入端用于接收计数器位数，所述比较器的第三输入端用于接收使能信号；所述比较器的第一输出端与所述所述比较逻辑电路的输入端连接，所述比较器的第二输出端与所述展宽电路的输入端连接；
所述比较器用于根据所述使能信号控制所述计数模块是否开始对窄脉冲的上升沿进行计数；
所述计数器用于：
基于所述低频时钟信号，在接收到所述窄脉冲的上升沿时产生结束信号，并将所述结束信号传输至所述展宽电路；
基于所述低频时钟信号，在接收到所述窄脉冲的上升沿时复位计数器的计数值重新开始计数，并将所述计数结果传输至所述展宽电路和所述比较逻辑电路；
所述结束信号用于使所述展宽电路产生下降沿的展宽信号。
3.根据权利要求1所述的脉冲展宽系统，其特征在于，所述比较逻辑电路用于根据所述计数结果和所述预设阈值控制所述计数模块是否继续计数，具体包括：
所述比较逻辑电路用于当所述计数结果等于预设阈值时，产生保持信号，并将所述保持信号传输至所述计数模块；
所述保持信号用于控制所述计数模块停止计数。
4.根据权利要求1所述的脉冲展宽系统，其特征在于，所述脉冲展宽系统还包括：
展宽脉冲采样模块；
所述展宽脉冲采样模块的第一输入端与所述展宽电路的输出端连接；所述展宽脉冲采样模块的第二输入端用于接收低频时钟信号；
所述展宽脉冲采样模块用于基于所述低频时钟信号，采集所述展宽信号的上升沿，得到单时钟周期长度的宽脉冲。
5.根据权利要求1所述的脉冲展宽系统，其特征在于，所述比较逻辑电路包括：第一与门和第一异或门；
所述第一与门的第一输入端与所述计数模块的输出端连接，所述第一与门的第二输入端用于接收所述预设阈值；所述第一与门的输出端与所述第一异或门的第一输入端连接；所述第一异或门的第二输入端用于接收预设阈值，所述第一异或门的输出端与所述计数模块的第三输入端连接；
所述第一与门用于根据所述预设阈值对所述计数结果进行处理，得到第一处理结果；
所述第一异或门用于根据所述预设阈值和所述第一处理结果，控制所述计数模块是否继续计数。
6.根据权利要求4所述的脉冲展宽系统，其特征在于，所述展宽脉冲采样模块包括：D触发器、第一非门和第二与门；
所述D触发器的时钟端用于接收低频时钟信号，所述D触发器的输入端与所述展宽电路连接，所述D触发器的输出端与所述第一非门的输入端连接；所述第一非门的输出端与所述第二与门的第一输入端连接；所述第二与门的第二输入端与所述展宽电路连接；
所述D触发器用于基于所述低频时钟信号，采集所述展宽信号的上升沿，得到待处理的单时钟周期长度的宽脉冲，并将待处理的单时钟周期长度的宽脉冲传输至所述第一非门；
所述第一非门用于对待处理的单时钟周期长度的宽脉冲进行处理，得到处理后的单时钟周期长度的宽脉冲，并将处理后的单时钟周期长度的宽脉冲传输至所述第二与门；
所述第二与门用于基于处理后的单时钟周期长度的宽脉冲和所述展宽信号，得到单时钟周期长度的宽脉冲。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311381866.7A CN117294282A (zh) | 2023-10-24 | 2023-10-24 | 一种脉冲展宽系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311381866.7A CN117294282A (zh) | 2023-10-24 | 2023-10-24 | 一种脉冲展宽系统 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117294282A true CN117294282A (zh) | 2023-12-26 |
Family
ID=89238970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311381866.7A Pending CN117294282A (zh) | 2023-10-24 | 2023-10-24 | 一种脉冲展宽系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117294282A (zh) |
-
2023
- 2023-10-24 CN CN202311381866.7A patent/CN117294282A/zh active Pending
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| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |