CN117280465A - 半导体装置 - Google Patents

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Rohm Co Ltd
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Abstract

半导体装置具有第一MOSFET和第一IGBT。所述第一MOSFET的漏极和所述第一IGBT的集电极电连接。所述第一MOSFET的源极与所述第一IGBT的发射极电连接。所述第一MOSFET的元件耐压比所述第一IGBT的元件耐压大。

Description

半导体装置
技术领域
本公开涉及半导体装置。
背景技术
以往，已知有具有MOSFET(Metal Oxide Semiconductor Field EffectTransistor)以及IGBT(Insulated Gate Bipolar Transistor)等开关元件的半导体装置。例如，在专利文献1中公开了具有MOSFET或IGBT中的某一开关元件的功率模块(半导体装置)。这样的功率模块例如用于逆变器，通过开关元件的开关动作来进行电力转换。
现有技术文献
专利文献
专利文献1：日本特开2018-174252号公报
发明内容
发明要解决的课题
在上述功率模块中，在各开关元件的开关动作时，有时产生浪涌电压。若该浪涌电压超过功率模块的额定电压，则功率模块可能产生故障，使功率模块的可靠性降低。为了抑制这样的可靠性降低，除了抑制浪涌电压的产生之外，假使产生了浪涌电压也不产生功率模块的故障这样的应对也很重要。
本公开是鉴于上述情况而完成的，其一个课题在于提供一种半导体装置，即使产生浪涌电压也能够抑制故障的产生。
用于解决课题的手段
本公开的半导体装置具有第一MOSFET和第一IGBT，所述第一MOSFET的漏极与所述第一IGBT的集电极电连接，所述第一MOSFET的源极与所述第一IGBT的发射极电连接，所述第一MOSFET的元件耐压比所述第一IGBT的元件耐压大。
发明效果
根据本公开的上述结构，能够在半导体装置中抑制故障的产生，抑制针对该半导体装置的可靠性降低。
附图说明
图1是表示第一实施方式的半导体装置的立体图。
图2是表示第一实施方式的半导体装置的俯视图，用假想线表示密封部件。
图3是沿着图2的III-III线的剖视图。
图4是沿着图2的IV-IV线的剖视图。
图5是沿着图2的V-V线的剖视图。
图6是表示第一实施方式的半导体装置的电路结构例的图。
图7是表示第二实施方式的半导体装置的立体图。
图8是在图7的立体图中省略了壳体的一部分(顶板)以及树脂部件的图。
图9是表示第二实施方式的半导体装置的俯视图，是省略了壳体的一部分(顶板)以及树脂部件的图。
图10是沿着图9的X-X线的剖视图。
图11是沿着图9的XI-XI线的剖视图。
图12是沿着图9的XII-XII线的剖视图。
图13是沿着图9的XIII-XIII线的剖视图。
图14是表示第三实施方式的半导体装置的立体图。
图15是表示第三实施方式的半导体装置的俯视图，用假想线表示密封部件。
图16是在图15的俯视图中省略了主面金属层、多个外部端子、多个连接部件以及树脂部件的图。
图17是在图16的俯视图中省略了绝缘基板的图。
图18是沿着图15的XVIII-XVIII线的剖视图。
图19是沿着图15的XIX-XIX线的剖视图。
图20是表示第四实施方式的半导体装置的立体图。
图21是在图20的立体图中省略了密封部件的图。
图22是表示第四实施方式的半导体装置的俯视图，用假想线表示密封部件。
图23是沿着图22的XXIII-XXIII线的剖视图。
图24是沿着图22的XXIV-XXIV线的剖视图。
图25是表示变形例的半导体装置的俯视图，用假想线表示密封部件。
图26是表示变形例的半导体装置的俯视图，用假想线表示密封部件。
具体实施方式
以下，参照附图对本公开的半导体装置的优选实施方式进行说明。以下，对相同或类似的构成要素标注相同的符号，省略重复说明。本公开中的“第一”、“第二”、“第三”等用语仅作为标签使用，未不意味对这些对象物附加序列。
在本公开中，除非另有说明，否则“某物A形成于某物B”和“某物A形成于某物B(之)上”包含“某物A直接形成于某物B”和“在某物A与某物B之间夹设其他物的同时某物A形成于某物B”。一样地，除非另有说明，否则“某物A配置于某物B”和“某物A配置于某物B(之)上”包含“某物A直接配置于某物B”和“在某物A与某物B之间夹设其他物的同时某物A配置于某物B”。一样地，除非另有说明，否则“某物A位于某物B(之)上”包含“某物A与某物B相接，某物A位于某物B(之)上”和“在某物A与某物B之间夹设其他物的同时某物A位于某物B(之)上”。另外，除非另有说明，否则“在某方向上观察某物A与某物B重叠”包含“某物A与某物B全部重叠”和“某物A与某物B部分重叠”。
图1～图6表示第一实施方式的半导体装置A1。半导体装置A1具有：两个开关电路1、2、支承部件3、多个外部端子、多个连接部件以及密封部件6。多个外部端子包含多个电力端子41、42、43、多个信号端子44A、44B、45A、45B、49。多个连接部件包含多个电力用连接部件511～513、521～523以及多个信号用连接部件541A、541B、542A、542B、551A、551B、552A、552B。
为了便于说明，将相互正交的3个方向设为第一方向x、第二方向y、第三方向z。第三方向z是半导体装置A1的厚度方向。第一方向x是半导体装置A1的俯视图(参照图2)中的左右方向。第二方向y是半导体装置A1的俯视图(参照图2)中的上下方向。
两个开关电路1、2发挥半导体装置A1的电气功能。两个开关电路1、2分别由设置在半导体装置A1的外部的驱动电路控制，切换导通状态与切断状态。将导通状态与切断状态的切换称为开关动作。两个开关电路1、2例如通过各开关动作将输入的电源电压(直流电压)转换为交流电压。此外，电源电压也可以不是直流电压而是交流电压，转换后的电压也可以不是交流电压而是直流电压。半导体装置A1中的主电流由该电源电压和转换后的电压产生。
开关电路1包含：作为第一MOSFET的MOSFET11、作为第一IGBT的IGBT12、以及作为第一肖特基势垒二极管的肖特基势垒二极管(以下称为“SBD”)13。MOSFET11例如构成为包含第一半导体材料。IGBT12例如构成为包含第二半导体材料。SBD13例如构成为包含第三半导体材料。第一半导体材料、第二半导体材料以及第三半导体材料例如是Si(硅)、SiC(碳化硅)、GaAs(砷化镓)、GaN(氮化镓)、或者Ga2O3(氧化镓)等中的任一种。优选的是，第一半导体材料和第三半导体材料的带隙比第二半导体材料宽。在半导体装置A1中，例如，MOSFET11以及SBD13分别构成为包含SiC，IGBT12构成为包含Si。
MOSFET11具有主面11a及背面11b。主面11a及背面11b在MOSFET11的厚度方向上分离。在半导体装置A1中，将MOSFET11配置成MOSFET11的厚度方向与第三方向z为相同的方向(或者大致相同的方向)。MOSFET11是纵型结构，漏极111配置于背面11b，源极112及栅极113配置于主面11a。MOSFET11通过输入到栅极113的第一驱动信号(例如栅极电压)来控制开关动作。MOSFET11在第三方向z上观察(以下，也称作“俯视图”)例如是矩形状。
IGBT12具有主面12a及背面12b。主面12a及背面12b在IGBT12的厚度方向上分离。在半导体装置A1中，将IGBT12配置成IGBT12的厚度方向与第三方向z一致(或者大致一致)。IGBT12是纵型结构，集电极121配置于背面12b，发射极122及栅极123配置于主面12a。IGBT12通过输入至栅极123的第一驱动信号(例如栅极电压)控制开关动作。IGBT12例如是俯视图矩形状。在半导体装置A1中，向MOSFET11和IGBT12输入共同的第一驱动信号。
SBD13具有主面13a及背面13b。主面13a及背面13b在SBD13的厚度方向上分离。在半导体装置A1中，将SBD13配置成SBD13的厚度方向与第三方向z一致(或者大致一致)。SBD13的阴极132配置于主面13a，阳极131配置于背面13b。SBD13例如是俯视图矩形状。
在开关电路1中，MOSFET11的元件耐压(漏极耐压)大于IGBT12的元件耐压(集电极耐压)。例如，在上述电源电压(直流电压)为400V以上且500V以下的例子中，MOSFET11的元件耐压为750V，IGBT12的元件耐压为650V。在开关电路1中，MOSFET11的俯视图面积小于IGBT12的俯视图面积，SBD13的俯视图面积大于MOSFET11的俯视图面积且小于IGBT12的俯视图面积。MOSFET11、IGBT12、SBD13的各俯视图面积的关系并不限定于上述例子。
开关电路1通过后述的结构，将MOSFET11的漏极111、IGBT12的集电极121、SBD13的阴极132电连接，且将MOSFET11的源极112、IGBT12的发射极122、SBD13的阳极131电连接。由此，MOSFET11与IGBT12并联电连接，相对于这些，SBD13逆并联连接。在MOSFET11以及IGBT12中的某一方为导通状态时，开关电路1为导通状态，在MOSFET11以及IGBT12双方为切断状态时，开关电路1成为切断状态。通过MOSFET11以及IGBT12的各开关动作，开关电路1进行开关动作。
开关电路2包含：作为第二MOSFET的MOSFET21、作为第二IGBT的IGBT22、以及作为第二肖特基势垒二极管的SBD23。MOSFET21与MOSFET11一样，例如构成为包含第一半导体材料。IGBT22与IGBT12一样，例如构成为包含第二半导体材料。SBD23与SBD13一样，例如构成为包含第三半导体材料。在半导体装置A1中，例如MOSFET21以及SBD23分别构成为包含SiC，IGBT22构成为包含Si。
MOSFET21具有主面21a及背面21b。主面21a及背面21b在MOSFET21的厚度方向上分离。在半导体装置A1中，将MOSFET21配置成MOSFET21的厚度方向与第三方向z为相同(或者大致相同)的方向。MOSFET21是纵型结构，漏极211配置于背面21b，源极212以及栅极213配置于主面21a。MOSFET21通过向栅极213输入的第二驱动信号(例如栅极电压)来控制开关动作。MOSFET21例如是俯视图矩形状。
IGBT22具有主面22a以及背面22b。主面22a以及背面22b在IGBT22的厚度方向上分离。在半导体装置A1中，将IGBT22配置成IGBT22的厚度方向与第三方向z一致(或者大致一致)。IGBT22是纵型结构，集电极221配置于背面22b，发射极222以及栅极223配置于主面22a。IGBT22通过向栅极223输入的第二驱动信号(例如栅极电压)来控制开关动作。IGBT22例如是俯视图矩形状。在半导体装置A1中，向MOSFET21和IGBT22输入共同的第二驱动信号。
SBD23具有主面23a及背面23b。主面23a及背面23b在SBD23的厚度方向上分离。在半导体装置A1中，将SBD23配置成SBD23的厚度方向与第三方向z一致(或者大致一致)。SBD23的阴极232配置于主面23a，阳极231配置于背面23b。SBD23例如是俯视图矩形状。
在开关电路2中，MOSFET21的元件耐压(漏极耐压)大于IGBT22的元件耐压(集电极耐压)。例如，在上述电源电压(直流电压)为400V以上且500V以下的例子中，MOSFET21的元件耐压为750V，IGBT22的元件耐压为650V。在开关电路2中，MOSFET21的俯视图面积小于IGBT22的俯视图面积，SBD23的俯视图面积大于MOSFET21的俯视图面积且小于IGBT22的俯视图面积。MOSFET21、IGBT22、SBD23的各俯视图面积的关系不限于上述例子。
开关电路2通过后述的结构，将MOSFET21的漏极211、IGBT22的集电极221、SBD23的阴极232电连接，且将MOSFET21的源极212、IGBT22的发射极222、SBD23的阳极231电连接。由此，MOSFET21与IGBT22并联电连接，相对于这些，SBD23逆并联连接。在MOSFET21以及IGBT22中的某一方为导通状态时，开关电路2成为导通状态，在MOSFET21以及IGBT22双方为切断状态时，开关电路2成为切断状态。通过MOSFET21以及IGBT22的各开关动作，开关电路2进行开关动作。
如图6所示，半导体装置A1例如构成为半桥电路。开关电路1和开关电路2串联连接。具体而言，MOSFET11的源极112、IGBT12的发射极122以及SBD13的阳极131与MOSFET21的漏极211、IGBT22的集电极221以及SBD23的阴极232电连接。开关电路1构成半导体装置A1的上臂电路，开关电路2构成半导体装置A1的下臂电路。
支承部件3分别支承两个开关电路1、2，并且形成两个开关电路1、2与多个电力端子41～43及多个信号端子44A、44B、45A、45B、49的导通路径。支承部件3包含：绝缘基板31、主面金属层32以及背面金属层33。
绝缘基板31例如由热传导性优异的陶瓷构成。作为这样的陶瓷，例如使用AlN(氮化铝)、SiN(氮化硅)、Al2O3(氧化铝)等。绝缘基板31例如为平板状。
绝缘基板31具有主面31a及背面31b。主面31a与背面31b在第三方向z上分离。如图3所示，主面31a朝向第三方向z的一方(上方)，背面31b朝向第三方向z的另一方(下方)。
主面金属层32形成于绝缘基板31的主面31a。主面金属层32的构成材料例如是铜或铜合金。该构成材料可以不是铜或铜合金中的某一种，而是铝或铝合金。主面金属层32被密封部件6覆盖。主面金属层32包含：作为第一导电体的电力布线部321、作为第三导电体的电力布线部322、作为第二导电体的电力布线部323、以及多个信号布线部324A、324B、325A、325B、329。多个电力布线部321、322、323及多个信号布线部324A、324B、325A、325B、329配置成相互分离。
电力布线部321包含两个焊盘部321a、321b。两个焊盘部321a、321b相互一体地形成。
焊盘部321a搭载MOSFET11、IGBT12以及SBD13。在图2以及图3所示的例子中，在焊盘部321a上，MOSFET11、SBD13以及IGBT12配置成依次沿着第一方向x。即，MOSFET11、IGBT12以及SBD13的排列方向(以下称为“第一排列方向”)与第一方向x一致(或者大致一致)。另外，在图2以及图3所示的例子中，MOSFET11位于比IGBT12靠第一方向x的一侧(电力端子41、42所在的一侧)的位置。MOSFET11的漏极111、IGBT12的集电极121以及SBD13的阴极132分别通过导电性接合材料(例如焊料、金属膏材料或者烧结金属等)与焊盘部321a导通接合。通过这样的结构，MOSFET11的漏极111、IGBT12的集电极121和SBD13的阴极132电连接。焊盘部321a例如在俯视图中为以第一方向x为长边方向的矩形状。
焊盘部321b与电力端子41接合。焊盘部321b例如在俯视图中为沿第二方向y延伸的带状。焊盘部321a从焊盘部321b沿着第一方向x延伸。
电力布线部322包含两个焊盘部322a、322b。两个焊盘部322a、322b相互一体地形成。
焊盘部322a与多个电力用连接部件521、522、523接合。焊盘部322a经由这些电力用连接部件521、522、523与MOSFET21的源极212、IGBT22的发射极222以及SBD23的阳极231导通。焊盘部322a例如在俯视图中为以第一方向x为长边方向的矩形状。
焊盘部322b与电力端子42接合。焊盘部322b例如在俯视图中为沿第二方向y延伸的带状。焊盘部322a从焊盘部322b沿着第一方向x延伸。
电力布线部323包含两个焊盘部323a、323b。两个焊盘部323a、323b相互一体地形成。
焊盘部323a搭载MOSFET21、IGBT22以及SBD23。在图2及图4所示的例子中，在焊盘部323a上，MOSFET21、SBD23以及IGBT22配置成依次沿着第一方向x。即，MOSFET21、IGBT22以及SBD23的排列方向(以下称为“第二排列方向”)与第一方向x以及第一排列方向分别一致(或者大致一致)。另外，在图2及图4所示的例子中，MOSFET21位于比IGBT22靠第一方向x的一侧(电力端子41、42所在的一侧)的位置。MOSFET21的漏极211、IGBT22的集电极221以及SBD23的阴极232分别通过导电性接合材料(例如焊料、金属膏材料或者烧结金属等)与焊盘部323a导通接合。通过这样的结构，MOSFET21的集电极221、IGBT22的集电极221以及SBD23的阴极232电连接。另外，焊盘部323a与多个电力用连接部件511、512、513接合。焊盘部323a经由这些电力用连接部件511、512、513与MOSFET11的源极112、IGBT12的发射极122以及SBD13的阳极131导通。焊盘部323a例如在俯视图中为以第一方向x为长边方向的矩形状。
焊盘部323b与电力端子43接合。焊盘部323b例如在俯视图中为沿第二方向y延伸的带状。焊盘部323a从焊盘部323b沿着第一方向x延伸。
在半导体装置A1中，3个焊盘部321a、322a、323a在俯视图中在第二方向y上排列，且配置成平行(或者大致平行)。焊盘部323a在第二方向y上位于焊盘部321a与焊盘部322a之间。
信号布线部324A分别与两个信号用连接部件541A、542A连接。信号布线部324A经由信号用连接部件541A与MOSFET11的栅极113导通。另外，信号布线部324A经由信号用连接部件542A与IGBT12的栅极123导通。信号布线部324A传送对开关电路1的开关动作(MOSFET11的开关动作以及IGBT12的开关动作)进行控制的第一驱动信号。
信号布线部324B分别与两个信号用连接部件541B、542B连接。信号布线部324B经由信号用连接部件541B与MOSFET21的栅极213导通。另外，信号布线部324B经由信号用连接部件542B与IGBT22的栅极223导通。信号布线部324B传送对开关电路2的开关动作(MOSFET21的开关动作及IGBT22的开关动作)进行控制的第二驱动信号。
信号布线部325A分别与两个信号用连接部件551A、552A连接。信号布线部325A经由信号用连接部件551A与MOSFET11的源极112导通。另外，信号布线部325A经由信号用连接部件552A与IGBT12的发射极122导通。信号布线部325A传送表示开关电路1的导通状态的第一检测信号。对信号布线部325A施加MOSFET11的源极112以及IGBT12的发射极122的电压。
信号布线部325B分别与两个信号用连接部件551B、552B连接。信号布线部325B经由信号用连接部件551B与MOSFET21的源极212导通。另外，信号布线部325B经由信号用连接部件552B与IGBT22的发射极222导通。信号布线部325B传送表示开关电路2的导通状态的第二检测信号。对信号布线部325B施加MOSFET21的源极212以及IGBT22的发射极222的电压。
多个信号布线部329与两个开关电路1、2(两个MOSFET11、21、两个IGBT12、22以及两个SBD13、23)均不导通。即，多个信号布线部329均不流过主电流和电信号。
背面金属层33形成于绝缘基板31的背面31b。背面金属层33的构成材料与主面金属层32的构成材料相同。背面金属层33的朝向第三方向z的下方的面从密封部件6露出。此外，背面金属层33的朝向第三方向z的下方的面也可以被密封部件6覆盖。另外，支承部件3也可以不包含背面金属层33。此时，绝缘基板31的背面31b可以被密封部件6覆盖，也可以从密封部件6露出。
多个外部端子包含：作为第一电力端子的电力端子41、作为第三电力端子的电力端子42、作为第二电力端子的电力端子43、以及多个信号端子44A、44B、45A、45B、49。多个电力端子41～43和多个信号端子44A、44B、45A、45B、49各自的一部分从密封部件6露出。多个电力端子41～43和多个信号端子44A、44B、45A、45B、49分别在密封部件6的内部与主面金属层32接合。多个电力端子41～43及多个信号端子44A、44B、45A、45B、49例如由同一引线框形成，分别由金属制的板材形成。多个电力端子41～43及多个信号端子44A、44B、45A、45B、49的各构成材料例如为铜或铜合金。
电力端子41与MOSFET11的漏极111、IGBT12的集电极121以及SBD13的阴极132导通。电力端子41包含接合部411和端子部412。
如图2和图3所示，接合部411被密封部件6覆盖。如图2及图3所示，接合部411与电力布线部321的焊盘部321b接合。由此，电力端子41与电力布线部321导通。接合部411与焊盘部321b的接合可以是使用了导电性接合材料(焊料、烧结金属等)的接合、激光接合或者超声波接合等任意方法。
如图2和图3所示，端子部412从密封部件6露出。如图2所示，端子部412在俯视图中从密封部件6向第一方向x的一侧延伸。也可以在端子部412的表面实施例如镀银。
电力端子42与MOSFET21的源极212、IGBT22的发射极222以及SBD23的阳极231导通。电力端子42包含接合部421和端子部422。
如图2和图4所示，接合部421被密封部件6覆盖。如图2及图4所示，接合部421与电力布线部322的焊盘部322b接合。由此，电力端子42与电力布线部322导通。接合部421与焊盘部322b的接合可以是使用了导电性接合材料(焊料、烧结金属等)的接合、激光接合或者超声波接合等任意方法。
如图2和图4所示，端子部422从密封部件6露出。如图2所示，端子部422在俯视图中从密封部件6向第一方向x的一侧延伸。也可以在端子部422的表面实施例如镀银。
电力端子43与MOSFET11的源极112、IGBT12的发射极122以及SBD13的阳极131导通，并且与MOSFET21的漏极211、IGBT22的集电极221以及SBD23的阴极232导通。电力端子43包含接合部431和端子部432。
如图2和图4所示，接合部431被密封部件6覆盖。如图2及图4所示，接合部431与电力布线部323的焊盘部323b接合。由此，电力端子43与电力布线部323导通。接合部431与焊盘部323b的接合可以是使用了导电性接合材料(焊料、烧结金属等)的接合、激光接合或者超声波接合等任意方法。
如图2和图4所示，端子部432从密封部件6露出。如图2所示，端子部432在俯视图中从密封部件6向第一方向x的另一侧延伸。也可以在端子部432的表面实施例如镀银。
在半导体装置A1中，电力端子41和电力端子42与电源连接，被施加上述电源电压(例如直流电压)。例如，电力端子41是正极(P端子)，电力端子42是负极(N端子)。电力端子41及电力端子42相互分离，配置成沿着第二方向y。电力端子43输出通过开关电路1和开关电路2的各开关动作进行电力转换后的电压(例如交流电压)。电力端子43例如是电力输出端子(OUT端子)。
在半导体装置A1中，电力端子41和电力端子42配置于支承部件3的第一方向x的一侧，电力端子43配置于支承部件3的第一方向x的另一侧。在半导体装置A1中，电力端子41和电力端子42在第一方向x上相对于各MOSFET11、21位于各IGBT12、22的相反侧。
如图2所示，信号端子44A与信号布线部324A接合。信号端子44A经由信号布线部324A以及各信号用连接部件541A、542A与MOSFET11的栅极113以及IGBT12的栅极123导通。信号端子44A是第一驱动信号的输入端子，例如与外部的驱动电路连接。
如图2所示，信号端子44B与信号布线部324B接合。信号端子44B经由信号布线部324B以及各信号用连接部件541B、542B与MOSFET21的栅极213以及IGBT22的栅极223导通。信号端子44B是第二驱动信号的输入端子，例如与外部的驱动电路连接。
如图2所示，信号端子45A与信号布线部325A接合。信号端子45A经由信号布线部325A以及信号用连接部件551A、552A与MOSFET11的源极112以及IGBT12的发射极122导通。信号端子45A是第一检测信号的输出端子，例如与外部的驱动电路连接。
如图2所示，信号端子45B与信号布线部325B接合。信号端子45B经由信号布线部325B以及信号用连接部件551B、552B与MOSFET21的源极212以及IGBT22的发射极222导通。信号端子45B是第二检测信号的输出端子，例如与外部的驱动电路连接。
如图2所示，多个信号端子49分别与多个信号布线部329接合。多个信号端子49均不与两个开关电路1、2中的某一个导通。多个信号端子49分别是非连接端子。
多个连接部件分别使相互分离的两个部位间导通。多个连接部件包含：作为第一连接部件的电力用连接部件511、作为第二连接部件的电力用连接部件512、电力用连接部件513、作为第三连接部件的电力用连接部件521、作为第四连接部件的电力用连接部件522、电力用连接部件523以及多个信号用连接部件541A、541B、542A、542B、551A、551B、552A、552B。
多个电力用连接部件511～513、521～523分别是主电流的导通路径。多个电力用连接部件511～513、521～523分别由例如金属制的平板形成。多个电力用连接部件511～513、521～523也可以分别不是金属制的平板，而是一根或多根键合导线。多个电力用连接部件511～513、521～523的各构成材料的构成材料例如为铜或铜合金。该构成材料可以不是铜或铜合金中的某一种，而是金或金合金、或者铝或铝合金。如图5所示，各电力用连接部件513、523的一部分弯曲。各电力用连接部件511、512、521、522也与各电力用连接部件513、523一样，一部分弯曲。
电力用连接部件511与MOSFET11的源极112和焊盘部323a连接，使源极112和电力布线部323导通。电力用连接部件512与IGBT12的发射极122和焊盘部323a连接，使发射极122和电力布线部323导通。电力用连接部件513与SBD13的阳极131和焊盘部323a连接，使阳极131与电力布线部323导通。通过这样的结构，MOSFET11的源极112、IGBT12的发射极122和SBD13的阳极131电连接。
电力用连接部件521与MOSFET21的源极212和焊盘部322a连接，使源极212和电力布线部322导通。电力用连接部件522与IGBT22的发射极222和焊盘部322a连接，使发射极222和电力布线部322导通。电力用连接部件523与SBD23的阳极231和焊盘部322a连接，使阳极231与电力布线部322导通。通过这样的结构，MOSFET21的源极212、IGBT22的发射极222以及SBD23的阳极231电连接。
多个信号用连接部件541A、541B、542A、542B、551A、551B、552A、552B分别是电信号的导通路径。多个信号用连接部件541A、541B、542A、542B、551A、551B、552A、552B例如分别是键合导线。多个信号用连接部件541A、541B、542A、542B、551A、551B、552A、552B的各构成材料例如是金或者金合金。该构成材料可以不是金或金合金中的某一种，而是铜或铜合金、或者铝或铝合金。
信号用连接部件541A与MOSFET11的栅极113和信号布线部324A连接，使栅极113和信号布线部324A导通。信号用连接部件542A与IGBT12的栅极123和信号布线部324A连接，使栅极123和信号布线部324A导通。
信号用连接部件541B与MOSFET21的栅极213和信号布线部324B连接，使栅极213和信号布线部324B导通。信号用连接部件542B与IGBT22的栅极223和信号布线部324B连接，使栅极223和信号布线部324B导通。
信号用连接部件551A与MOSFET11的源极112和信号布线部325A连接，使源极112和信号布线部325A导通。信号用连接部件552A与IGBT12的发射极122和信号布线部325A连接，使发射极122和信号布线部325A导通。
信号用连接部件551B与MOSFET21的源极212和信号布线部325B连接，使源极212和信号布线部325B导通。信号用连接部件552B与IGBT22的发射极222和信号布线部325B连接，使发射极222和信号布线部325B导通。
密封部件6是保护两个开关电路1、2等的密封材料。密封部件6分别覆盖两个开关电路1、2、支承部件3的一部分、多个电力端子41、42、43各自的一部分、多个信号端子44A、44B、45A、45B、49各自的一部分、电力用连接部件511～513、521～523、多个信号用连接部件541A、541B、542A、542B、551A、551B、552A、552B。密封部件6例如由绝缘性树脂材料构成。该绝缘性树脂材料例如是环氧树脂。密封部件6具有：树脂主面61、树脂背面62及多个树脂侧面631～634。
如图3～图5所示，树脂主面61及树脂背面62在第三方向z上分离。树脂主面61朝向第三方向z的一方(上方)，树脂背面62朝向第三方向z的另一方(下方)。多个树脂侧面631～634分别在第三方向z上被树脂主面61及树脂背面62夹持，与它们相连。两个树脂侧面631、632在第一方向x上彼此朝向相反侧。各电力端子41、42从树脂侧面632突出，电力端子43从树脂侧面631突出。两个树脂侧面633、634在第二方向y上彼此朝向相反侧。各信号端子44A、45A从树脂侧面634突出，信号端子44B、45B从树脂侧面633突出。
半导体装置A1的作用和效果如下。
在半导体装置A1中，MOSFET11的元件耐压大于IGBT12的元件耐压。根据该结构，在开关电路1的开关动作时产生了浪涌电压时，浪涌电压比MOSFET11的元件耐压先超过IGBT12的元件耐压。因此，IGBT12先于MOSFET11成为雪崩模式。雪崩模式是产生了雪崩击穿的状态。根据本申请发明人的研究，得到了如下见解：由于MOSFET11与IGBT12的雪崩耐量的差异，IGBT12即使成为雪崩模式，芯片自身也难以损坏，另一方面，MOSFET11若成为雪崩模式则容易损坏。因此，即使由于开关电路1的开关动作而产生浪涌电压，也会IGBT12先成为雪崩模式，由此，使IGBT12吸收浪涌电压，能够抑制MOSFET11成为雪崩模式。因此，半导体装置A1构成为即使在产生了开关电路1的开关浪涌的情况下，也会使IGBT12比MOSFET11先雪崩击穿，由此，抑制MOSFET11以及IGBT12发生破坏。即，半导体装置A1在使MOSFET11及IGBT12并联动作的基础上，能够抑制浪涌电压导致的故障产生，能够抑制可靠性降低。
例如，在半导体装置A1中，在施加于两个电力端子41、42的电源电压为400V以上且500V以下的情况下，有时由于开关电路1的开关动作而产生650V左右的浪涌电压。这样的情况下，将MOSFET11的元件耐压和IGBT12的元件耐压分别与该浪涌电压匹配地设计为650V左右。但是，在半导体装置A1中，使MOSFET11的元件耐压为750V，使IGBT12的元件耐压为650V。由此，产生即使IGBT12成为雪崩模式，MOSFET11也不成为雪崩模式的状况。即，在半导体装置A1中，即使产生了开关电路1的开关动作导致的浪涌电压时，IGBT12也会比MOSFET11先成为雪崩模式，抑制MOSFET11以及IGBT12的破坏。
在半导体装置A1中，MOSFET11构成为包含SiC，IGBT12构成为包含Si。一般情况下，构成为包含SiC的MOSFET11与构成为包含Si的IGBT12相比，具有雪崩耐量变低的倾向。因此，使MOSFET11的元件耐压和IGBT12的元件耐压为上述关系在抑制MOSFET11以及IGBT12的破坏方面是有效的。
在半导体装置A1中，从电力端子41到MOSFET11的漏极111的第一导通路径的电感比从电力端子41到IGBT12的集电极121的第二导通路径的电感小。例如，在半导体装置A1中，从图2可知，上述第一导通路径的长度比上述第二导通路径的长度短，由此，使第一导通路径的电感比第二导通路径的电感小。根据该结构，第二导通路径的电感比第一导通路径的电感大，因此，与MOSFET11相比在IGBT12产生更大的开关浪涌。因此，即使产生开关电路1的开关动作导致的浪涌电压，与MOSFET11的元件耐压和IGBT12的元件耐压的关系不同，IGBT12也会先于MOSFET11成为雪崩模式。因此，能够使IGBT12吸收浪涌电压，抑制MOSFET11成为雪崩模式，因此，能够抑制MOSFET11以及IGBT12的破坏。即，半导体装置A1在使MOSFET11及IGBT12并联动作的基础上，还能够抑制浪涌电压导致的故障产生，因此，能够抑制可靠性降低。
在半导体装置A1中，MOSFET11和IGBT12搭载于焊盘部321a，焊盘部321a在俯视图中沿着MOSFET11和IGBT12的第一排列方向(例如第一方向x)延伸。并且，焊盘部321a与接合有电力端子41的焊盘部321b相连，焊盘部321b与焊盘部321a中的在上述第一排列方向上比IGBT12靠MOSFET11侧的端缘相连。根据该结构，能够使上述第一导通路径的长度比上述第二导通路径的长度短。
半导体装置A1具有SBD13。SBD13与MOSFET11以及IGBT12逆并联连接。根据该结构，即使由于开关电路1的开关动作而产生开关浪涌，通过SBD13通电，也能够降低在MOSFET11以及IGBT12的各内置二极管中流过的电流。因此，半导体装置A1能够抑制对MOSFET11以及IGBT12施加的开关浪涌，能够抑制MOSFET11以及IGBT12的破坏。即，半导体装置A1即使在MOSFET11以及IGBT12的开关动作时产生开关浪涌，也能够抑制该开关浪涌导致的故障产生，因此，能够抑制可靠性降低。特别是，在半导体装置A1中，从电力端子41到SBD13的第三导通路径的长度比从电力端子41到MOSFET11的第一导通路径的长度大，比从电力端子41到IGBT12的第二导通路径的长度小。这样的结构对抑制施加于MOSFET11以及IGBT12的开关浪涌是有效的。例如，在半导体装置A1中，在第一排列方向上，在电力端子41配置于开关电路1的一侧时，在MOSFET11与IGBT12之间配置SBD13。由此，使第三导通路径的长度比第一导通路径的长度大且比第二导通路径的长度小。
关于半导体装置A1，MOSFET21的元件耐压比IGBT22的元件耐压大。根据该结构，在开关电路2中也与开关电路1一样，即使由于开关电路2的开关动作而产生浪涌电压，IGBT22也会先于MOSFET21成为雪崩模式，由此，抑制MOSFET21以及IGBT22的破坏。即，半导体装置A1在使MOSFET21及IGBT22并联动作的基础上，能够抑制浪涌电压导致的故障产生，因此，能够抑制可靠性降低。此外，在开关电路2中，也与开关电路1一样，在施加于两个电力端子41、42的电源电压为400V以上且500V以下时，使MOSFET21的元件耐压为750V，使IGBT22的元件耐压为650V。由此，在半导体装置A1中，即使产生了开关电路2的开关动作导致的浪涌电压时，IGBT22也会比MOSFET21先成为雪崩模式，抑制MOSFET21以及IGBT22的破坏。
关于半导体装置A1，从电力端子41到MOSFET21的漏极211的第四导通路径的电感比从电力端子41到IGBT22的集电极221的第五导通路径的电感小。例如，在半导体装置A1中，从图2可知，上述第四导通路径的长度比上述第五导通路径的长度短，由此，使第四导通路径的电感比第五导通路径的电感小。根据该结构，在开关电路2中与开关电路1一样，即使由于开关电路2的开关动作而产生浪涌电压，IGBT22也会先于MOSFET21成为雪崩模式，由此，抑制MOSFET21以及IGBT22的破坏。即，半导体装置A1在使MOSFET21及IGBT22并联动作的基础上，还能够抑制浪涌电压导致的故障产生，因此，能够抑制可靠性降低。
半导体装置A1具有SBD23。SBD23与MOSFET21以及IGBT22逆并联连接。根据该结构，在开关电路2中也与开关电路1一样，即使由于开关电路2的开关动作而产生开关浪涌，SBD23也会通电，由此，能够抑制施加于MOSFET21以及IGBT22的开关浪涌，能够抑制MOSFET21以及IGBT22的破坏。即，半导体装置A1即使在MOSFET21及IGBT22的开关动作时产生开关浪涌，也能够抑制该开关浪涌导致的故障产生，因此，能够抑制可靠性降低。特别是，在半导体装置A1中，从电力端子41到SBD23的第六导通路径的长度比从电力端子41到MOSFET21的第四导通路径的长度大，比从电力端子41到IGBT22的第五导通路径的长度小。这样的结构对抑制施加于MOSFET21以及IGBT22的开关浪涌是有效的。例如，在半导体装置A1中，在第二排列方向上，在电力端子41配置于开关电路1的一侧时，在MOSFET21与IGBT22之间配置SBD23。由此，使第六导通路径的长度比第四导通路径的长度大且比第五导通路径的长度小。
在半导体装置A1中，电力端子41及电力端子42在MOSFET11及IGBT12的排列方向(第一排列方向)上相对于MOSFET11位于IGBT12的相反侧。另外，电力端子41及电力端子42在MOSFET21及IGBT22的排列方向(第二排列方向)上相对于MOSFET21位于IGBT22的相反侧。根据该结构，在电力端子41与电力端子42之间的主电流的导通路径中，通过两个MOSFET11、21的路径比通过两个IGBT12、22的路径短。在半导体装置A1中流过的电流在低电流域(例如100A左右)中，优先在通过导通路径相对短的两个MOSFET11、21的路径中流过。一般情况下，MOSFET与IGBT相比，低电流域中的导通电阻小。因此，在半导体装置A1中，在低电流域中，与各IGBT12、22相比，电流优先在各MOSFET11、21中流过，由此，能够抑制导通电阻导致的电力损耗。例如，在车载逆变器中使用半导体装置A1时，轻负载(在半导体装置A1中流过的电流为低电流域)下的动作频度高。因此，在车载逆变器中使用半导体装置A1时，在抑制各MOSFET11、21以及各IGBT12、22的导通电阻导致的电力损耗方面是有效的。
在第一实施方式中，通过从电力端子41到MOSFET11的漏极111的第一导通路径的长度与从电力端子41到IGBT12的集电极121的第二导通路径的长度的差异，使第一导通路径的电感比第二导通路径的电感小，但也可以与该结构不同，通过第一导通路径以及第二导通路径的各构成材料或者各形状的差异，使第一导通路径的电感比第二导通路径的电感小。
图7～图13表示第二实施方式的半导体装置A2。如图7～图13所示，半导体装置A2具有：两个开关电路1、2、支承部件3、多个外部端子、多个连接部件、散热板70、壳体71以及树脂部件75。多个外部端子包含多个电力端子41～43、多个信号端子44A、44B、45A、45B、46、47。多个连接部件包含多个电力用连接部件511～513、521～523以及多个信号用连接部件541A、541B、542A、542B、551A、551B、552A、552B、540A、540B、550A、550B、56、57。
半导体装置A2与半导体装置A1相比，模块构造不同。例如，半导体装置A2与半导体装置A1相比，不同点在于，代替密封部件6而具有：散热板70、壳体71以及树脂部件75。散热板70、壳体71以及树脂部件75保护两个开关电路1、2等。
散热板70例如是俯视图矩形状的平板。散热板70由热传导率高的材料构成，例如由铜或铜合金构成。也可以在散热板70的表面实施镀Ni。在散热板70的第三方向z下方侧的表面，根据需要安装有冷却部件(例如散热器)。如图10及图11所示，绝缘基板31载置于该散热板70上。
从图8和图9可知，壳体71例如是长方体。壳体71由具有电绝缘性且耐热性优异的合成树脂构成，例如由PPS(聚苯硫醚)构成。壳体71在俯视图中为与散热板70大致相同大小的矩形状。如图7～图13所示，壳体71包含：框部72、顶板73以及多个端子台741～744。
框部72固定于散热板70的第三方向z上方的表面。顶板73固定于框部72。如图7、图10以及图11所示，顶板73封闭框部72的第三方向z上方侧的开口。如图10以及图11所示，顶板73与封闭框部72的第三方向z下方侧的散热板70对置。通过顶板73、散热板70及框部72，在壳体71的内部划分出电路收容空间(收容开关电路1及开关电路2等的空间)。
两个端子台741、742配置于比框部72靠第一方向x的一侧的位置，与框部72一体地形成。两个端子台743、744配置于比框部72靠第一方向x的另一侧的位置，与框部72一体地形成。两个端子台741、742相对于框部72的第一方向x的一侧的侧壁配置成沿着第二方向y。如图10及图12所示，端子台741覆盖电力端子41的一部分，且在第三方向z上方侧的表面配置有电力端子41的一部分。如图11及图12所示，端子台742覆盖电力端子42的一部分，且在第三方向z上方侧的表面配置有电力端子42的一部分。两个端子台743、744相对于框部72的第一方向x的另一侧的侧壁配置成沿着第二方向y。如图10及图13所示，端子台743覆盖两个电力端子43的一方的一部分，且在第三方向z上方侧的表面配置有该电力端子43的一部分。如图11及图13所示，端子台744覆盖两个电力端子43的另一方的一部分，且在第三方向z上方侧的表面配置有该电力端子43的一部分。
如图10和图11所示，树脂部件75填充在由散热板70和壳体71包围的区域中。树脂部件75覆盖两个开关电路1、2等。树脂部件75的构成材料例如是黑色的环氧树脂。作为树脂部件75的构成材料，也可以不是环氧树脂，而选择硅凝胶等其他材料。此外，半导体装置A2也可以不具有树脂部件75。另外，在半导体装置A2具有树脂部件75的例子中，壳体71也可以不包含顶板73。
半导体装置A2的开关电路1具有两个MOSFET11、两个IGBT12以及两个SBD13。它们在上述第一排列方向(在半导体装置A2中与第一方向x相同)上，从两个电力端子41、42朝向两个电力端子43依次排列两个MOSFET11、两个SBD13、两个IGBT12。因此，两个MOSFET11分别配置在比两个IGBT12分别靠近两个电力端子41、42的位置，且，两个SBD13分别配置在两个MOSFET11的每一个与两个IGBT12的每一个之间。
半导体装置A2的开关电路2具有两个MOSFET21、两个IGBT22以及两个SBD23。它们在上述第二排列方向(在半导体装置A2中与第一方向x相同)上，从两个电力端子41、42朝向两个电力端子43，依次排列两个MOSFET21、两个SBD23、两个IGBT22。因此，两个MOSFET21分别配置在比两个IGBT22分别靠近两个电力端子41、42的位置，且，两个SBD23分别配置在两个MOSFET21的每一个与两个IGBT22的每一个之间。
半导体装置A2的支承部件3包含绝缘基板31和主面金属层32。半导体装置A2的支承部件3与半导体装置A1的支承部件3相比，不同点在于不包含背面金属层33。半导体装置A2的绝缘基板31的背面31b与散热板70接合。也可以与该结构不同，半导体装置A2的支承部件3也与半导体装置A1的支承部件3一样，包含背面金属层33。
半导体装置A2的主面金属层32包含多个电力布线部321～323和多个信号布线部324A、324B、325A、325B、327、329。因此，半导体装置A2的主面金属层32与半导体装置A1的主面金属层32相比，不同点在于还包含一对信号布线部327。
如图9所示，一对信号布线部327在第二方向y上相互分离。一对信号布线部327分别与例如热敏电阻TH接合。热敏电阻TH配置成横跨一对信号布线部327。在与半导体装置A2不同的结构中，也可以是一对信号布线部327不与热敏电阻TH接合。如图9所示，一对信号布线部327位于绝缘基板31的四角中的某一个附近。如图9所示，一对信号布线部327在第一方向x上位于焊盘部321b与两个信号布线部324A、325A之间。
另外，在半导体装置A2中，如图9所示，在电力布线部322的焊盘部322a形成有狭缝322s。狭缝322s在俯视图中以焊盘部322a中的第一方向x的一侧(焊盘部322b所在的一侧)的端缘为基端沿着第一方向x延伸。狭缝322s的前端位于焊盘部322a的第一方向x中央部。
在半导体装置A2中，如上所述，多个外部端子包含多个电力端子41～43以及多个信号端子44A、44B、45A、45B、46、47。因此，半导体装置A2的多个外部端子与半导体装置A1的多个外部端子相比，不同点在于，还包含多个信号端子46、47，而不包含信号端子49。在半导体装置A2中，多个电力端子41～43分别支承于多个端子台741～744，且多个信号端子44A、44B、45A、45B、46、47支承于壳体71。
如图9所示，信号端子46与信号用连接部件56接合。信号端子46经由信号用连接部件56与电力布线部321导通。由此，信号端子46与各MOSFET11的漏极111以及各IGBT12的集电极121导通。信号端子46是第三检测信号的输出端子。第三检测信号是用于检测施加于电力布线部321的电压的信号。
如图9所示，一对信号端子47分别与一对信号用连接部件57接合。一对信号端子47经由一对信号用连接部件57与一对信号布线部327导通。由此，一对信号端子47与热敏电阻TH导通。一对信号端子47是用于检测壳体71内部温度的端子。在热敏电阻TH不与一对信号布线部327接合的情况下，一对信号端子47是非连接端子。
在半导体装置A2中，如上所述，多个连接部件包含多个电力用连接部件511～513、521～523以及多个信号用连接部件541A、541B、542A、542B、551A、551B、552A、552B、540A、540B、550A、550B、56、57。因此，半导体装置A2的多个连接部件与半导体装置A1的多个连接部件相比，不同点在于还包含多个信号用连接部件540A、540B、550A、550B、56、57。此外，在图9所示的例子中，半导体装置A2的各电力用连接部件511～513、521～523由键合导线构成，但也可以与半导体装置A1一样为金属制的平板。
多个信号用连接部件540A、540B、550A、550B、56、57例如分别是键合导线。多个信号用连接部件540A、540B、550A、550B、56、57的各构成材料例如是金或者金合金。该构成材料也可以不是金或金合金中的某一种，而是铜或铜合金、或者铝或铝合金。
信号用连接部件540A在壳体71等的电路收容空间的内侧与信号布线部324A和信号端子44A接合。信号用连接部件540A使信号布线部324A与信号端子44A导通。
信号用连接部件540B在壳体71等的电路收容空间的内侧与信号布线部324B和信号端子44B接合。信号用连接部件540B使信号布线部324B与信号端子44B导通。
信号用连接部件550A在壳体71等的电路收容空间的内侧与信号布线部325A和信号端子45A接合。信号用连接部件550A使信号布线部325A与信号端子45A导通。
信号用连接部件550B在壳体71等的电路收容空间的内侧与信号布线部325B和信号端子45B接合。信号用连接部件550B使信号布线部325B与信号端子45B导通。
信号用连接部件56在壳体71等的电路收容空间的内侧与焊盘部321a和信号端子46接合。信号用连接部件56使电力布线部321与信号端子46导通。
一对信号用连接部件57分别在壳体71等的电路收容空间的内侧，与一对信号布线部327和一对信号端子47分别接合。一对信号用连接部件57分别使一对信号布线部327与一对信号端子47分别导通。
在半导体装置A2中，也与半导体装置A1一样，MOSFET11的元件耐压比IGBT12的元件耐压大。因此，半导体装置A2与半导体装置A1一样，在使MOSFET11以及IGBT12并联动作的基础上，能够抑制浪涌电压导致的故障产生，因此，能够抑制可靠性降低。另外，在半导体装置A2中，MOSFET21的元件耐压大于IGBT22的元件耐压。由此，半导体装置A2与半导体装置A1一样，在使MOSFET21以及IGBT22并联动作的基础上，能够抑制浪涌电压导致的故障产生，因此，能够抑制可靠性降低。此外，半导体装置A2通过与半导体装置A1共同的结构，能够获得与半导体装置A1一样的作用效果。
图14～图19表示第三实施方式的半导体装置A3。如图14～图19所示，半导体装置A3具有：两个开关电路1、2、支承部件3、多个外部端子、多个连接部件以及密封部件6。多个外部端子包含多个电力端子41～43、多个信号端子44A、44B、45A、45B、46。多个连接部件包含多个电力用连接部件511～513、521～523以及多个信号用连接部件541A、541B、542A、542B、551A、551B、552A、552B。
半导体装置A3与各半导体装置A1、A2相比，模块构造不同。例如，半导体装置A3与半导体装置A1一样，是两个开关电路1、2被密封部件6覆盖的树脂模塑类型，但支承部件3、多个外部端子以及多个连接部件的结构与半导体装置A1不同。
半导体装置A3的支承部件3包含：绝缘基板31、主面金属层32、背面金属层33、一对导电板34A、34B、一对绝缘板35A、35B以及多个金属部件391、392。
一对导电板34A、34B分别由导电性材料构成，该导电性材料例如是铜或铜合金。也可以与该结构不同，各导电板34A、34B是例如由铜构成的层和由钼构成的层在第三方向z上交替层叠而成的层叠体。此时，一对导电板34A、34B的第三方向z的两表层是由铜构成的层。一对导电板34A、34B分别以厚度方向与第三方向z一致(或者大致一致)的姿势配置。如图17所示，一对导电板34A、34B分别是例如俯视图矩形状。
如图17等所示，导电板34A分别搭载有MOSFET11、IGBT12以及SBD13。导电板34A与MOSFET11的漏极111、IGBT12的集电极121以及SBD13的阴极132导通。漏极111、集电极121以及阴极132经由导电板34A电连接。导电板34A例如为长方体状。
如图17等所示，导电板34B分别搭载MOSFET21、IGBT22以及SBD23。导电板34B与MOSFET21的漏极211、IGBT22的集电极221以及SBD23的阴极232导通。漏极211、集电极221以及阴极232经由导电板34B电连接。导电板34B例如为长方体状态。
一对绝缘板35A、35B分别由例如AlN、SiN或Al2O3等陶瓷构成。如图17所示，一对绝缘板35A、35B分别是例如俯视图矩形状。
如图18及图19所示，绝缘板35A与导电板34A接合，支承导电板34A。绝缘板35A也可以在与导电板34A接合的面形成镀层。该镀层例如由银或银合金构成。在图18和图19所示的例子中，绝缘板35A的朝向第三方向z的下方的面从密封部件6露出。也可以与该结构不同，绝缘板35A的朝向第三方向z下方的面被密封部件6覆盖。
如图18及图19所示，绝缘板35B与导电板34B接合，支承导电板34B。绝缘板35B也可以在与导电板34B接合的面形成镀层。该镀层例如由银或银合金构成。在图18和图19所示的例子中，绝缘板35B的朝向第三方向z的下方的面从密封部件6露出。也可以与该结构不同，绝缘板35B的朝向第三方向z下方的面被密封部件6覆盖。
如图16所示，半导体装置A3的绝缘基板31包含：多个贯通孔311、贯通孔312、多个开口部313以及多个开口部314。
如图18所示，多个贯通孔311分别在绝缘基板31的厚度方向(第三方向z)上从主面31a到背面31b贯通绝缘基板31。如图16和图18所示，在各贯通孔311插入各金属部件391。如图16和图18所示，各贯通孔311的内表面不与各金属部件391相接。也可以与该结构不同，各贯通孔311的内表面与各金属部件391相接。在本公开中，“插入”是指某部件(例如各金属部件391)插入到某贯通孔(例如各贯通孔311)的状态，某部件与某贯通孔内表面相接或不相接不做限定。也可以在各金属部件391与贯通孔311之间的间隙形成与绝缘基板31不同的绝缘部件。
贯通孔312在绝缘基板31的厚度方向(第三方向z)上从主面31a到背面31b贯通绝缘基板31。如图16所示，金属部件392插入贯通孔312。在图示的例子中，贯通孔312的内表面与金属部件392相接(参照图16)，但也可以与该结构不同，不与金属部件392相接。
如图19所示，多个开口部313分别在绝缘基板31的厚度方向(第三方向z)上从主面31a到背面31b贯通绝缘基板31。如图16所示，各开口部313在俯视图中包围MOSFET11、IGBT12以及SBD13中的某一个。
如图19所示，多个开口部314分别在绝缘基板31的厚度方向(第三方向z)上从主面31a到背面31b贯通绝缘基板31。如图16所示，各开口部314在俯视图中包围MOSFET21、IGBT22以及SBD23中的某一个。
半导体装置A3的主面金属层32包含两个电力布线部322、323和多个信号布线部324A、324B、325A、325B、326、329，背面金属层33包含两个电力布线部331、332。
在半导体装置A3中，由多个电力布线部322、323、331、332形成主电流的导通路径。电力布线部322和电力布线部331在俯视图中相互重叠，电力布线部323和电力布线部332在俯视图中相互重叠。
电力布线部331形成于绝缘基板31的背面31b。如图18及图19所示，电力布线部331与导电板34A接合。电力布线部331经由导电板34A与MOSFET11的漏极111、各IGBT12的集电极121以及SBD13的阴极132导通。
如图17和图19所示，电力布线部331包含多个开口部331a和贯通孔331b。如图19所示，多个开口部331a分别在第三方向z(电力布线部331的厚度方向)上贯通电力布线部331。从图19可知，多个开口部331a分别在俯视图中与绝缘基板31的各开口部313重叠。如图17所示，多个开口部331a分别在俯视图中包围MOSFET11、IGBT12以及SBD13中的某一个。贯通孔331b在第三方向z(电力布线部331的厚度方向)上贯通电力布线部331。如图17所示，在贯通孔331b嵌入金属部件392，贯通孔331b的内表面与金属部件392相接。在本公开中，“嵌入”是指某部件(例如金属部件392)插入到某贯通孔(例如贯通孔331b)的状态，某部件与某贯通孔的内表面相接。即，“嵌入”状态相当于“插入”状态中的与贯通孔的内表面相接的状态。
电力布线部332形成于绝缘基板31的背面31b。如图18及图19所示，电力布线部332与导电板34B接合。电力布线部332经由导电板34B与MOSFET21的漏极211、IGBT22的集电极221以及SBD23的阴极232导通。另外，电力布线部332通过后述的结构，经由多个金属部件391与MOSFET11的源极112、IGBT12的发射极122以及SBD13的阳极131导通。
如图17～图19所示，电力布线部332包含多个开口部332a及多个贯通孔332b。如图17和图19所示，多个开口部332a分别在第三方向z(电力布线部332的厚度方向)上贯通电力布线部332。从图19可知，多个开口部332a分别在俯视图中与绝缘基板31的各开口部314重叠。如图17所示，多个开口部332a分别在俯视图中包围MOSFET21、IGBT22以及SBD23中的某一个。如图18所示，多个贯通孔332b分别在第三方向z(电力布线部332的厚度方向)上贯通电力布线部332。从图18可知，各贯通孔332b在俯视图中与电力布线部323的各贯通孔323c重叠。在各贯通孔332b分别各嵌入一个多个金属部件391，各贯通孔332b的内表面与各金属部件391相接。在图示的例子中，各贯通孔332b为俯视图圆形(参照图17)，但根据各金属部件391的形状而适当变更。
电力布线部322形成于绝缘基板31的主面31a。如图15所示，电力布线部322与多个电力用连接部件521～523接合，经由多个电力用连接部件521～523与MOSFET21的源极212、IGBT22的发射极222以及SBD23的阳极231导通。
电力布线部323形成于绝缘基板31的主面31a。如图15所示，电力布线部323与多个电力用连接部件511～513接合，经由多个电力用连接部件511～513与MOSFET11的源极112、IGBT12的发射极122以及SBD13的阳极131导通。另外，电力布线部323通过后述的结构，经由多个金属部件391与MOSFET21的漏极211、IGBT22的集电极221以及SBD23的阴极232导通。
如图15所示，电力布线部323包含多个贯通孔323c。如图18所示，多个贯通孔323c分别在第三方向z(电力布线部323的厚度方向)上贯通电力布线部323。如图15以及图18所示，在各贯通孔323c分别各嵌入一个多个金属部件391，各贯通孔323c的内表面与各金属部件391相接。在图示的例子中，各贯通孔323c为俯视图圆形(参照图15)，但根据各金属部件391的形状而适当变更。
如图18所示，多个金属部件391分别在第三方向z(绝缘基板31的厚度方向)上贯通绝缘基板31，使电力布线部323与电力布线部332导通。因此，电力布线部323和电力布线部332经由多个金属部件391成为相同电位。即，电力布线部323和电力布线部332分别与MOSFET11的源极112、IGBT12的发射极122以及SBD13的阳极131导通，并且与MOSFET21的漏极211、IGBT22的集电极221以及SBD23的阴极232导通。各金属部件391例如为柱状。在图示的例子中，各金属部件391的俯视图形状为圆形(参照图15～图17)，但各金属部件391的俯视图形状也可以不是圆形，而是椭圆状或多边形状。各金属部件391的构成材料例如是铜或铜合金。
如图15～图18所示，多个金属部件391分别嵌入到电力布线部323的各贯通孔323c及电力布线部332的各贯通孔332b，并且插入到绝缘基板31的各贯通孔311。各金属部件391与各贯通孔323c的内表面和各贯通孔332b的内表面相接。各金属部件391通过嵌入到各贯通孔323c以及各贯通孔332b而被支承。此时，在各金属部件391与各贯通孔323c的内表面之间、以及各金属部件391与各贯通孔332b的内表面之间产生间隙的情况下，使焊料流入到该间隙即可。由此，在该间隙填充焊料，各金属部件391固着于电力布线部323及电力布线部332。此外，在流入焊料的情况下，在各金属部件391与绝缘基板31的贯通孔311的内表面之间的间隙也能够填充焊料。
金属部件392在第三方向z(绝缘基板31的厚度方向)上贯通绝缘基板31，使电力布线部331与信号布线部326导通。金属部件392例如为柱状。在图示的例子中，金属部件392的俯视图形状为圆形(参照图15～图17)，但金属部件392的俯视图形状也可以不是圆形，而是椭圆状或多边形状。金属部件392的构成材料例如是铜或铜合金。
如图15～图17所示，金属部件392嵌入到信号布线部326的贯通孔326a以及电力布线部331的贯通孔331b，并且插入到绝缘基板31的贯通孔312。如图15～图17所示，金属部件392分别与贯通孔326a的内表面、贯通孔331b的内表面以及贯通孔312的内表面相接。此时，在金属部件392与各贯通孔326a、331b、312的内表面之间产生间隙的情况下，使焊料流入该间隙即可。由此，在该间隙填充焊料，金属部件392固着于各电力布线部322、信号布线部326以及绝缘基板31。
在半导体装置A3中，从图15以及图19可知，MOSFET11、IGBT12以及SBD13分别收容于由绝缘基板31的各开口部313以及电力布线部331的各开口部331a和导电板34A形成的凹陷。在图示的例子中，MOSFET11的主面11a、IGBT12的主面12a以及SBD13的主面13a分别在与第三方向z正交的方向(例如第二方向y)上观察时与绝缘基板31或电力布线部331中的某一个重叠，但也可以与电力布线部322重叠。哪种情况下，MOSFET11、IGBT12以及SBD13均不比电力布线部322向第三方向z上方突出。同样地，从图15及图19可知，MOSFET21、IGBT22及SBD23分别收容于由绝缘基板31的各开口部314及电力布线部332的各开口部332a和导电板34B形成的凹陷。在图示的例子中，MOSFET21的主面21a、IGBT22的主面22a及SBD23的主面23a分别在与第三方向z正交的方向(例如第二方向y)上观察时与绝缘基板31或电力布线部332中的某一个重叠，但也可以与电力布线部323重叠。哪种情况下，MOSFET21、IGBT22及SBD23均不比电力布线部323向第三方向z上方突出。
在半导体装置A3中，电力端子41不是金属制的板材，而是电力布线部331的一部分。电力端子42不是金属制的板材，而是电力布线部322的一部分。两个电力端子43中的一个是电力布线部323的一部分，而不是金属制的板材。两个电力端子43中的另一个是电力布线部332的一部分，而不是金属制的板材。多个电力端子41～43分别从密封部件6露出。多个电力端子41～43的各表面可以分别实施镀敷，也可以不实施镀敷。电力端子41和电力端子42在俯视图中相互重叠。两个电力端子43在俯视图中相互重叠。在图示的例子中，半导体装置A3包含两个电力端子43，但也可以与该结构不同，仅包含两个电力端子43中的某一个。在半导体装置A3中，多个电力端子41～43均位于比两个开关电路1、2靠第一方向x的一侧的位置。开关电路1中的到电力端子41的导通路径最短的是MOSFET11，开关电路2中的到电力端子41的导通路径最短的是MOSFET21。
在半导体装置A3中，也与各半导体装置A1、A2一样，MOSFET11的元件耐压比IGBT12的元件耐压大。因此，半导体装置A3与各半导体装置A1、A2一样，在使MOSFET11以及IGBT12并联动作的基础上，能够抑制浪涌电压导致的故障产生，因此，能够抑制可靠性降低。另外，在半导体装置A3中，MOSFET21的元件耐压比IGBT22的元件耐压大。由此，半导体装置A3与各半导体装置A1、A2一样，在使MOSFET21及IGBT22并联动作的基础上，能够抑制浪涌电压导致的故障产生，因此，能够抑制可靠性降低。此外，半导体装置A3通过与各半导体装置A1、A2共同的结构，能够获得与各半导体装置A1、A2一样的作用效果。
图20～图24表示第四实施方式的半导体装置A4。如图20～图24所示，半导体装置A4具有：两个开关电路1、2、支承部件3、多个外部端子、多个连接部件以及密封部件6。多个外部端子包含多个电力端子41～43、多个信号端子44A、44B、45A、45B、49。多个连接部件包含多个电力用连接部件511～513、521～523以及多个信号用连接部件541A、541B、542A、542B、551A、551B、552A、552B、540A、540B、550A、550B。
半导体装置A4与各半导体装置A1～A3相比，模块构造不同。例如，半导体装置A4与各半导体装置A1、A3一样，是两个开关电路1、2被密封部件6覆盖的树脂模塑类型，但支承部件3、外部端子以及多个连接部件的结构与各半导体装置A1、A3不同。此外，在半导体装置A4中，以开关电路1包含一个MOSFET11、两个IGBT12以及一个SBD13，开关电路2包含一个MOSFET21、两个IGBT22以及一个SBD23的情况为例进行说明。
半导体装置A4的支承部件3包含：一对导电板34A、34B、绝缘板35、一对绝缘板36A、36B以及多个信号布线部371A、371B、372A、372B。
半导体装置A4的导电板34A与半导体装置A3的导电板34A一样，搭载开关电路1。但是，在半导体装置A4中，如图22所示，MOSFET11、两个IGBT12以及SBD13在导电板34A上配置成沿着第二方向y。另外，在第二方向y上，MOSFET11和SBD13配置在两个IGBT12之间。
半导体装置A4的导电板34B与半导体装置A3的导电板34B一样，搭载开关电路2。但是，在半导体装置A4中，如图22所示，MOSFET21、两个IGBT22以及SBD23在导电板34B上配置成沿着第二方向y。另外，在第二方向y上，MOSFET21和SBD23配置在两个IGBT22之间。
绝缘板35与半导体装置A3的各绝缘板35A、35B一样，由陶瓷构成。绝缘板35与一对导电板34A、34B双方接合，并支承它们。也可以与该结构不同，半导体装置A4代替绝缘板35，与半导体装置A3一样，具有一对绝缘板35A、35B，导电板34A与绝缘板35A接合，导电板34B与绝缘板35B接合。
一对绝缘板36A、36B分别由例如玻璃环氧树脂构成。如图22～图24所示，绝缘板36A配置在导电板34A上。如图22所示，绝缘板36A在俯视图中为沿第二方向y延伸的带状。如图22所示，绝缘板36A在第一方向x上位于比开关电路1(MOSFET11、两个IGBT12以及SBD13)靠配置有电力端子41的一侧的位置。如图22～图24所示，绝缘板36B配置在导电板34B上。如图22所示，绝缘板36B在俯视图中为沿第二方向y延伸的带状。如图22所示，绝缘板36B在第一方向x上位于比开关电路2(MOSFET21、两个IGBT22以及SBD23)靠配置有电力端子43的一侧的位置。
如图22～图24所示，两个信号布线部371A、372A分别配置在绝缘板36A上。两个信号布线部371A、372A分别由例如铜或铜合金构成。如图22所示，两个信号布线部371A、372A分别在俯视图中为沿第二方向y延伸的带状。如图22所示，信号布线部371A与多个信号用连接部件541A、542A连接，经由多个信号用连接部件541A、542A与MOSFET11的栅极113以及各IGBT12的栅极123导通。信号布线部371A与信号布线部324A一样，传送第一驱动信号。另外，信号布线部371A与信号用连接部件540A接合，经由信号用连接部件540A与信号端子44A(第一驱动信号的输入端子)导通。信号布线部372A与多个信号用连接部件551A、552A连接，经由多个信号用连接部件551A、552A与MOSFET11的源极112以及各IGBT12的发射极122导通。信号布线部372A与信号布线部325A一样，传送第一检测信号。另外，信号布线部372A与信号用连接部件550A接合，经由信号用连接部件550A与信号端子45A(第一检测信号的输出端子)导通。
如图22～图24所示，两个信号布线部371B、372B分别配置在绝缘板36B上。两个信号布线部371B、372B分别由例如铜或铜合金构成。如图22所示，两个信号布线部371B、372B分别在俯视图中为沿第二方向y延伸的带状。如图22所示，信号布线部371B与多个信号用连接部件541B、542B连接，经由多个信号用连接部件541B、542B与MOSFET21的栅极213以及各IGBT22的栅极223导通。信号布线部371B与信号布线部324B一样，传送第二驱动信号。另外，信号布线部371B与信号用连接部件540B接合，经由信号用连接部件540B与信号端子44B(第二驱动信号的输入端子)导通。信号布线部372B与多个信号用连接部件551B、552B连接，经由多个信号用连接部件551B、552B与MOSFET21的源极212以及各IGBT22的发射极222导通。信号布线部372B与信号布线部325B一样，传送第二检测信号。另外，信号布线部372B与信号用连接部件550B接合，经由信号用连接部件550B与信号端子45B(第二检测信号的输出端子)导通。
半导体装置A4的电力端子41的接合部411与导电板34A导通接合。在图22所示的例子中，接合部411的前端(以与端子部412相连的部分为基端的相反侧)成为梳齿状，梳齿状的部分与导电板34A导通接合。接合部411与导电板34A的接合方法不做特别限定，例如可以是激光接合、超声波接合或使用了导电性接合材料的接合等中的任一种。
半导体装置A4的电力端子42的接合部421包含连结部421a和多个延展部421b。连结部421a与端子部422相连。连结部421a与多个延展部421b分别相连。多个延展部421b是从连结部421a朝向第一方向x延伸的带状。多个延展部421b在俯视图中在第二方向y上排列，且配置成相互平行。各延展部421b的前端部分在俯视图中与绝缘性的块材429重叠。该前端部分通过未图示的接合材料与各块材429接合。前端部分是延展部421b中的、在第一方向x上与连结部421a相连的一侧的相反侧的端缘部分。此外，各延展部421b与各块材429的接合不限于使用了接合材料的接合，也可以是激光焊接或超声波接合等。
半导体装置A4的电力端子43的接合部431与导电板34B导通接合。在图22所示的例子中，接合部431的前端(以与端子部432相连的部分为基端的相反侧)成为梳齿状，梳齿状的部分与导电板34B导通接合。接合部431与导电板34B的接合方法不做特别限定，例如可以是激光接合、超声波接合或使用了导电性接合材料的接合等中的任一种。
绝缘部件40具有电绝缘性，其构成材料例如是绝缘纸等。如图4、图6、图9、图10及图11所示，绝缘部件40在第三方向z上被电力端子41的端子部412和电力端子42的端子部422夹持。通过绝缘部件40，两个电力端子41、42相互绝缘。绝缘部件40的一部分(第一方向x的一侧的部分)被密封部件6覆盖。
电力用连接部件511与MOSFET11的源极112和导电板34B接合，使它们导通。各电力用连接部件512与各IGBT12的发射极122和导电板34B接合，使它们导通。电力用连接部件513与SBD13的阳极131和导电板34B接合，使它们导通。
电力用连接部件521与MOSFET21的源极212和电力端子42的多个延展部421b中的某一个接合，使它们导通。各电力用连接部件522与各IGBT22的发射极222和电力端子42的多个延展部421b中的某一个接合，使它们导通。电力用连接部件523与SBD23的阳极231和电力端子42的多个延展部421b中的某一个接合，使它们导通。
在半导体装置A4中，也与各半导体装置A1～A3一样，MOSFET11的元件耐压比IGBT12的元件耐压大。因此，半导体装置A4与各半导体装置A1～A3一样，在使MOSFET11以及IGBT12并联动作的基础上，能够抑制浪涌电压导致的故障产生，因此，能够抑制可靠性降低。另外，在半导体装置A4中，MOSFET21的元件耐压比IGBT22的元件耐压大。由此，半导体装置A4与各半导体装置A1～A3一样，在使MOSFET21以及IGBT22并联动作的基础上，能够抑制浪涌电压导致的故障产生，因此能够抑制可靠性降低。此外，半导体装置A4通过与各半导体装置A1～A3共同的结构，能够获得与各半导体装置A1～A3一样的作用效果。
在第一实施方式至第四实施方式中，表示了各半导体装置A1～A4的开关电路1至少各具有一个MOSFET11、IGBT12以及SBD13的例子，但如果开关电路1至少各具有一个MOSFET11以及IGBT12，则也可以不具有SBD13。例如，在图25中表示了在半导体装置A1中开关电路1具有MOSFET11以及两个IGBT12的例子。从图25可知，这在开关电路2中也一样。此外，在使MOSFET11和IGBT12并联动作时，为了抑制导通电阻导致的电力损耗，在低电流域中，使MOSFET11优先动作，在高电流域中，使IGBT12优先动作。此时，在低电流域，与在高电流域动作的情况相比，负载相对较低，在高电流域，与在低电流域动作的情况相比，负载相对较高。因此，在图25所示的半导体装置中，使在高电流域优先动作的IGBT12的数量比在低电流域优先动作的MOSFET11的数量多。
在第一实施方式至第四实施方式中，表示了各半导体装置A1～A4具有两个开关电路1、2的例子，但也可以是具有一个开关电路1的结构。例如，图26表示在半导体装置A1中，具有开关电路1而不具有开关电路2的例子。
本公开的半导体装置不限于上述的实施方式。本公开的半导体装置的各部分的具体结构可以自由地进行各种设计变更。例如，本公开包含以下附记所记载的实施方式。
附记1.
一种半导体装置，具有：
第一MOSFET；以及
第一IGBT，
所述第一MOSFET的漏极与所述第一IGBT的集电极电连接，
所述第一MOSFET的源极与所述第一IGBT的发射极电连接，
所述第一MOSFET的元件耐压比所述第一IGBT的元件耐压大。
附记2.
根据附记1所述的半导体装置，其中，
所述第一MOSFET构成为包含SiC，
所述第一IGBT构成为包含Si。
附记3.
根据附记1或2所述的半导体装置，其中，
所述半导体装置还具有：
第一电力端子，其与所述第一MOSFET的所述漏极和所述第一IGBT的所述集电极导通；以及
第二电力端子，其与所述第一MOSFET的所述源极和所述第一IGBT的所述发射极导通，
从所述第一MOSFET的所述漏极到所述第一电力端子的第一导通路径的电感比从所述第一IGBT的所述集电极到所述第一电力端子的第二导通路径的电感小。
附记4.
根据附记3所述的半导体装置，其中，
所述半导体装置还具有：第一肖特基势垒二极管，其与所述第一MOSFET和所述第一IGBT并联电连接。
附记5.
根据附记4所述的半导体装置，其中，
所述第一肖特基势垒二极管构成为包含SiC。
附记6.
根据附记4或5所述的半导体装置，其中，
从所述第一肖特基势垒二极管到所述第一电力端子的第三导通路径的长度比所述第一导通路径的长度大且比所述第二导通路径的长度小。
附记7.
根据附记3～6中任一项所述的半导体装置，其中，
所述半导体装置还具有：
第二MOSFET；以及
第二IGBT，
所述第二MOSFET的漏极与所述第二IGBT的集电极电连接，
所述第二MOSFET的源极与所述第二IGBT的发射极电连接，
所述第二MOSFET的元件耐压比所述第二IGBT的元件耐压大。
附记8.
根据附记7所述的半导体装置，其中，
所述第二MOSFET构成为包含SiC，
所述第二IGBT构成为包含Si。
附记9.
根据附记7或8所述的半导体装置，其中，
所述半导体装置还具有：第三电力端子，其与所述第二MOSFET的所述源极和所述第二IGBT的所述发射极导通，
所述第二电力端子与所述第二MOSFET的所述漏极和所述第二IGBT的所述集电极导通，
从所述第二MOSFET的所述源极到所述第一电力端子的第四导通路径的电感比从所述第二IGBT的所述发射极到所述第一电力端子的第五导通路径的电感小。
附记10.
根据附记9所述的半导体装置，其中，
所述半导体装置还具有：第二肖特基势垒二极管，其与所述第二MOSFET以及所述第二IGBT并联电连接。
附记11.
根据附记10所述的半导体装置，其中，
所述第二肖特基势垒二极管构成为包含SiC。
附记12.
根据附记10或11所述的半导体装置，其中，
从所述第二肖特基势垒二极管到所述第一电力端子的第六导通路径的长度比所述第四导通路径的长度大且比所述第五导通路径的长度小。
附记13.
根据附记9～12中任一项所述的半导体装置，其中，
所述半导体装置还具有：
第一导电体，其与所述第一电力端子连接；
第二导电体，其与所述第二电力端子连接；以及
第三导电体，其与所述第三电力端子连接，
所述第一导电体包含：与所述第一MOSFET的所述漏极以及所述第一IGBT的所述集电极导通的第一焊盘部，
所述第二导电体包含：与所述第一MOSFET的所述源极、所述第一IGBT的所述发射极、所述第二MOSFET的所述漏极以及所述第二IGBT的所述集电极导通的第二焊盘部，
所述第三导电体包含：与所述第二MOSFET的所述源极以及所述第二IGBT的所述发射极导通的第三焊盘部。
附记14.
根据附记13所述的半导体装置，其中，
所述第一MOSFET和所述第二MOSFET分别是所述漏极和所述源极配置成在各自的厚度方向上分离的纵型结构，
所述第一IGBT和所述第二IGBT分别是所述集电极和所述发射极配置成在各自的厚度方向上分离的纵型结构。
附记15.
根据附记14所述的半导体装置，其中，
所述半导体装置还具有：
第一连接部件，其将所述第一MOSFET的所述源极和所述第二焊盘部电连接；以及
第二连接部件，其将所述第一IGBT的所述发射极和所述第二焊盘部电连接，
所述第一MOSFET的所述漏极和所述第一IGBT的所述集电极与所述第一焊盘部导通接合。
附记16.
根据附记15所述的半导体装置，其中，
所述半导体装置还具有：
第三连接部件，其将所述第二MOSFET的所述源极和所述第三焊盘部电连接；以及
第四连接部件，其将所述第二IGBT的所述发射极和所述第三焊盘部电连接，
所述第二MOSFET的所述漏极和所述第二IGBT的所述集电极与所述第二焊盘部导通接合。
附记17.
根据附记16所述的半导体装置，其中，
所述第一MOSFET和所述第一IGBT配置成沿着与所述第一焊盘部的厚度方向交叉的第一排列方向，
所述第二MOSFET和所述第二IGBT配置成沿着与所述第二焊盘部的厚度方向交叉的第二排列方向，
所述第一排列方向和所述第二排列方向是相同的方向。
附记18.
根据附记17所述的半导体装置，其中，
所述第一电力端子及所述第三电力端子在所述第一排列方向上相对于所述第一MOSFET位于所述第一IGBT的相反侧，且在所述第二排列方向上相对于所述第二MOSFET位于所述第二IGBT的相反侧。
符号说明
A1～A4：半导体装置 1、2：开关电路
11、21：MOSFET 11a、21a：主面
11b、21b：背面 111、211：漏极
112、212：源极 113、213：栅极
12、22：IGBT 12a、22a：主面
12b、22b：背面 121、221：集电极
122、222：发射极 123、223：栅极
13、23：SBD 13a、23a：主面
13b、23b：背面 131、231：阳极
132、232：阴极 3：支承部件
31：绝缘基板 31a：主面
31b：背面 311、312：贯通孔
313、314：开口部 32：主面金属层
321、322、323：电力布线部 321a、321b：焊盘部
322a、322b：焊盘部 322s：狭缝
323a、323b：焊盘部 323c：贯通孔
324A、324B：信号布线部 325A、325B：信号布线部
326、327、329：信号布线部 326a：贯通孔
33：背面金属层 331、332：电力布线部
331a、332a：开口部 331b、332b：贯通孔
34A、34B：导电板 35、35A、35B：绝缘板
36A、36B：绝缘板 371A、371B：信号布线部
372A、372B：信号布线部 391、392：金属部件
40：绝缘部件 41、42、43：电力端子
411、421、431：接合部 412、422、432：端子部
421a：连结部 421b：延展部
429：块材 44A、44B：信号端子
45A、45B：信号端子 46、47、49：信号端子
511、512、513、521、522、523：电力用连接部件
540A、540B、541A、541B、542A、542B：信号用连接部件
550A、550B、551A、551B、552A、552B：信号用连接部件
56、57：信号用连接部件 6：密封部件
61：树脂主面 62：树脂背面
631～634：树脂侧面 70：散热板
71：壳体 72：框部
73：顶板 741～744：端子台
75：树脂部件 TH：热敏电阻。

Claims (18)

1.一种半导体装置，具有：
第一MOSFET；以及
第一IGBT，
所述第一MOSFET的漏极与所述第一IGBT的集电极电连接，
所述第一MOSFET的源极与所述第一IGBT的发射极电连接，
所述第一MOSFET的元件耐压比所述第一IGBT的元件耐压大。
2.根据权利要求1所述的半导体装置，其中，
所述第一MOSFET构成为包含SiC，
所述第一IGBT构成为包含Si。
3.根据权利要求1或2所述的半导体装置，其中，
所述半导体装置还具有：
第一电力端子，其与所述第一MOSFET的所述漏极和所述第一IGBT的所述集电极导通；以及
第二电力端子，其与所述第一MOSFET的所述源极和所述第一IGBT的所述发射极导通，
从所述第一MOSFET的所述漏极到所述第一电力端子的第一导通路径的电感比从所述第一IGBT的所述集电极到所述第一电力端子的第二导通路径的电感小。
4.根据权利要求3所述的半导体装置，其中，
所述半导体装置还具有：第一肖特基势垒二极管，其与所述第一MOSFET和所述第一IGBT并联电连接。
5.根据权利要求4所述的半导体装置，其中，
所述第一肖特基势垒二极管构成为包含SiC。
6.根据权利要求4或5所述的半导体装置，其中，
从所述第一肖特基势垒二极管到所述第一电力端子的第三导通路径的长度比所述第一导通路径的长度大且比所述第二导通路径的长度小。
7.根据权利要求3～6中任一项所述的半导体装置，其中，
所述半导体装置还具有：
第二MOSFET；以及
第二IGBT，
所述第二MOSFET的漏极与所述第二IGBT的集电极电连接，
所述第二MOSFET的源极与所述第二IGBT的发射极电连接，
所述第二MOSFET的元件耐压比所述第二IGBT的元件耐压大。
8.根据权利要求7所述的半导体装置，其中，
所述第二MOSFET构成为包含SiC，
所述第二IGBT构成为包含Si。
9.根据权利要求7或8所述的半导体装置，其中，
所述半导体装置还具有：第三电力端子，其与所述第二MOSFET的所述源极和所述第二IGBT的所述发射极导通，
所述第二电力端子与所述第二MOSFET的所述漏极和所述第二IGBT的所述集电极导通，
从所述第二MOSFET的所述源极到所述第一电力端子的第四导通路径的电感比从所述第二IGBT的所述发射极到所述第一电力端子的第五导通路径的电感小。
10.根据权利要求9所述的半导体装置，其中，
所述半导体装置还具有：第二肖特基势垒二极管，其与所述第二MOSFET以及所述第二IGBT并联电连接。
11.根据权利要求10所述的半导体装置，其中，
所述第二肖特基势垒二极管构成为包含SiC。
12.根据权利要求10或11所述的半导体装置，其中，
从所述第二肖特基势垒二极管到所述第一电力端子的第六导通路径的长度比所述第四导通路径的长度大且比所述第五导通路径的长度小。
13.根据权利要求9～12中任一项所述的半导体装置，其中，
所述半导体装置还具有：
第一导电体，其与所述第一电力端子连接；
第二导电体，其与所述第二电力端子连接；以及
第三导电体，其与所述第三电力端子连接，
所述第一导电体包含：与所述第一MOSFET的所述漏极以及所述第一IGBT的所述集电极导通的第一焊盘部，
所述第二导电体包含：与所述第一MOSFET的所述源极、所述第一IGBT的所述发射极、所述第二MOSFET的所述漏极以及所述第二IGBT的所述集电极导通的第二焊盘部，
所述第三导电体包含：与所述第二MOSFET的所述源极以及所述第二IGBT的所述发射极导通的第三焊盘部。
14.根据权利要求13所述的半导体装置，其中，
所述第一MOSFET和所述第二MOSFET分别是所述漏极和所述源极配置成在各自的厚度方向上分离的纵型结构，
所述第一IGBT和所述第二IGBT分别是所述集电极和所述发射极配置成在各自的厚度方向上分离的纵型结构。
15.根据权利要求14所述的半导体装置，其中，
所述半导体装置还具有：
第一连接部件，其将所述第一MOSFET的所述源极和所述第二焊盘部电连接；以及
第二连接部件，其将所述第一IGBT的所述发射极和所述第二焊盘部电连接，
所述第一MOSFET的所述漏极和所述第一IGBT的所述集电极与所述第一焊盘部导通接合。
16.根据权利要求15所述的半导体装置，其中，
所述半导体装置还具有：
第三连接部件，其将所述第二MOSFET的所述源极和所述第三焊盘部电连接；以及
第四连接部件，其将所述第二IGBT的所述发射极和所述第三焊盘部电连接，
所述第二MOSFET的所述漏极和所述第二IGBT的所述集电极与所述第二焊盘部导通接合。
17.根据权利要求16所述的半导体装置，其中，
所述第一MOSFET和所述第一IGBT配置成沿着与所述第一焊盘部的厚度方向交叉的第一排列方向，
所述第二MOSFET和所述第二IGBT配置成沿着与所述第二焊盘部的厚度方向交叉的第二排列方向，
所述第一排列方向和所述第二排列方向是相同的方向。
18.根据权利要求17所述的半导体装置，其中，
所述第一电力端子及所述第三电力端子在所述第一排列方向上相对于所述第一MOSFET位于所述第一IGBT的相反侧，且在所述第二排列方向上相对于所述第二MOSFET位于所述第二IGBT的相反侧。
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JP5925364B2 (ja) * 2015-05-11 2016-05-25 三菱電機株式会社 電力用半導体装置
JP6376188B2 (ja) * 2015-11-04 2018-08-22 株式会社デンソー イグナイタ
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