CN107910308A - 用于半导体装置封装体的导电夹 - Google Patents
用于半导体装置封装体的导电夹 Download PDFInfo
- Publication number
- CN107910308A CN107910308A CN201710882206.5A CN201710882206A CN107910308A CN 107910308 A CN107910308 A CN 107910308A CN 201710882206 A CN201710882206 A CN 201710882206A CN 107910308 A CN107910308 A CN 107910308A
- Authority
- CN
- China
- Prior art keywords
- semiconductor device
- device package
- projection
- conductive clip
- lead frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
- H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
- H01L23/4952—Additional leads the additional leads being a bump or a wire
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49575—Assemblies of semiconductor devices on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
- H01L2224/401—Disposition
- H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
一种用于半导体装置封装体的导电夹。所述导电夹可包括多个从所述导电夹的表面延伸的突起,所述导电夹实际上焊接安装到所述半导体装置封装体的引线框架。所述突起稳定并最小化导电夹在焊料回流期间的倾斜和枢转的程度,所述倾斜和枢转可导致由于导电夹的表面与引线框架之间的焊料的厚度的变化而显现的稳定性问题。
Description
技术领域
本公开涉及用于半导体装置封装体的导电夹。
背景技术
半桥电路可包括两个模拟装置或开关。可在电源、功率转换器、发动机、整流器、驱动器电力电子以及其他应用中使用半桥电路。半桥电路通常保持在电路封装体内。半桥电路封装体可具有多个接触部,并且可包括多个导电路径或元件以将接触部彼此连接并连接到外部部件。
发明内容
本公开涉及半导体封装。特别地,本公开涉及一种用于半导体装置封装体的导电夹。在一个示例中,导电夹包括多个突起,每个突起均从导电夹的表面延伸,所述导电夹实际上被焊接安装到半导体装置封装体的引线框架。在另一示例中,导电夹包括多个突起,每个突起均从导电夹的表面延伸,所述导电夹实际上被焊接安装到半导体装置封装体的引线框架,并且还包括多个突起,每个突起均从导电夹的表面延伸,所述导电夹实际上被焊接安装到至少一个电部件,该电部件转而被焊接安装到半导体装置封装体的引线框架。在这两个示例中,从实际上被焊接安装到半导体装置封装体的引线框架的导电夹的表面延伸的突起将导电夹的表面与引线框架之间的焊料的厚度保持为大于或等于突起的从导电夹的表面测量的长度的厚度。通过这样做,防止了由于在导电夹的表面与引线框架之间的界面处的过薄的焊接连接结构而可显现的电路性能和可靠性问题。
附图说明
图1是根据本公开的包括导电夹的功率转换器的方框图。
图2是图1的导电夹的透视图。
图3是包括图1的功率转换器和导电夹的半导体装置封装体的分解图。
图4是图3的半导体装置封装体的第一透视图。
图5是图3的半导体装置封装体的第二透视图。
图6是图3的半导体装置封装体的第三透视图。
图7A是图3的半导体装置封装体的第一侧视图。
图7B是图3的半导体装置封装体的第二侧视图。
图7C是图3的半导体装置封装体的第三视图。
图8是为图7A-图7C的示例中的每一个示出焊接线应力关于温度的数据图。
具体实施方式
本公开涉及用于半导体装置封装体的导电夹。在一个示例中,导电夹包括多个突起,每个突起均从导电夹的表面延伸,所述导电夹实际上被焊接安装到半导体装置封装体的引线框架。在另一示例中,导电夹包括多个突起,每个突起均从导电夹的表面延伸,所述导电夹实际上被焊接安装到半导体装置封装体的引线框架,并且还包括多个突起,每个突起均从导电夹的表面延伸,所述导电夹实际上被焊接安装到至少一个电部件,该电部件转而被焊接安装到半导体装置封装体的引线框架。在这两个示例中,从实际上被焊接安装到半导体装置封装体的引线框架的导电夹的表面延伸的突起将导电夹的表面与引线框架之间的焊料的厚度保持为大于或等于突起的从导电夹的表面测量的长度的厚度。通过这样做,防止了由于在导电夹的表面与引线框架之间的界面处的过薄的焊接连接结构而可显现的电路性能和可靠性问题。
图1是根据本公开的包括导电夹102的功率转换器100的方框图。通常,导电夹102被构造和/或布置成呈现从导电夹102的表面延伸的突起,所述导电夹102实际上被焊接安装到半导体装置封装体的引线框架。所述突起将导电夹102的表面与引线框架之间的焊料的厚度保持为大于或等于突起的从导电夹102的表面测量的长度的厚度,如下文结合图2进行详细描述的那样。
对于功率转换器100,功率转换器100可包括多相功率转换器,诸如用于将输入DC信号转换为具有降压电压的输出DC信号的半桥直流到直流(DC到DC)降压转换器。对于每相,多相功率转换器可包括半桥电路和电感器。作为DC到DC降压转换器,功率转换器100可用作各种应用中的电压调节器。在一些示例中,功率转换器100可被设计以用于利用高电流和/或电压的大功率应用。然而,本公开的技术可应用于其它电路和配置,例如包括多相功率转换器的其它功率转换器。
在所示的示例中,功率转换器100包括以特定拓扑耦接在一起的晶体管104、106和控制电路108。尽管功率转换器100可包含比图1所示更多或更少的部件。功率转换器100还包括输入节点110、开关节点112和参考节点114,以及图1中未明确示出的其他节点。通常,节点110、112和114中的每一个均被配置为连接到一个或一个以上外部部件。例如,如图1所示那样,输入节点110可连接到电源,开关节点112可连接到转而与电容器118串联连接的电感器116,参考节点114可连接到诸如参考地的参考电压。附加地,控制电路108可通过节点(未示出)连接到外部电路。电感器116和电容器118均处在功率转换器100外在图1中示出。然而,在一些示例中,功率转换器100可包括电感器116和电容器118中的一个或两者。
尽管晶体管104、106中的每一个均在图1中示出为金属氧化物半导体场效应晶体管(MOSFET:metal-oxide semiconductor field-effect transistor),但可设想可使用电特性为电压控制的任何电气装置。例如,晶体管104、106可包括双极结型晶体管(BJT:bipolar junction transistor)、绝缘栅双极晶体管(IGBT:insulated-gate bipolartransistor)、高电子迁移率晶体管HEMT(high-electron-mobility transistor)、氮化镓(GaN:gallium-nitride)基晶体管和/或为电压控制的其他元件。晶体管104、106可包括n型晶体管或p型晶体管。例如,n型MOSFET可包括用于电子流过负载端子之间的p衬底的n沟道。在一些示例中,晶体管104、106可包括诸如二极管的其它电压控制的装置。晶体管104、106还可包括与晶体管并联连接的续流二极管,以防止晶体管104、106的反向击穿。在一些示例中,晶体管104、106可作为开关或压控电阻装置工作。
在一个示例中,晶体管104、106可包括纵向功率晶体管。对于纵向功率晶体管,源极端子和漏极端子可在晶体管的相反侧之上或相反的表面之上。纵向功率晶体管中的漏极源极电流可从顶部到底部或从底部到顶部流过晶体管。在其他示例中,晶体管104、106可包括两个以上的晶体管,诸如在多相功率转换器或其他更复杂的电源电路中。例如,在多相功率转换器中,对于每相,功率转换器100可具有的一个高压侧晶体管和一个低压侧晶体管。因此,多相功率转换器可包括如图1所示的功率转换器100的一个或一个以上复制。
图1示出具有三个端子:漏极(D)、源极(S)和栅极(G)的晶体管104、106。漏极和源极可以是负载端子,栅极可以是控制端子。电流可基于栅极处的电压在晶体管104、106的漏极与源极之间通过导电夹102流动。更具体地,电流可基于晶体管104的栅极处的电压从输入节点110通过晶体管104的漏极和源极流动到相应于导电夹102的开关节点112。电流可基于晶体管106的栅极处的电压从相应于导电夹102的开关节点112通过晶体管106的漏极和源极流动到参考节点114。晶体管104可包括高压侧晶体管,晶体管106可包括低压侧晶体管。
晶体管104、106可包括各种材料化合物,例如硅(Si)、碳化硅(SiC)、氮化镓(GaN)或一种或一种以上半导体材料的任何其它组合。为利用一些电路中的更高的功率密度要求,功率转换器可在较高频率下工作。磁学和更快速开关中的进步,例如氮化镓(GaN)开关,可支持较高频率转换器。这些较高频率电路可需要以比较低频率电路更精确的定时发送的控制信号。
控制电路108可将诸如脉冲宽度调制(PWM:pulse-width modulated)信号、脉冲密度调制(PDM:pulse density modulation)信号或其它调制信号的调制信号传送到晶体管104、106的控制端子。图1将控制电路108示出为一个部件,但是控制电路108可包括作为分离的部件的调制控制电路和驱动器电路。在这种实施方式中,PWM控制电路和驱动器电路中的一个或两者可位于功率转换器100外。如图1所示的导体夹102、晶体管104、106和控制电路108一起可包括半导体装置封装体,例如芯片嵌入式衬底、集成电路或任何其它合适的封装体。
电感器116可包括线圈电感器或任何合适的电感器。电感器116可连接到开关节点112和输出节点120。电感器116可阻碍交流(AC:alternating-current)电的流动,同时允许DC电在开关节点112与输出节点120之间流动。
电容器118可包括薄膜电容器、电解电容器、陶瓷电容器或任何合适类型的电容器。电容器118可连接到输出节点120和参考节点114。电容器118可阻碍DC电流的流动,同时允许AC电流在输出节点120与参考节点114之间流动。电容器118可作为用于输出节点120处的电压的平滑电容器,以缓和输出节点120处的电压的波动。
如上所述,功率转换器100的导电夹102被构造和/或布置成呈现从导电夹102的表面延伸的突起,所述导电夹102实际上被焊接安装到半导体装置封装体的引线框架。所述突起将导电夹102的表面与引线框架之间的焊料的厚度保持为大于或等于突起的从导电夹102的表面测量的长度的厚度。图2是图1的导电夹102的透视图。
在图2的示例中,导电夹102包括多个突起122,每个突起122均从导电夹102的脚段102A的表面124延伸。实际上,导电夹102沿导电夹102的脚段102A的表面124,被焊接安装到半导体装置封装体的引线框架。可选地,导电夹102包括多个突起126,每个突起126均从导电夹102的主体段102B的表面128延伸。实际上,导电夹102沿导电夹102的主体段102B的表面128被焊接安装到至少一个电部件,该电气部件转而被焊接安装到半导体装置封装体的引线框架。这种半导体装置封装体的示例在图3-图6中示出。
图3是包括图1的功率转换器100和导电夹102的半导体装置封装体200的分解图。图4是图3的半导体装置封装体200的第一透视图。图5是图3的半导体装置封装体200的第二透视图。图6是图3的半导体装置封装体200的第三透视图。
参考图3,示例半导体装置封装体200包括分段的引线框架130,晶体管104、106中的每一个和控制电路108通过相应的焊接焊盘焊接安装到引线框架130。接着,导电夹102通过相应的焊接焊盘焊接安装到晶体管104、106中的每一个并焊接安装到引线框架130。例如,晶体管104的漏极端子(参见图1)通过焊接焊盘132A焊接安装到引线框架130的第一段130A。这由图3中的断续线示出。
附加地,晶体管106的源极端子(参见图1)通过焊接焊盘132B焊接安装到引线框架130的第二段130B,晶体管106的栅极端子通过焊接焊盘132C焊接安装到引线框架130的第三段130C。控制电路108通过焊接焊盘132D焊接安装到引线框架130的第二段130B。接着,导电夹102通过焊接焊盘132E沿导电夹102的主体段102B的表面128(参见图2)焊接安装到晶体管104的源极端子(参见图1),并且通过焊接焊盘132F沿导电夹102的主体段102B的表面128焊接安装到晶体管106的漏极端子。最后,导电夹102通过焊接线132G沿导电夹102(参见图2)的脚段102A的表面124(参见图2)焊接安装到引线框架130的第四段130D。
在该示例中,晶体管104、106包括纵向功率晶体管,据此晶体管104的漏极端子连接到引线框架130的一部分,相应于功率转换器100的输入节点110(参见图1)的第一段130A,晶体管106的源极端子连接到引线框架130的一部分,相应于功率转换器100的参考节点114的第二段130B。然而,晶体管104的源极端子和晶体管106的漏极端子连接到引线框架130的一部分,相应于功率转换器100的开关节点112的第四段130D。
因此,半导体装置封装体200的部件与半导体装置封装体200外的部件之间的电连接结构可经由引线框架130建立。半导体装置封装体200本身的部件之间的电连接结构可经由引线结合134,直接或间接地经由引线框架130建立。例如,附加地参考图4,在控制电路108与晶体管104的栅极端子(参见图1)之间经由引线结合134A建立直接的电连接结构,并且在控制电路108与晶体管106的栅极端子之间经由连接到引线框架130的第三段130C的引线结合134B建立间接的电连接结构。
如上所述,导电夹102可通过焊接焊盘132E沿导电夹102的主体段102B的表面128焊接安装到晶体管104的源极端子,并通过焊接焊盘132F沿导电夹102的主体段102B的表面128焊接安装到晶体管106的漏极端子。导电夹102通过焊接线132G沿导电夹102的脚段102A的表面124也焊接安装到引线框架130的第四段130D。在焊料回流期间,焊接焊盘132E、焊接焊盘132F和焊接线132G中的每个的焊料处于液相,导电夹102浮在液相焊料之上,因此易于枢转和倾斜。
通常,沿如图2所示的导电夹102的主体段102B的表面128布置成交错图案的突起126,使导电夹102稳定并使导电夹102在焊料回流期间的枢转和倾斜的程度最小化。沿如图2所示的导电夹102的脚段102A的表面124以特定的间距布置的突起122,将焊接线132G的厚度保持为大于或等于突起122的从导电夹102的脚段102A的表面124测量的长度的厚度,而无论导电夹102在焊料回流期间的枢转和倾斜的程度如何。当沿导电夹102的脚段102A的表面124的区域处,焊接线132G的厚度过薄时,功率转换器100可显现性能和可靠性问题。
性能问题可能表现为功率效率的降低,这是由于当焊接线132G的沿表面124的厚度过薄时,导电夹102的脚段102A的表面124与引线框架130的第四段130D之间的界面处的电阻或阻抗增加,由于当焊接焊盘132E、132F中的一个或两者的沿表面128的厚度过薄时,导电夹102的主体段102B的表面128与晶体管104、106中的一个或两者之间的界面处的电阻或阻抗的增加,并且由于当导电夹102的枢转和倾斜足够大使得导电夹102的主体段102B的表面128与焊接焊盘132E、132F中的一个或两者之间的接触面积减少时,导电夹102的主体段102B的表面128与晶体管104、106中的一个或两者之间的界面处的电阻或阻抗增加。可靠性问题可表现为功率转换器100的使用寿命的降低,这是由于当导电夹102的脚段102A的表面124与引线框架130的第四段130D之间的界面处的焊接线132G的厚度过薄时,焊接线132G的内置应力的增加,其可增加焊接线132G随时间劣化的风险。这些影响在图7A-图7C和图8中示出。
图7A是图3的半导体装置封装体200的第一侧视图。图7B是图3的半导体装置封装体200的第二侧视图。图7C是图3的半导体装置封装体200的第三侧视图。图8是为图7A-图7C的示例中的每一个示出焊接线132G中的应力关于温度的数据图。
图7A中,导电夹102没有呈现沿半导体装置封装体200的长轴线L的任何倾斜,以角度α=90°表示。在该示例中,焊接线132G的沿导电夹102的脚段102A的表面124的长度的,在突起122之间的厚度是最大的。这在图6中示出,其中,焊接线132G的沿导电夹102的脚段102A的表面124的长度A、B的,在突起122之间的厚度是最大的,并且大于突起122的从导电夹102的脚段102A的表面测量的长度。参考图8,当导电夹102不沿半导体装置封装体200的长轴线L呈现任何倾斜时,由趋势802在260℃(板安装回流温度)、150℃(最大可靠性应力测试温度)和-65℃(最小可靠性应力测试温度)表示的焊接线132G关于温度的内置应力显示为最小。附加地,沿图7A的示例中的长度A、B的焊接线132G的厚度足够大,使得导电夹102的脚段102A的表面124与引线框架130的第四段130D之间的界面处的电阻或阻抗不会不利地影响功率转换器100的功率效率。
图7B中,导电夹102呈现出沿半导体装置封装体200的长轴线L的最大倾斜,以角度γ<α=90°表示。在该示例中,焊接线132G的沿导电夹102的脚段102A的表面124的长度的,在突起122之间的厚度是最小的,并且等于突起122的从导电夹102的脚段102A的表面124测量的长度。这是因为突起122(参见图2)的顶表面或端表面与引线框架130的第四段130D接触,并且在无倾斜情境下(参见图7A),当突起122的顶表面或端表面与引线框架130的第四段130D接触时,假设突起122的长度等于突起126的长度,突起126(参见图2)的表面的顶部或末端将分别与晶体管104的源极端子和晶体管106的漏极端子接触。这在图6中示出,其中,焊接线132G的沿导电夹102的脚段102A的表面124的长度A、B的,在突起122之间的厚度等于突起122的从导电夹102的脚段102A的表面124测量的长度。参考图8,由趋势804在260℃、150℃和-65℃处表示的焊接线132关于温度的内置应力显示为大于当导电夹102不呈现沿半导体装置封装体200的长轴线L的任何倾斜时(参见图7A)的内置应力。附加地,焊接线132G的沿图7B的示例中的长度A、B的厚度足够大,使得导电夹102的脚段102A的表面124与引线框架130的第四段130D之间的界面处的电阻或阻抗不会不利地影响功率转换器100的功率效率。
图7C中,从导电夹102省略了突起122,以说明导电夹102在没有突起122与具有突起122(参见图7B)的情况下沿长轴线L的最大倾斜之间的差异。这由角度β表示,其中90o=α>γ>β。在这个示例中,焊接线132G的沿导电夹102的脚段102A的表面124的长度A、B的,在突起122之间的厚度小于突起122的从导电夹102的脚段102A的表面124测量的长度(使用突起122的长度作为基准,即使在本示例中省略了突起122)。这在图6中示出,其与上文结合图7A所示和描述的相反,据此焊接线132G的沿导电夹102的脚段102A的表面124的长度A、B的,在突起122之间的厚度显示为大于突起122的从导电夹102的脚段102A的表面124测量的长度。参考图8,由趋势806在260℃、150℃和-65℃处表示的图7C的示例中的焊接线132G关于温度的内置应力显示为显著大于由与图7B的示例相关联的趋势804表示的内置应力。附加地,焊接线132G的沿图7B的示例中的长度A、B的厚度足够薄,使得导电夹102的脚段102A的表面124与引线框架130的第四段130D之间的界面处的电阻或阻抗不会不利地影响功率转换器100的功率效率。
如本文所讨论的,本公开的导电夹包括多个突起,每个突起均从导电夹的表面延伸,所述导电夹实际上被焊接安装到半导体装置封装体的引线框架。可选地,本公开的导电夹也可包括多个突起,每个突起均从导电夹的表面延伸,所述导电夹实际上被焊接安装到至少一个电部件,该电部件转而被焊接安装到半导体装置封装体的引线框架。从实际上被焊接安装到半导体装置封装体的引线框架的导电夹的表面延伸的突起将导电夹的表面与引线框架之间的焊料的厚度保持为大于或等于突起的从导电夹的表面测量的长度的厚度。通过这样做,防止了由于在导电夹的表面与引线框架之间的界面处的过薄的焊接连接结构而可显现的电路性能和可靠性问题。
在一个示例实施方式中,半导体装置封装体包括引线框架、焊接安装到引线框架的至少一个晶体管和导电夹,所述导电夹具有第一表面和第二表面,并且沿第一表面焊接安装到至少一个晶体管,而且通过厚度为大于或等于从第二表面延伸的至少一个突起的长度的焊料沿第二表面焊接安装到引线框架。示例实施方式关于突起122与结合至少图7A-图7B所示和描述的相一致,并且可设想突起122的长度可被限定,以便确保半导体装置封装体的电力效率和电路的工作寿命不受损害或影响。例如,突起122的长度可被限定为20μm的标称值,公差为+10μm/-0μm,这可等效于根据规范限定的最小焊料厚度。在一些示例中,也可限定突起126的长度为20μm的标称值,公差为+10μm/-0μm,这可等效于根据规范限定的最小焊料厚度。其它示例是可能的。
在示例实施方式中,至少一个突起的端表面邻接引线框架。示例实施方式关于突起122与结合至少图7B所示和描述的相一致,其中突起122接触引线框架130的第四段130D。
在示例实施方式中,至少一个突起的端表面与引线框架偏离开焊料的厚度的一部分(fraction)。当突起122不接触引线框架130的第四段130D时,示例实施方式关于突起122与结合至少图6所示和描述的相一致。
在一个示例实施方式中,沿至少一个突起的长度的横截面选自矩形、圆形和多边形中的一种。通常,所述至少一个突起可被制造成呈现任何横截面,但是所述至少一个突起具有基本上平坦的端表面可是有利的。示例实施方式关于突起122或突起126与结合至少图2所示和描述的相一致,突起122或突起126中的每一个均呈现基本上平坦的端表面,但是沿长度可呈现任何横截面的几何形状。
附加地,以下编号的示例示出本公开的一个或一个以上方面。
示例1:一种半导体装置封装体包括引线框架、焊接安装到引线框架的至少一个晶体管和导电夹,所述导电夹具有第一表面和第二表面,并且沿第一表面焊接安装到至少一个晶体管,而且通过厚度为大于或等于从第二表面延伸的至少一个突起的长度的焊料沿第二表面焊接安装到引线框架。
示例2:示例1的半导体装置封装体,其中,所述至少一个突起的端表面邻接引线框架。
示例3:示例1-2的任何组合的半导体装置封装体,其中,所述至少一个突起的端表面与引线框架偏离开焊料的厚度的一部分。
示例4:示例1-3的任何组合的半导体装置封装体,其中,沿所述至少一个突起的长度的横截面选自以下中的一种:矩形;圆形;和多边形。
示例5:示例1-4的任何组合的半导体装置封装体,其中,导电夹通过厚度为大于或等于从第一表面延伸的至少一个突起的长度的焊料,沿第一表面焊接安装到所述至少一个晶体管。
示例6:示例1-5的任何组合的半导体装置封装体,其中,所述至少一个突起的端表面邻接至少一个晶体管的表面。
示例7:示例1-6的任何组合的半导体装置封装体,其中,所述至少一个突起的端表面与所述至少一个晶体管的表面偏离开焊料的厚度的一部分。
示例8:示例1-7的任何组合的半导体装置封装体,其中,沿所述至少一个突起的长度的横截面选自以下中的一种:矩形;圆形;和多边形。
示例9:一种半导体装置封装体,所述半导体装置封装体包括:引线框架、均被焊接安装到所述引线框架的多个晶体管和导电夹,所述导电夹具有第一表面和第二表面,并且通过厚度大于或等于从第一表面延伸的第一多个突起中的一个突起的长度的第一厚度的焊料,沿第一表面焊接安装到引线框架,并且通过厚度大于或等于从第二表面延伸的第二多个突起中的一个突起的长度的第二厚度的焊料,沿第二表面焊接安装到多个晶体管中的每一个。
示例10:示例9的半导体装置封装体,还包括控制器,所述控制器焊接安装到引线框架并且被配置成用来驱动多个晶体管中的每一个,以在导电夹上产生大于或小于输入到多个晶体管中的一个的电压的电压。
示例11:示例9-10的任何组合的半导体装置封装体,其中,从第一表面延伸的第一多个突起中的所述一个突起的端表面邻接引线框架。
示例12:示例9-11的任何组合的半导体装置封装体,其中,从第一表面延伸的第一多个突起中的所述一个突起的端表面与引线框架偏离开焊料的第一厚度的一部分。
示例13:示例9-12的任何组合的半导体装置封装体,其中,沿从第一表面延伸的第一多个突起中的所述一个突起的长度的横截面选自以下中的一种:矩形;圆形;和多边形。
示例14:示例9-13的任何组合的半导体装置封装体,其中,从第一表面延伸的第一多个突起沿第一表面的线以特定的间距分开。
示例15:示例9-14的任何组合的半导体装置封装体,其中,从第二表面延伸的第二多个突起中的所述一个突起的端表面邻接多个晶体管中的一个的表面。
示例16:示例9-15的任何组合的半导体装置封装体,其中,从第二表面延伸的第二多个突起中的所述一个突起的端表面与多个晶体管中的一个的表面偏离开焊料的第二厚度的一部分。
示例17:示例9-16的任何组合的半导体装置封装体,其中,沿从第二表面延伸的第二多个突起中的所述一个突起的长度的横截面选自以下中的一种:矩形;圆形;和多边形。
示例18:示例9-17的任何组合的半导体装置封装体,其中,从第二表面延伸的第二多个突起沿第二表面空间交错。
示例19:示例9-18的任何组合的半导体装置封装体,其中,导电夹的第一表面与导电夹的第二表面非共线。
示例20:一种半导体装置封装体,所述半导体装置封装体包括:引线框架、每个均被焊接安装到引线框架的多个晶体管和导电夹,所述导电夹具有第一表面和第二表面,并且通过厚度大于或等于从第一表面延伸的并且沿第一表面的线以特定的间距分开的第一多个突起中的一个突起的长度的第一厚度的焊料,沿第一表面焊接安装到引线框架,并且通过厚度大于或等于从第二表面延伸的并且沿第二表面空间交错的第二多个突起中的一个突起的长度的第二厚度的焊料,沿第二表面焊接安装到多个晶体管中的每一个。
已经描述了本公开的各种示例。深入考虑了所描述的系统、操作或功能的任何组合。这些和其他示例在下文的权利要求的范围内。
Claims (20)
1.一种半导体装置封装体,所述半导体装置封装体包括:
引线框架;
焊接安装到所述引线框架的至少一个晶体管;和
导电夹,所述导电夹具有第一表面和第二表面,并且沿所述第一表面焊接安装到所述至少一个晶体管,而且通过厚度大于或等于从所述第二表面延伸的至少一个突起的长度的焊料沿所述第二表面焊接安装到所述引线框架。
2.根据权利要求1所述的半导体装置封装体,其中,所述至少一个突起的端表面邻接所述引线框架。
3.根据权利要求1所述的半导体装置封装体,其中,所述至少一个突起的端表面与所述引线框架偏离开焊料的厚度的一部分。
4.根据权利要求1所述的半导体装置封装体,其中,沿所述至少一个突起的长度的横截面选自以下中的一种:矩形;圆形;和多边形。
5.根据权利要求1所述的半导体装置封装体,其中,所述导电夹通过厚度大于或等于从所述第一表面延伸的至少一个突起的长度的焊料,沿所述第一表面焊接安装到所述至少一个晶体管。
6.根据权利要求5所述的半导体装置封装体,其中,所述至少一个突起的端表面邻接所述至少一个晶体管的表面。
7.根据权利要求5所述的半导体装置封装体,其中,所述至少一个突起的端表面与所述至少一个晶体管的表面偏离开焊料的厚度的一部分。
8.根据权利要求5所述的半导体装置封装体,其中,沿所述至少一个突起的长度的横截面选自以下中的一种:矩形;圆形;和多边形。
9.一种半导体装置封装体,所述半导体装置封装体包括:
引线框架;
均焊接安装到所述引线框架的多个晶体管;和
导电夹,所述导电夹具有第一表面和第二表面,并且通过厚度大于或等于从所述第一表面延伸的第一多个突起中的一个突起的长度的第一厚度的焊料,沿所述第一表面焊接安装到所述引线框架,并且通过厚度大于或等于从所述第二表面延伸的第二多个突起中的一个突起的长度的第二厚度的焊料,沿所述第二表面焊接安装到所述多个晶体管中的每一个。
10.根据权利要求9所述的半导体装置封装体,其中,所述半导体装置封装体还包括控制器,所述控制器焊接安装到所述引线框架,并且被配置成用来驱动所述多个晶体管中的每一个,以在所述导电夹上产生大于或小于输入到所述多个晶体管中的一个的电压的电压。
11.根据权利要求9所述的半导体装置封装体,其中,从所述第一表面延伸的所述第一多个突起中的所述一个突起的端表面邻接所述引线框架。
12.根据权利要求9所述的半导体装置封装体,其中,从所述第一表面延伸的所述第一多个突起中的所述一个突起的端表面与所述引线框架偏离开焊料的所述第一厚度的一部分。
13.根据权利要求9所述的半导体装置封装体,其中,沿从所述第一表面延伸的所述第一多个突起中的所述一个突起的所述长度的横截面选自以下中的一种:矩形;圆形;和多边形。
14.根据权利要求9所述的半导体装置封装体,其中,从所述第一表面延伸的所述第一多个突起沿所述第一表面的线以特定的间距分开。
15.根据权利要求9所述的半导体装置封装体,其中,从所述第二表面延伸的所述第二多个突起中的所述一个突起的端表面邻接所述多个晶体管中的一个的表面。
16.根据权利要求9所述的半导体装置封装体,其中,从所述第二表面延伸的所述第二多个突起中的所述一个突起的端表面与所述多个晶体管中的一个的表面偏离开焊料的所述第二厚度的一部分。
17.根据权利要求9所述的半导体装置封装体,其中,沿从所述第二表面延伸的所述第二多个突起中的所述一个突起的所述长度的横截面选自以下中的一种:矩形;圆形;和多边形。
18.根据权利要求9所述的半导体装置封装体,其中,从所述第二表面延伸的所述第二多个突起沿所述第二表面空间交错。
19.根据权利要求9所述的半导体装置封装体,其中,所述导电夹的第一表面与所述导电夹的第二表面非共线。
20.一种半导体装置封装体,所述半导体装置封装体包括:
引线框架;
均焊接安装到所述引线框架的多个晶体管;和
导电夹,所述导电夹具有第一表面和第二表面,并且通过厚度大于或等于从所述第一表面延伸的并且沿所述第一表面的线以特定的间距分开的第一多个突起中的一个突起的长度的第一厚度的焊料沿所述第一表面焊接安装到所述引线框架,并且通过厚度大于或等于从所述第二表面延伸的并且沿所述第二表面空间交错的第二多个突起中的一个突起的长度的第二厚度的焊料沿所述第二表面焊接安装到所述多个晶体管中的每一个。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/282,505 | 2016-09-30 | ||
US15/282,505 US9941193B1 (en) | 2016-09-30 | 2016-09-30 | Semiconductor device package having solder-mounted conductive clip on leadframe |
Publications (1)
Publication Number | Publication Date |
---|---|
CN107910308A true CN107910308A (zh) | 2018-04-13 |
Family
ID=61623735
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201710882206.5A Pending CN107910308A (zh) | 2016-09-30 | 2017-09-26 | 用于半导体装置封装体的导电夹 |
Country Status (3)
Country | Link |
---|---|
US (1) | US9941193B1 (zh) |
CN (1) | CN107910308A (zh) |
DE (1) | DE102017216888A1 (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113410185A (zh) * | 2021-06-04 | 2021-09-17 | 深圳真茂佳半导体有限公司 | 功率半导体器件封装结构及其制造方法 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10283699B2 (en) * | 2016-01-29 | 2019-05-07 | Avago Technologies International Sales Pte. Limited | Hall-effect sensor isolator |
US20210159157A1 (en) * | 2019-11-26 | 2021-05-27 | Semiconductor Components Industries, Llc | Semiconductor clip and related methods |
DE102020109703A1 (de) | 2020-04-07 | 2021-10-07 | Infineon Technologies Ag | Halbleitergehäuse und verfahren zu seiner herstellung |
KR20220029128A (ko) * | 2020-09-01 | 2022-03-08 | 삼성전자주식회사 | 반도체 패키지 |
EP3975225A1 (en) * | 2020-09-24 | 2022-03-30 | Infineon Technologies Austria AG | Semiconductor module |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080044946A1 (en) * | 2005-11-18 | 2008-02-21 | Cruz Erwin Victor R | Semiconductor die package using leadframe and clip and method of manufacturing |
US20090121330A1 (en) * | 2007-11-08 | 2009-05-14 | Randolph Cruz | Clip Mount For Integrated Circuit Leadframes |
US20090218673A1 (en) * | 2005-09-13 | 2009-09-03 | Ming Sun | Semiconductor package having a bridge plate connection |
US7859089B2 (en) * | 2006-05-04 | 2010-12-28 | International Rectifier Corporation | Copper straps |
CN102867804A (zh) * | 2011-07-06 | 2013-01-09 | 英飞凌科技股份有限公司 | 包括具有突出体的接触片的半导体器件及其制造方法 |
CN103219330A (zh) * | 2008-09-10 | 2013-07-24 | 瑞萨电子株式会社 | 半导体器件 |
CN104979320A (zh) * | 2014-04-07 | 2015-10-14 | 恩智浦有限公司 | 用于与半导体器件的连接的引线 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7804131B2 (en) * | 2006-04-28 | 2010-09-28 | International Rectifier Corporation | Multi-chip module |
US7495323B2 (en) * | 2006-08-30 | 2009-02-24 | Semiconductor Components Industries, L.L.C. | Semiconductor package structure having multiple heat dissipation paths and method of manufacture |
US20090261461A1 (en) * | 2008-04-16 | 2009-10-22 | Steven Sapp | Semiconductor package with lead intrusions |
US8354740B2 (en) * | 2008-12-01 | 2013-01-15 | Alpha & Omega Semiconductor, Inc. | Top-side cooled semiconductor package with stacked interconnection plates and method |
US9508633B2 (en) * | 2011-08-22 | 2016-11-29 | Texas Instruments Incorporated | High performance power transistor having ultra-thin package |
JP6161251B2 (ja) * | 2012-10-17 | 2017-07-12 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
US9515060B2 (en) * | 2013-03-20 | 2016-12-06 | Infineon Technologies Austria Ag | Multi-chip semiconductor power device |
US20150348881A1 (en) * | 2014-05-29 | 2015-12-03 | Texas Instruments Incorporated | Solder Coated Clip And Integrated Circuit Packaging Method |
KR20160033870A (ko) * | 2014-09-18 | 2016-03-29 | 제엠제코(주) | 클립 구조체를 이용한 반도체 패키지 |
US9683278B2 (en) * | 2015-06-08 | 2017-06-20 | Infineon Technologies Ag | Diffusion solder bonding using solder preforms |
US9620440B1 (en) * | 2016-02-25 | 2017-04-11 | Texas Instruments Incorporated | Power module packaging with dual side cooling |
US9496208B1 (en) * | 2016-02-25 | 2016-11-15 | Texas Instruments Incorporated | Semiconductor device having compliant and crack-arresting interconnect structure |
-
2016
- 2016-09-30 US US15/282,505 patent/US9941193B1/en active Active
-
2017
- 2017-09-25 DE DE102017216888.9A patent/DE102017216888A1/de active Pending
- 2017-09-26 CN CN201710882206.5A patent/CN107910308A/zh active Pending
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090218673A1 (en) * | 2005-09-13 | 2009-09-03 | Ming Sun | Semiconductor package having a bridge plate connection |
US20080044946A1 (en) * | 2005-11-18 | 2008-02-21 | Cruz Erwin Victor R | Semiconductor die package using leadframe and clip and method of manufacturing |
US7859089B2 (en) * | 2006-05-04 | 2010-12-28 | International Rectifier Corporation | Copper straps |
US20090121330A1 (en) * | 2007-11-08 | 2009-05-14 | Randolph Cruz | Clip Mount For Integrated Circuit Leadframes |
CN103219330A (zh) * | 2008-09-10 | 2013-07-24 | 瑞萨电子株式会社 | 半导体器件 |
CN102867804A (zh) * | 2011-07-06 | 2013-01-09 | 英飞凌科技股份有限公司 | 包括具有突出体的接触片的半导体器件及其制造方法 |
CN104979320A (zh) * | 2014-04-07 | 2015-10-14 | 恩智浦有限公司 | 用于与半导体器件的连接的引线 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113410185A (zh) * | 2021-06-04 | 2021-09-17 | 深圳真茂佳半导体有限公司 | 功率半导体器件封装结构及其制造方法 |
CN113410185B (zh) * | 2021-06-04 | 2021-12-14 | 深圳真茂佳半导体有限公司 | 功率半导体器件封装结构及其制造方法 |
Also Published As
Publication number | Publication date |
---|---|
US9941193B1 (en) | 2018-04-10 |
US20180096920A1 (en) | 2018-04-05 |
DE102017216888A1 (de) | 2018-04-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10896896B2 (en) | Semiconductor device comprising PN junction diode and schottky barrier diode | |
CN107910308A (zh) | 用于半导体装置封装体的导电夹 | |
US9685879B2 (en) | Power semiconductor module and power conversion device | |
CN106158839B (zh) | 半导体器件 | |
US10756057B2 (en) | Half-bridge power semiconductor module and method of manufacturing same | |
JP6425380B2 (ja) | パワー回路およびパワーモジュール | |
US9941255B2 (en) | Power semiconductor module | |
CN109417051A (zh) | 具有鲁棒性的低电感功率模块封装 | |
CN105702639A (zh) | 具有堆叠的单独封装的功率器件的集成功率组件 | |
CN107769520A (zh) | 附接到电感器的功率级 | |
CN114914235A (zh) | 多芯片并联非对称碳化硅模块的封装结构及封装方法 | |
US11133303B2 (en) | Semiconductor device and semiconductor arrangement comprising semiconductor devices | |
US10128173B2 (en) | Common contact leadframe for multiphase applications | |
JP5865422B2 (ja) | 電子回路 | |
EP3376538B1 (en) | Semiconductor arrangement with controllable semiconductor elements | |
WO2022075003A1 (ja) | 半導体装置 | |
JP5818959B2 (ja) | 半導体デバイス | |
JP5646034B2 (ja) | 半導体装置、モジュール、インバータ、コンバータおよびモジュールの駆動方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
RJ01 | Rejection of invention patent application after publication | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20180413 |