JP2023081133A - 半導体モジュール、半導体装置、及び車両 - Google Patents
半導体モジュール、半導体装置、及び車両 Download PDFInfo
- Publication number
- JP2023081133A JP2023081133A JP2021194852A JP2021194852A JP2023081133A JP 2023081133 A JP2023081133 A JP 2023081133A JP 2021194852 A JP2021194852 A JP 2021194852A JP 2021194852 A JP2021194852 A JP 2021194852A JP 2023081133 A JP2023081133 A JP 2023081133A
- Authority
- JP
- Japan
- Prior art keywords
- auxiliary
- electrode
- main
- wiring
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
- H01L23/49844—Geometry or layout for devices being provided for in H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
- H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
- H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
- H01L23/3736—Metallic materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5386—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/647—Resistive arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
- H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
- H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
Abstract
【課題】半導体モジュール及び半導体装置の特定配線の断線を早期に発見する。【解決手段】半導体モジュール1は、上面に少なくとも第1主電極30aを含む上面電極が形成された半導体素子3と、絶縁板20の上面に、半導体素子が配置された第1回路板22及び第2回路板23を含む複数の回路板が配置された積層基板2と、第1主電極と電気的に接続される第1主端子61と、第1主電極と電気的に接続される補助端子63と、第1主電極と第1主端子とを電気的に接続する主電流配線部材4と、を備える。上面電極と補助端子との間には、上面電極から第1補助配線W3を介して補助端子に電気的に接続された、第1経路R1と、上面電極から主電流配線部材、第2回路板及び第2補助配線W5をこの順に介して補助端子に電気的に接続された、第2経路R2と、が設けられている。【選択図】図1
Description
本発明は、半導体モジュール、半導体装置、及び車両に関する。
半導体モジュールは、IGBT(Insulated Gate Bipolar Transistor)、パワーMOSFET(Metal Oxide Semiconductor Field Effect Transistor)、FWD(Free Wheeling Diode)等の半導体素子が設けられた基板を有し、インバータ装置等に利用されている。
この種の半導体モジュールにおいて、例えば特許文献1では、積層基板の上面に半導体素子が配置されている。半導体素子の上面には、複数の電極(主電極、ゲート電極、及びセンス電極を含む)が形成されている。例えば半導体素子の主電極は、回路板、ワイヤ等の配線部材を介して外部接続用の主端子に電気的に接続されている。主端子を流れる電流経路の一部を形成するこれらの配線部材は、例えば主電流配線部材と呼ばれてもよい。
また、半導体素子には、スイッチング動作を制御するための制御配線が接続される。例えば、半導体素子のゲート電極は、ゲート配線を介して外部のゲート端子に接続される。更にゲート配線に対応して、半導体素子の主電極又はセンス電極は、補助配線を介して外部の補助電極に接続される。このような制御配線は、例えば制御用配線部材と呼ばれてもよい。
ところで、半導体モジュールにおいては、主電流配線に比べて制御配線の方が流れる電流が小さい。このため、制御配線には比較的細いボンディングワイヤが採用される。また、制御配線の一端は、スイッチング動作に伴って発熱する半導体素子の表面に接続されている。この場合、制御配線は熱サイクルに伴って劣化し、最終的に断線に至ってしまうことが想定される。この結果、半導体モジュールの動作に影響を及ぼすおそれがあり、断線の早期発見が望まれている。
本発明はかかる点に鑑みてなされたものであり、特定配線の断線を早期に発見することが可能な半導体モジュールを提供することを目的の1つとする。
本発明の一態様の半導体モジュールは、上面に少なくとも第1主電極を含む複数の上面電極が形成された半導体素子と、絶縁板の上面に、前記半導体素子が配置された第1回路板及び第2回路板を含む複数の回路板が配置された積層基板と、前記第1主電極と電気的に接続される第1主端子と、前記上面電極と電気的に接続される補助端子と、前記第1主電極と前記第1主端子とを電気的に接続する主電流配線部材と、を備え、前記第1主電極と前記第1主端子との間には、前記第1主電極から前記主電流配線部材、及び前記第2回路板をこの順に介して前記第1主端子に電気的に接続された、主電流経路が設けられ、前記上面電極と前記補助端子との間には、前記上面電極から第1補助配線を介して前記補助端子に電気的に接続された、第1経路と、前記上面電極から前記主電流配線部材、前記第2回路板、及び第2補助配線をこの順に介して前記補助端子に電気的に接続された、第2経路と、が設けられている。
本発明によれば、特定配線の断線を早期に発見することが可能である。
以下、本発明を適用可能な半導体モジュール及び半導体装置について説明する。図1は、本実施の形態に係る半導体装置の平面図である。図2は、図1に示す半導体装置をA-A線に沿って切断した断面図である。図3は、図1に示す半導体装置をB-B線に沿って切断した断面図である。図4は、本実施の形態に係る半導体装置の等価回路図である。
また、以下の図において、複数の半導体素子が並ぶ方向をX方向、一対の主端子が対向する方向をY方向、半導体装置の高さ方向(基板の厚み方向)をZ方向と定義することにする。図示されたX、Y、Zの各軸は互いに直交し、右手系を成している。また、場合によっては、X方向を左右方向、Y方向を前後方向、Z方向を上下方向と呼ぶことがある。これらの方向(前後左右上下方向)は、説明の便宜上用いる文言であり、半導体装置の取付姿勢によっては、XYZ方向のそれぞれとの対応関係が変わることがある。例えば、半導体装置の放熱面側(冷却器側)を下面側とし、その反対側を上面側と呼ぶことにする。また、本明細書において、平面視は、半導体装置の上面又は下面をZ方向からみた場合を意味する。また、各図面における縦横比や各部材同士の大小関係は、あくまで模式図で表されるため、必ずしも一致しない。説明の便宜上、各部材同士の大小関係を誇張して表現している場合も想定される。
本実施の形態に係る半導体装置100は、例えば産業用又は車載用モータのインバータ等に適用される電力変換装置である。図1から図3に示すように、半導体装置100は、冷却器10の上面に半導体モジュール1を配置して構成される。なお、半導体モジュール1に対して、冷却器10は任意の構成である。
冷却器10は、半導体モジュール1の熱を外部に放出するものであり、全体として直方体形状を有している。特に図示はしないが、冷却器10は、ベース板の下面側に複数のフィンを設け、これらのフィンをウォータジャケットに収容して構成される。なお、冷却器10は、これに限らず適宜変更が可能である。
半導体モジュール1は、ケース5内に積層基板2、半導体素子3、及び金属配線板4等を配置して構成される。
積層基板2は、例えば、DCB(Direct Copper Bonding)基板やAMB(Active Metal Brazing)基板、あるいは金属ベース基板で構成される。積層基板2は、絶縁板20と放熱板21と複数の回路板22-25とを積層して構成され、全体として平面視矩形状(又は方形状)に形成されている。
具体的に絶縁板20は、XY面に上面と下面を有する板状体で形成され、平面視矩形状を有している。絶縁板20は、例えば、酸化アルミニウム(Al2O3)、窒化アルミニウム(AlN)、窒化珪素(Si3N4)、酸化アルミニウム(Al2O3)と酸化ジルコニウム(ZrO2)等のセラミックス材料によって形成されてよい。
また、絶縁板20は、例えば、エポキシ樹脂やポリイミド樹脂等の熱硬化性樹脂、又は、熱硬化性樹脂にガラスやセラミックス材料をフィラーとして用いた複合材料によって形成されてよい。絶縁板20は、好ましくは、可撓性を有し、例えば、熱硬化性樹脂を含む材料によって形成されてよい。なお、絶縁板20は、絶縁層又は絶縁フィルムと呼ばれてもよい。
放熱板21は、Z方向に所定の厚みを有し、平面視矩形状を有している。放熱板21は、例えば銅やアルミニウム等の熱伝導性の良好な金属板によって形成される。放熱板21は、絶縁板20の下面に配置されている。放熱板21の下面は、冷却器10に対する被取付面である。また、放熱板21の下面は、半導体モジュール1の熱を放出するための放熱面(放熱領域)としても機能する。放熱板21は、半田等の接合材(不図示)を介して冷却器10の上面に接合される。放熱板21は、サーマルグリスやサーマルコンパウンドなどの熱伝導材を介して冷却器10の上面に配置されてもよい。
複数の回路板22―25は、それぞれが所定の厚みを有し、絶縁板20の上面の所定箇所に配置されている。それぞれの回路板は、電気的に独立した島状に形成されている。例えば回路板22(第1回路板)は、X方向に長い平面視矩形状を有しており、絶縁板20上において、Y方向正側に偏って配置されている。
回路板23(第2回路板)は、平面視矩形状(又は方形状)を有しており、回路板22のY方向負側の隣に配置されている。より具体的に回路板23は、絶縁板20上において、Y方向負側に偏っていると共に、X方向略中央に配置されている。詳細は後述するが、回路板22,23は、主電流が流れる主電流経路の一部を構成する。
回路板24(第3回路板)は、平面視矩形状(又は方形状)を有しており、絶縁板20上において、X方向正側で且つ、Y方向負側の角部に配置されている。すなわち、回路板24の矩形状の部分は、回路板23のX方向正側の隣で且つ、回路板22のY方向負側の隣に配置されている。また、回路板24は、矩形状の一辺の端部からY方向負側に向かって延びる長尺部分を有する。当該長尺部分は、後述する金属配線板4(連結部42)の下方をくぐっている。
回路板25(第4回路板)は、平面視矩形状(又は方形状)を有しており、絶縁板20上において、X方向負側で且つ、Y方向負側の角部に配置されている。すなわち、回路板25の矩形状の部分は、回路板23のX方向負側の隣で且つ、回路板22のY方向負側の隣に配置されている。また、回路板25は、矩形状の一辺の端部からY方向正側に向かって延びる長尺部分を有する。当該長尺部分は、後述する金属配線板4(連結部42)の下方をくぐっている。回路板23は、X方向において、回路板24,25の間に挟まれるように配置されている。回路板24,25は、制御信号の中継用の回路板(制御信号経路の一部)として機能する。
このように構成される各回路板の形状及び配置箇所、配置数は、これらに限らず適宜変更が可能である。また、これらの回路板22-25は、例えば銅やアルミニウム等の熱伝導性の良好な金属板によって形成されてよい。更に回路板22-25は、回路層又は回路パターンと呼ばれてもよい。
回路板22の上面には、半田等の接合材Sを介して複数(本実施の形態では2つ)の半導体素子3が配置されている。半導体素子3は、例えばシリコン(Si)等の半導体基板によって平面視矩形状に形成される。
また、半導体素子3は、上記のシリコンの他、炭化けい素(SiC)、窒化ガリウム(GaN)、及びダイヤモンド等のワイドバンドギャップ半導体基板によって形成されたワイドバンドギャップ半導体素子(ワイドギャップ半導体素子と呼ばれてもよい)で構成されてもよい。
半導体素子3には、IGBT(Insulated Gate Bipolar Transistor)、パワーMOSFET(Metal Oxide Semiconductor Field Effect Transistor)等のスイッチング素子、FWD(Free Wheeling Diode)等のダイオードが用いられてもよい。
例えば図4に示すように、半導体素子3は、MOSFETで構成されてよい。当該MOSFETには、ダイオード(後述するFWD)が内蔵されてよい。本実施の形態では、ダイオードが内蔵されたSiC-MOSFETを例にして説明する。また、この他に半導体素子3は、IGBT(Insulated Gate Bipolar Transistor)素子とFWD(Free Wheeling Diode)素子の機能を一体化したRC(Reverse Conducting)-IGBT素子で構成されてもよい。
また、半導体素子は、これに限定されず、上記したスイッチング素子、ダイオード等を組み合わせて構成されてもよい。例えば、IGBT素子とFWD素子とが別体で構成されてもよい。また、半導体素子3として逆バイアスに対して十分な耐圧を有するRB(Reverse Blocking)-IGBT等を用いてもよい。また、半導体素子3の形状、配置数、配置箇所等は適宜変更が可能である。
このように構成される半導体素子3は、XY面に上面及び下面を有し、それぞれの面に電極が形成されている。例えば半導体素子3の上面には、主電極30a及びゲート電極31が形成され、半導体素子3の下面にも主電極30bが形成されている。
例えば半導体素子3がMOSFET素子の場合、主電極30aは、ソース電極と呼ばれてもよく、下面側の主電極30bは、ドレイン電極と呼ばれてもよい。また、半導体素子3がIGBT素子の場合、主電極30aは、エミッタ電極と呼ばれてもよく、下面側の主電極30bは、コレクタ電極と呼ばれてもよい。また、素子の種類に限らず、ゲート電極31は、ゲート電極と呼ばれてもよい。また、半導体素子3の上面には、主電極30aとは別に補助電極32(後述する変形例参照)が設けられてもよい。また、半導体素子3の上面に形成された電極(主電極30a、30a、ゲート電極31、及び補助電極32)は、総じて上面電極と呼ばれてもよく、半導体素子3の下面に形成された電極は、下面電極と呼ばれてもよい。また、上面電極のうち、ゲート電極31及び補助電極32は、制御電極と呼ばれてもよい。
本実施の形態において、主電極30aは、主電流が流れる電極であり、半導体素子3の上面の大部分を示す面積を有した平面視矩形状に形成されている。一方でゲート電極31は、主電流をオンオフするためのゲートを制御するための電極であり、主電極30aに比べて十分に小さい平面視矩形状に形成されており、半導体素子3の一辺側に偏って配置されている。なお、各電極の配置は、これに限らず適宜変更が可能である。
また、本実施の形態における半導体素子3は、半導体基板にトランジスタのような機能素子を厚み方向に形成した、いわゆる縦型のスイッチング素子であってもよく、また、これらの機能素子を面方向に形成した横型のスイッチング素子であってもよい。
半導体素子3の主電極30aと回路板23の上面とは、金属配線板4によって電気的に接続されている。金属配線板4は、主電流配線部材を構成し、半導体モジュール1内を流れる主電流の経路(主電流経路)の一部として機能する。
金属配線板4は上面と下面を有する板状体で構成される。金属配線板4の厚さは、0.1mm以上、2.5mm以下であってよい。金属配線板4は、例えば、銅素材、銅合金系素材、アルミニウム合金系素材、鉄合金系素材等の金属素材により形成される。金属配線板4は、例えばプレス加工により、所定の形状に形成される。なお、以下に示す金属配線板4の形状はあくまで一例を示すものであり、適宜変更が可能である。また、金属配線板4は、リードフレームと呼ばれてもよい。なお、主電流配線部材は、金属配線板4に限らず、ボンディングワイヤで構成されてもよい。
本実施の形態に係る金属配線板4は、平面視でT字形状を有し、側面視で複数回屈曲されて形成されている。具体的に金属配線板4は、主電極30aに接合材Sを介して接合される2つの第1接合部40と、回路板23の上面に接合材Sを介して接合される第2接合部41と、第1接合部40及び第2接合部41を連結する連結部42と、を含んで構成される。接合材Sは、導電性を有する材料であればよく、例えば、半田、または金属焼結材であってよい。
第1接合部40は、平面視において半導体素子3(主電極30a)の外形より小さい矩形状に形成され、XY面に上面と下面を有し、Z方向に厚みを有する板状部分を含む。本実施の形態では、半導体素子3の数に対応して2つの第1接合部40が設けられている。2つの第1接合部40は、X方向に並んで配置され、その間で連結部42に連なっている。第1接合部40は、Z方向において、半導体素子3の上面電極(主電極30a)に対向して配置され、接合材Sを介して接合されている。
第2接合部41は、平面視において回路板23の外形より小さい矩形状に形成され、XY面に上面と下面を有し、Z方向に厚みを有する板状部分を含む。第2接合部41の一端は回路板23に接合される一方、第2接合部41の他端は、連結部42に連なっている。
連結部42は、半導体素子3の数に対応した2つの第1接合部40のそれぞれの縁部からZ方向正側にそれぞれ立ち上がりYZ面に平面を有し、X方向に厚みを有する2つの第1立上り部と、第2接合部41の縁部からZ方向正側に立ち上がりXZ面に平面を有し、Y方向に厚みを有する第2立上り部と、XY面に上面と下面を有しZ方向に厚みを有し、第1立上り部と第2立上り部を接続する接続部と、を備える。
また、積層基板2の外周縁には、ケース5が配置されている。ケース5は、積層基板2の外周を囲うように平面視矩形枠状に形成され、中央に矩形状の開口部5aを有している。具体的にケース5は、X方向で対向する一対の側壁50と、Y方向で対向する一対の側壁51と、を有し、それぞれの端部を連結して矩形枠状に形成される。このようにして、ケース5は、積層基板2を囲い、内側に半導体素子3及び金属配線板4を収容している。
一対の側壁50は、Z方向に立ち上がると共にY方向に延びている。また、一対の側壁51は、Z方向に立ち上がると共にX方向に延びている。また、側壁50、51の内側には、一段下がった段部52が形成されている。
また、ケース5には、主電流用の主端子60、61と、制御用の制御端子(後述するゲート端子62及び補助端子63)が設けられている。主端子60,61は、板状の長尺体で形成され、各側壁51のX方向略中央に埋め込まれている。主端子60,61は、Y方向で互いに対向するように配置されている。
主端子60は、正極端子(P端子)を構成し、Y方向正側の側壁51に埋め込まれている。主端子60の一端は、側壁51から外側(Y方向正側)に突出している。主端子60の他端は、側壁51の内側において、回路板22に電気的に接続されている。したがって、主端子60は、回路板22を介して半導体素子3の主電極30b(下面電極)に電気的に接続される。
主端子61は、負極端子(N端子)を構成し、Y方向負側の側壁51に埋め込まれている。主端子61の一端は、側壁51から外側(Y方向負側)に突出している。主端子61の他端は、側壁51の内側において、回路板23に電気的に接続されている。したがって、主端子61は、回路板23及び金属配線板4を介して半導体素子3の主電極30aに電気的に接続される。
制御端子は、ゲート端子62と補助端子63によって構成される。ゲート端子62及び補助端子63は、板状の長尺体で形成され、Y方向負側の側壁51に埋め込まれている。ゲート端子62及び補助端子63のそれぞれの一端は、側壁51から外側(Y方向負側)に突出している。ゲート端子62及び補助端子63のそれぞれの他端は、側壁51の内側に貫通し、回路板25、回路板24にそれぞれ電気的に接続している。したがって、ゲート端子62と半導体素子3のゲート電極31は電気的に接続され、補助端子63と半導体素子3の主電極30aは電気的に接続される。ゲート端子62及び補助端子63は、主端子61を間に挟んでX方向で対向するように配置されている。
なお、上記した主端子60,61及び制御端子の形状、配置箇所、配置数は、これらに限らず、適宜変更が可能である。また、補助端子63は、半導体素子3の種類に応じて補助エミッタ端子、又は補助ソース端子と呼ばれてもよい。
各制御端子と所定の電極とは、回路板やボンディングワイヤ(総じて制御配線と呼ばれてもよい)を介して電気的に接続されている。具体的に各半導体素子3のゲート電極31は、ゲート配線W1を介して回路板25に接続されている。回路板25は、ゲート配線W2を介してゲート端子62に接続されている。すなわち、ゲート電極31は、ゲート配線W1、回路板25、及びゲート配線W2を介してゲート端子62に電気的に接続されている。
また、各第1接合部40と回路板24は、補助配線W3によって接続されている。回路板24は、補助配線W4を介して補助端子63に接続されている。すなわち、主電極30aは、第1接合部40、補助配線W3、及び補助配線W4を介して補助端子63に電気的に接続されている。
なお、本実施の形態では、補助配線W3が、第1接合部40と回路板24とを接続する構成としているが、この構成に限定されない。補助配線W3は、主電極30aと回路板24とを直接に接続してもよい。また、補助配線W3は、第1補助配線と呼ばれてもよい。
また、回路板23と回路板24とは、補助配線W5によって接続されている。すなわち、回路板23と補助端子63は、補助配線W5、回路板24、及び補助配線W4を介して電気的に接続されている。詳細は後述するが、補助配線W5と補助配線W3との成す角は、90度以下であることが好ましい。
上記した配線W1-W5には、導電性のワイヤ(ボンディングワイヤ)が用いられる。ワイヤの材質は、金、銅、アルミニウム、金合金、銅合金、アルミニウム合金のいずれか1つ又はそれらの組み合わせを用いることができる。また、配線としてワイヤ以外の部材を用いることも可能である。例えば、配線部材としてリボンを用いることができる。
このように本実施の形態では、図4に示すように、半導体素子3の上面電極(主電極30a)と補助端子63との間には、上面電極(主電極30a)から補助配線W3を介して補助端子63に電気的に接続された第1経路R1と、上面電極(主電極30a)から金属配線板4、第2回路板23、及び補助配線W5をこの順に介して補助端子63に電気的に接続された第2経路R2と、が設けられている。
また、主端子60、61の間には、主端子60から回路板22,半導体素子3の主電極30b、30a、金属配線板4、回路板23をこの順に介して主端子61に電気的に接続された、主電流経路Rが設けられている。また、ゲート電極31とゲート端子62との間には、ゲート電極31からゲート配線W1、回路板25、ゲート配線W2をこの順に介してゲート端子62に電気的に接続された、ゲート経路が設けられている(図4では、ゲート電極31からゲート端子62までの経路)。
また、枠状のケース5により規定される内部空間には、封止樹脂7が充填される。封止樹脂7は、積層基板2、複数の半導体素子3、金属配線板4、及び配線W1-W5等を上記の空間内に封止する。すなわち、ケース5は、これらの構成(積層基板2、複数の半導体素子3、金属配線板4、及び配線W1-W5等)を収容する内部空間を画定(形成)する。なお、内部空間は、内部領域と呼ばれてもよい。
封止樹脂7は、熱硬化性の樹脂により構成される。封止樹脂7は、エポキシ、シリコーン、ウレタン、ポリイミド、ポリアミド、及びポリアミドイミドのいずれかを少なくとも含むことが好ましい。封止樹脂7には、例えば、フィラーを混入したエポキシ樹脂が、絶縁性、耐熱性及び放熱性の点から好適である。
ところで、半導体装置においては、半導体素子のゲート電極に制御配線としてゲート配線が接続されている。ゲート配線は、半導体素子のスイッチング動作を制御するために必要であり、各半導体素子に設けられている。
また、各ゲート配線に対応して、補助配線(補助ソース配線又は補助エミッタ配線と呼ばれてもよい)が各半導体素子に設けられる。この補助配線により、主回路に主電流が流れて電位差が生じたとしても、各半導体素子の上下面の主電極間(ゲート―ソース間、又はゲート―エミッタ間と呼ばれてもよい)に安定的に制御電圧を印加することが可能である。また、各半導体素子のオンオフタイミング(スイッチングタイミング)がずれることによって生じ得る発振やスイッチング時間の遅延を抑制することも可能である。
上記した補助配線は、主電流が流れる主回路から分離するために主回路から比較的離れた電位(補助ソース電位又は補助エミッタ電位と呼ばれてもよい)の位置に配置されることが好ましい。その例として、半導体素子の近傍や上面が挙げられる。一方で、補助配線の一端が半導体素子の近傍やその上面に接続されていると、主電流のスイッチングに伴う熱応力及び熱サイクルにより、補助配線の接合部が早期に劣化して破断するおそれがある。また、この種の制御配線は、主回路に比べて流れる電流が小さいため、主回路を構成する配線に比べて断面積が小さい。さらに、ワイヤ径が小さいボンディングワイヤで形成されることも多く、比較的断線しやすい傾向にある。
上記したゲート配線も半導体素子の上面に接合されているため、補助配線と同様の現象が生じ得る。しかしながら、ゲート配線の場合、断線したとしてもゲート電位が不定となって、そもそも半導体素子のスイッチングがオンされなくなる。
一方で、補助配線が断線してしまうと、制御回路(ドライブ回路)と主回路の基準電位が定まらなくなり、ゲート電極に過電圧が印加されるおそれがある。この結果、ゲート過電圧による半導体素子もしくは制御回路の破壊に至ってしまうことが想定される。すなわち、大電流が扱われるパワーモジュールにあっては、断線による装置全体の影響が、ゲート配線の断線よりも補助配線の断線の方が大きいといえる。
そこで、本件発明者は、補助配線が断線したとしても即座に装置が破壊に至ってしまうことを防止する共に、断線を早期に発見して安定的に装置を停止することを目的として本発明に想到した。
本発明では、従来の補助配線(第1補助配線)に加え、もう1つの補助配線(第2補助配線)を設ける構成とした。第1補助配線は、比較的半導体素子に近い箇所(例えば半導体素子の上面)に接続される一方、第2補助配線は、比較的半導体素子から離れた箇所に接続される。これにより、第2補助配線は、第1補助配線よりも比較的半導体素子の熱の影響を受けにくくなる。したがって、第1補助配線よりも第2補助配線の寿命を長くすることが可能である。よって、仮に第1補助配線が断線したとしても、第2補助配線がまだ残っているため、即座に装置が破壊に至ることはない。また、第1補助配線と第2補助配線の信号に変化を持たせることで、第1補助配線の断線を早期に発見することが可能となり、装置を安全に停止することが可能となる。
ここで、図5を参照して、第1補助配線が断線する前後の出力変化について説明する。図5は、スイッチング動作時の出力変化を示すグラフである。具体的に図5Aは時間に対する電圧変化を表し、図5Bは時間に対する電流変化を表している。図5Aでは、横軸が時間で縦軸が電圧を示している。図5Bでは、横軸が時間で縦軸が電流を示している。図5A及び図5Bのいずれにおいても、実線が断線前の出力変化を示し、破線が断線後の出力変化を示している。
図5A及び図5Bに示すように、第1補助配線が断線する前、すなわち、半導体モジュール1が通常の動作で運転している場合、スイッチングがオン(又はオフ)されると、所定のタイミングで出力が大きく変化する(図5の実線部分を参照)。
一方で、第1補助配線が断線している場合、第2補助配線を経由して制御回路と半導体素子の基準電位が保たれる。このため、制御回路又は半導体素子の破壊を防止することが可能である。また、第2補助配線を経由する場合は、スイッチングスピードを意図的に遅らせることが可能である。具体的には図5の破線部分に示すように、第1補助配線が断線している場合、スイッチングがオン(又はオフ)されて出力が大きく変化するタイミングは、ΔTだけずれることになる。
このように、スイッチングタイミングがΔTだけ遅れたことを装置側で検出することができれば、第1補助配線が断線したことを早期に発見することが可能となる。この場合、装置自体の動作が不安定になることはないので、安全に装置を停止させることが可能となる。
よって、本発明では、第1補助配線のバックアップ用に第2補助配線を設けたことで、仮に第1補助配線が断線したとしても、代わりに第2補助配線を経由して回路の基準電位を確保している。これにより、装置全体が即座に破壊することを防止することが可能である。さらに、第2補助配線を経由した場合のスイッチング動作を遅らせることにより、第1補助配線の断線を容易に検出することが可能である。
以下、本実施の形態における具体的な配線構造について説明する。図6は、図1の部分拡大図である。
図1及び図6に示すように、本実施の形態では、上面に少なくとも主電極30a及びゲート電極31が形成された複数の半導体素子3と、絶縁板20の上面に複数の回路板が配置された積層基板2と、主電極30aと電気的に接続される主端子61と、ゲート電極31と電気的に接続されるゲート端子62と、主電極30aと電気的に接続される補助端子63と、主電極30aと主端子61とを電気的に接続する金属配線板4と、を備えている。
また、複数の回路板は、上面に半導体素子3が配置された回路板22(第1回路板)と、主端子61と金属配線板4とを電気的に接続する回路板23(第2回路板)と、を有している。ゲート電極31とゲート端子62は、ゲート配線W1を介して接続されている。主電極30a又は金属配線板4と補助端子63は、補助配線W3(第1補助配線)を介して接続されている。回路板23と補助端子63は、補助配線W5(第2補助配線)を介して接続されている。
この場合、補助配線W3の接続箇所が半導体素子3の近傍である。一方、補助配線W5の接続箇所は半導体素子3から離れた回路板23に位置している。このため、補助配線W5の接続箇所を補助配線W3の接続箇所に比べて半導体素子3から離すこと可能である。このため、補助配線W5は、補助配線W3よりも半導体素子3の熱の影響を受けにくくなる。さらに、補助配線W3は、半導体素子3の主電極30aに接続された金属配線板4の第1接合部40に接続されている。一方、補助配線W5は、回路板23に接続されている。回路板23は、絶縁板20、放熱板21を介して冷却されているため温度が上がり難い。このため、補助配線W5は、補助配線W3よりも半導体素子3の熱の影響を受けにくくなる。この結果、補助配線W5の寿命を補助配線W3より長くすることができる。したがって、補助配線W5を補助配線W3のバックアップ用として有効活用することが可能である。
また、本実施の形態では、独立した回路板24(第3回路板)及び回路板25(第4回路板)が設けられている。回路板24は、主電極30aと補助端子63との間で補助配線W3,W4を中継する。また、回路板24は、回路板23と補助端子63との間で補助配線W5,W4を中継する。回路板25は、ゲート電極31とゲート端子62との間でゲート配線W1,W2を中継する。
このように、独立した回路板24又は回路板25を配線の中継箇所とすることで、半導体素子3からの配線を直接制御端子(補助端子63又はゲート端子62)に接続する場合に比べて、配線の接続箇所(ボンディング箇所)のスペースを十分に確保することが可能である。この結果、制御端子を最小限の大きさに小型化することが可能である。
また、回路板23、24は、同電位であることが好ましい。この構成によれば、制御回路と主回路の基準電位を確保することが可能である。
また、回路板24において、補助配線W5の接続箇所は、補助配線W3の接続箇所に比べて半導体素子3から離れていることが好ましい。この構成によれば、補助配線W3よりも補助配線W5を長くすることが可能である。
また、半導体素子3から補助配線W3を経由する電流経路に比べて、半導体素子3から補助配線W5を経由する電流経路が長いことが好ましい。言い換えると、半導体素子3から補助配線W3を経由する電流経路内のインピーダンスに比べて、半導体素子3から補助配線W5を経由する電流経路内のインピーダンスが大きいことが好ましい。これらの構成によれば、所定の電流経路内のインピーダンスに差ができることで、補助配線W3が断線する前後のスイッチング速度(タイミング)に差を持たせることが可能である。よって、その差を装置側で検出することにより、断線の有無を認識することが可能である。
また、図6に示すように、回路板23において、補助配線W5の接続箇所は、金属配線板4(第2接合部41)及び主端子61間の主電流経路Rからずれた位置に設けられていることが好ましい。より具体的には、補助配線W5の接続箇所は、金属配線板4(第2接合部41)の接合箇所と主端子61の接合箇所とを結ぶ領域から外れた位置に形成されていてよい。さらに好ましくは、補助配線W5の接続箇所は、金属配線板4(第2接合部41)の接合箇所よりも、主端子61から遠い位置にある。この構成によれば、補助配線W5を経由する電流経路が主回路から離れるため、主電流の影響を受けにくくすることが可能である。
また、本実施の形態では、平面視において、補助配線W3と補助配線W5がなす角は、90度以下であることが好ましい。この構成によれば、それぞれの電流経路に差を持たせやすくすることが可能である。
また、補助配線W3は、並列に接続された複数の半導体素子3に対して、1つ以上配置されている。好ましくは、並列に接続された複数の半導体素子のそれぞれに対応して1つずつ配置されている。この構成によれば、各半導体素子3に対応した補助配線W3が設けられるため、安定的にスイッチング制御を行うことが可能である。
また、本実施の形態において、半導体素子3は、ワイドバンドギャップ半導体で形成されていることが好ましい。ワイドバンドギャップ半導体は、シリコン半導体に比べて、大電流を流すことができ、また、高温運転が可能である。この構成によれば、ワイドバンドギャップ半導体を用いた大電流、高温で運転される半導体モジュールにおいて、本発明による効果がより顕著に表れることになる。
以上説明したように、本実施形態によれば、第1補助配線に加えてバックアップ用の第2補助配線を設け、第1補助配線が断線する前後でスイッチングタイミングに差が出るようにしたことで、断線を早期に発見して装置の破壊を未然に防ぐことが可能である。
次に、図7からび図11を参照して、変形例について説明する。図7は、変形例に係る半導体装置を示す平面図である。図8は、図7の変形例に係る半導体装置の等価回路図である。図9は、他の変形例に係る半導体装置を示す平面図である。図10は、図9の変形例に係る半導体装置の等価回路図である。図11は、図1のバリエーションを示す半導体装置の平面図である。なお、以下の変形例では、既出の構成は同一名称及び同一符号で示し、適宜説明を省略する。変形例にでは主に相違部分を説明する。
図7、8で示す半導体モジュール1は、X方向に長い平面視矩形状を有している。図7では、回路板23が平面視U字形状を有し、U字の内側に回路板22が配置されている。また、回路板22の中央にY方向に延びた切り欠きが形成されている。この切り欠き部分に、回路板24,25が配置されている。回路板24,25はY方向に延びる長尺形状を有し、X方向に並んで配置されている。X方向正側に回路板24が位置し、X方向負側に回路板25が位置している。
半導体素子3の上面には、主電極30aとは別に補助電極32が形成されている。補助電極32は、主電極30aと電気的に接続されてよい。図7では、1つの半導体素子3につき、1つの金属配線板4が設けられている。ケースの側壁50は、側壁51よりも短い。ゲート端子62及び補助端子63は、X方向正側の側壁50に埋め込まれており、Y方向に並んで配置されている。Y方向正側に補助端子63が位置し、Y方向負側にゲート端子62が位置している。
図7では、補助配線W3の一端が、主電極30aではなく補助電極32の上面に接合されている。この場合、主電極30aと補助電極32は、同電位であることが好ましい。図7の変形例では、平面視において配線W1-W5が互いに重なることがない。このようなレイアウトにおいても、上記実施の形態と同様の作用効果を得ることが可能である。
図7,8に示す変形例では、半導体素子3の上面電極(補助電極32)と補助端子63との間には、上面電極(補助電極32)から補助配線W3を介して補助端子63に電気的に接続された第1経路R1と、上面電極(補助電極32)から金属配線板4、第2回路板23、及び補助配線W5をこの順に介して補助端子63に電気的に接続された第2経路R2と、が設けられている。
図9,10に示す変形例では、主端子60,61がY方向負側の側壁51に並んで配置されている。一方で、Y方向正側の側壁51には、他の主端子64が配置されている。主端子64は、回路板22に接続されている。主端子64は、中間端子(M端子)と呼ばれてもよい。
図9では、Y方向に延びる部分を有する回路板22がX方向に並んで2つ配置されている。各回路板22には、2つの半導体素子3がY方向に並んで配置されている。すなわち、図9に示す変形例では、4つの半導体素子3が2×2のマトリックスを形成するように配置されている。例えば、X方向正側の2つの半導体素子3が上アームを構成し、X方向負側の2つの半導体素子3が下アームを構成してもよい。
また、各回路板22の中央には、X方向に延びた切り欠きが形成されている。この切り欠き部分に、回路板24,25が配置されている。回路板24,25はX方向に延びる長尺形状を有し、Y方向に並んで配置されている。
また、図9では、ゲート端子62と補助端子63が対となっており、対となった2つの制御端子が上下のアームにそれぞれ配置されている。すなわち、ゲート端子62と補助端子63は、2つずつ配置されている。なお、ゲート端子62と補助端子63は、Y方向正側の側壁51に配置されている。X方向正側に上アーム側の一対の制御端子が配置され、X方向負側に一対の制御端子が配置されている。それぞれの端子に、上記した配線が接続されている。このような構成においても、上記実施の形態と同様の作用効果を得ることが可能である。
図9,10に示す変形例では、半導体素子3の上面電極(補助電極32)と補助端子63との間には、上面電極(補助電極32)から補助配線W3を介して補助端子63に電気的に接続された第1経路R1と、上面電極(補助電極32)から金属配線板4、第2回路板23、及び補助配線W5をこの順に介して補助端子63に電気的に接続された第2経路R2と、が設けられている。
また、図1に示す実施形態では、補助配線W3の一端が第1接合部40の上面に接続される場合について説明したが、この構成に限定されない。例えば図11に示すように、補助配線W3の一端は、主電極30aの上面に直接接続されてもよい。
図12を参照して、本発明が適用された車両について説明する。図12は、本発明の半導体装置を適用した車両の一例を示す平面模式図である。図12に示す車両101は、例えば4つの車輪102を備えた四輪車で構成される。車両101は、例えば、モータ等によって車輪を駆動させる電気自動車、モータの他に内燃機関の動力を用いたハイブリッド車であってもよい。
車両101は、車輪102に動力を付与する駆動部103と、駆動部103を制御する制御装置104と、を備える。駆動部103は、例えば、エンジン、モータ、エンジンとモータのハイブリッドの少なくとも1つで構成されてよい。
制御装置104は、上記した駆動部103の制御(例えば電力制御)を実施する。制御装置104は、上記した半導体装置100を備えている。半導体装置100は、駆動部103に対する電力制御を実施するように構成されてよい。
また、上記実施の形態において、半導体素子3の個数及び配置箇所は、上記構成に限定されず、適宜変更が可能である。
また、上記実施の形態において、回路板の個数及びレイアウトは、上記構成に限定されず、適宜変更が可能である。
また、上記実施の形態では、積層基板2、半導体素子3が平面視矩形状又は方形状に形成される構成としたが、この構成に限定されない。これらの構成は、上記以外の多角形状に形成されてもよい。
また、本実施の形態及び変形例を説明したが、他の実施の形態として、上記実施の形態及び変形例を全体的又は部分的に組み合わせたものでもよい。
また、本実施の形態は上記の実施の形態及び変形例に限定されるものではなく、技術的思想の趣旨を逸脱しない範囲において様々に変更、置換、変形されてもよい。さらに、技術の進歩又は派生する別技術によって、技術的思想を別の仕方で実現することができれば、その方法を用いて実施されてもよい。したがって、特許請求の範囲は、技術的思想の範囲内に含まれ得る全ての実施態様をカバーしている。
下記に、上記の実施の形態における特徴点を整理する。
上記実施の形態に係る半導体モジュールは、上面に少なくとも第1主電極を含む複数の上面電極が形成された半導体素子と、絶縁板の上面に、前記半導体素子が配置された第1回路板及び第2回路板を含む複数の回路板が配置された積層基板と、前記第1主電極と電気的に接続される第1主端子と、前記上面電極と電気的に接続される補助端子と、前記第1主電極と前記第1主端子とを電気的に接続する主電流配線部材と、を備え、前記第1主電極と前記第1主端子との間には、前記第1主電極から前記主電流配線部材、及び前記第2回路板をこの順に介して前記第1主端子に電気的に接続された、主電流経路が設けられ、前記上面電極と前記補助端子との間には、前記上面電極から第1補助配線を介して前記補助端子に電気的に接続された、第1経路と、前記上面電極から前記主電流配線部材、前記第2回路板、及び第2補助配線をこの順に介して前記補助端子に電気的に接続された、第2経路と、が設けられている。
上記実施の形態に係る半導体モジュールは、上面に少なくとも第1主電極を含む複数の上面電極が形成された半導体素子と、絶縁板の上面に、前記半導体素子が配置された第1回路板及び第2回路板を含む複数の回路板が配置された積層基板と、前記第1主電極と電気的に接続される第1主端子と、前記上面電極と電気的に接続される補助端子と、前記第1主電極と前記第1主端子とを電気的に接続する主電流配線部材と、を備え、前記第1主電極と前記第1主端子との間には、前記第1主電極から前記主電流配線部材、及び前記第2回路板をこの順に介して前記第1主端子に電気的に接続された、主電流経路が設けられ、前記上面電極と前記補助端子との間には、前記上面電極から第1補助配線を介して前記補助端子に電気的に接続された、第1経路と、前記上面電極から前記主電流配線部材、前記第2回路板、及び第2補助配線をこの順に介して前記補助端子に電気的に接続された、第2経路と、が設けられている。
また、上記実施の形態に係る半導体モジュールにおいて、前記主電流配線部材は、金属製の板状体で構成され、
前記第1補助配線及び前記第2補助配線は、金属製のワイヤで構成されている。
前記第1補助配線及び前記第2補助配線は、金属製のワイヤで構成されている。
また、上記実施の形態に係る半導体モジュールにおいて、前記第1補助配線の一端は、前記第1主電極に対向して配置された前記主電流配線部材の上面に接続されている。
また、上記実施の形態に係る半導体モジュールにおいて、前記第1補助配線の一端は、前記第1主電極の上面に接続されている。
また、上記実施の形態に係る半導体モジュールにおいて、前記半導体素子は、前記上面電極として、前記第1主電極と電気的に接続された補助電極を更に有し、前記第1補助配線の一端は、前記補助電極の上面に接続されている。
また、上記実施の形態に係る半導体モジュールにおいて、前記第2補助配線の接続箇所は、前記第1補助配線の接続箇所に比べて前記半導体素子から離れている。
また、上記実施の形態に係る半導体モジュールにおいて、前記複数の回路板は、前記第1補助配線及び/又は前記第2補助配線と前記補助端子との間を中継する第3回路板を更に有する。
また、上記実施の形態に係る半導体モジュールでは、前記第3回路板において、前記第2補助配線の接続箇所は、前記第1補助配線の接続箇所に比べて前記半導体素子から離れている。
また、上記実施の形態に係る半導体モジュールにおいて、前記半導体素子は、前記上面電極として、ゲート電極を更に有し、前記ゲート電極と電気的に接続されるゲート端子を更に有し、前記ゲート電極と前記ゲート端子との間には、前記ゲート電極から前記ゲート電極に接合されたゲート配線、及び前記複数の回路板の一つとして更に設けられた第4回路板をこの順に介して前記ゲート端子に電気的に接続された、ゲート経路が設けられている。
また、上記実施の形態に係る半導体モジュールにおいて、前記第1経路に比べて、前記第2経路が長い。
また、上記実施の形態に係る半導体モジュールにおいて、前記第1経路のインピーダンスに比べて、前記第2経路のインピーダンスが大きい。
また、上記実施の形態に係る半導体モジュールでは、前記第2回路板において、前記第2補助配線の接続箇所は、前記主電流配線部材及び前記第1主端子間の主電流経路からずれた位置に設けられている。
また、上記実施の形態に係る半導体モジュールでは、平面視において、前記第1補助配線と前記第2補助配線がなす角は、90度以下である。
また、上記実施の形態に係る半導体モジュールにおいて、前記第1補助配線は、複数の前記半導体素子のそれぞれにひとつずつ配置されている。
また、上記実施の形態に係る半導体モジュールにおいて、前記半導体素子は、ワイドバンドギャップ半導体で形成されている。
また、上記実施の形態に係る半導体装置は、上記の半導体モジュールと、前記積層基板の下面に配置された冷却器と、を備える。
また、上記実施の形態に係る車両は、上記の半導体モジュール、半導体装置を備える。
以上説明したように、本発明は、特定配線の断線を早期に発見することができるという効果を有し、特に、産業用又は電装用(車載用)の半導体モジュール及び半導体装置に有用である。
1 :半導体モジュール
2 :積層基板
3 :半導体素子
4 :金属配線板(主電流配線部材)
5 :ケース
5a :開口部
7 :封止樹脂
10 :冷却器
20 :絶縁板
21 :放熱板
22 :回路板(第1回路板)
23 :回路板(第2回路板)
24 :回路板(第3回路板)
25 :回路板(第4回路板)
30a :主電極(上面電極、第1主電極)
30b :主電極(下面電極、第2主電極)
31 :ゲート電極(上面電極、制御電極)
32 :補助電極(上面電極、制御電極)
40 :第1接合部
41 :第2接合部
42 :連結部
50 :側壁
51 :側壁
52 :段部
60 :主端子(P端子、第2主端子)
61 :主端子(N端子、第1主端子)
62 :ゲート端子
63 :補助端子
64 :主端子(M端子、第3主端子)
100 :半導体装置
101 :半導体装置
102 :車両
103 :駆動部
104 :制御装置
R :主電流経路
R1 :第1経路
R2 :第2経路
S :接合材
W1 :ゲート配線
W2 :ゲート配線
W3 :補助配線(第1補助配線)
W4 :補助配線
W5 :補助配線(第2補助配線)
2 :積層基板
3 :半導体素子
4 :金属配線板(主電流配線部材)
5 :ケース
5a :開口部
7 :封止樹脂
10 :冷却器
20 :絶縁板
21 :放熱板
22 :回路板(第1回路板)
23 :回路板(第2回路板)
24 :回路板(第3回路板)
25 :回路板(第4回路板)
30a :主電極(上面電極、第1主電極)
30b :主電極(下面電極、第2主電極)
31 :ゲート電極(上面電極、制御電極)
32 :補助電極(上面電極、制御電極)
40 :第1接合部
41 :第2接合部
42 :連結部
50 :側壁
51 :側壁
52 :段部
60 :主端子(P端子、第2主端子)
61 :主端子(N端子、第1主端子)
62 :ゲート端子
63 :補助端子
64 :主端子(M端子、第3主端子)
100 :半導体装置
101 :半導体装置
102 :車両
103 :駆動部
104 :制御装置
R :主電流経路
R1 :第1経路
R2 :第2経路
S :接合材
W1 :ゲート配線
W2 :ゲート配線
W3 :補助配線(第1補助配線)
W4 :補助配線
W5 :補助配線(第2補助配線)
Claims (17)
- 上面に少なくとも第1主電極を含む複数の上面電極が形成された半導体素子と、
絶縁板の上面に、前記半導体素子が配置された第1回路板及び第2回路板を含む複数の回路板が配置された積層基板と、
前記第1主電極と電気的に接続される第1主端子と、
前記上面電極と電気的に接続される補助端子と、
前記第1主電極と前記第1主端子とを電気的に接続する主電流配線部材と、を備え、
前記第1主電極と前記第1主端子との間には、前記第1主電極から前記主電流配線部材、及び前記第2回路板をこの順に介して前記第1主端子に電気的に接続された、主電流経路が設けられ、
前記上面電極と前記補助端子との間には、
前記上面電極から第1補助配線を介して前記補助端子に電気的に接続された、第1経路と、
前記上面電極から前記主電流配線部材、前記第2回路板、及び第2補助配線をこの順に介して前記補助端子に電気的に接続された、第2経路と、が設けられている、半導体モジュール。 - 前記主電流配線部材は、金属製の板状体で構成され、
前記第1補助配線及び前記第2補助配線は、金属製のワイヤで構成されている、請求項1に記載の半導体モジュール。 - 前記第1補助配線の一端は、前記第1主電極に対向して配置された前記主電流配線部材の上面に接続されている、請求項2に記載の半導体モジュール。
- 前記第1補助配線の一端は、前記第1主電極の上面に接続されている、請求項1又は請求項2に記載の半導体モジュール。
- 前記半導体素子は、前記上面電極として、前記第1主電極と電気的に接続された補助電極を更に有し、
前記第1補助配線の一端は、前記補助電極の上面に接続されている、請求項1又は請求項2に記載の半導体モジュール。 - 前記第2補助配線の接続箇所は、前記第1補助配線の接続箇所に比べて前記半導体素子から離れている、請求項1から請求項5のいずれかに記載の半導体モジュール。
- 前記複数の回路板は、前記第1補助配線及び/又は前記第2補助配線と前記補助端子との間を中継する第3回路板を更に有する、請求項1から請求項6のいずれかに記載の半導体モジュール。
- 前記第3回路板において、前記第2補助配線の接続箇所は、前記第1補助配線の接続箇所に比べて前記半導体素子から離れている、請求項7に記載の半導体モジュール。
- 前記半導体素子は、前記上面電極として、ゲート電極を更に有し、
前記ゲート電極と電気的に接続されるゲート端子を更に有し、
前記ゲート電極と前記ゲート端子との間には、前記ゲート電極から前記ゲート電極に接合されたゲート配線、及び前記複数の回路板の一つとして更に設けられた第4回路板をこの順に介して前記ゲート端子に電気的に接続された、ゲート経路が設けられている、請求項1から請求項8のいずれかに記載の半導体モジュール。 - 前記第1経路に比べて、前記第2経路が長い、請求項1から請求項9のいずれかに記載の半導体モジュール。
- 前記第1経路のインピーダンスに比べて、前記第2経路のインピーダンスが大きい、請求項1から請求項10のいずれかに記載の半導体モジュール。
- 前記第2回路板において、前記第2補助配線の接続箇所は、前記主電流配線部材及び前記第1主端子間の主電流経路からずれた位置に設けられている、請求項1から請求項11のいずれかに記載の半導体モジュール。
- 平面視において、前記第1補助配線と前記第2補助配線がなす角は、90度以下である、請求項1から請求項12のいずれかに記載の半導体モジュール。
- 前記第1補助配線は、複数の前記半導体素子のそれぞれにひとつずつ配置されている、請求項1から請求項13のいずれかに記載の半導体モジュール。
- 前記半導体素子は、ワイドバンドギャップ半導体で形成されている、請求項1から請求項14のいずれかに記載の半導体モジュール。
- 請求項1から請求項15のいずれかに記載の半導体モジュールと、
前記積層基板の下面に配置された冷却器と、を備える、半導体装置。 - 請求項1から請求項15のいずれかに記載の半導体モジュール、又は請求項16に記載の半導体装置を備える、車両。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021194852A JP2023081133A (ja) | 2021-11-30 | 2021-11-30 | 半導体モジュール、半導体装置、及び車両 |
US17/956,806 US20230170277A1 (en) | 2021-11-30 | 2022-09-29 | Semiconductor module, semiconductor apparatus, and vehicle |
CN202211212467.3A CN116207069A (zh) | 2021-11-30 | 2022-09-29 | 半导体模块、半导体装置以及车辆 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021194852A JP2023081133A (ja) | 2021-11-30 | 2021-11-30 | 半導体モジュール、半導体装置、及び車両 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2023081133A true JP2023081133A (ja) | 2023-06-09 |
Family
ID=86499300
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021194852A Pending JP2023081133A (ja) | 2021-11-30 | 2021-11-30 | 半導体モジュール、半導体装置、及び車両 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20230170277A1 (ja) |
JP (1) | JP2023081133A (ja) |
CN (1) | CN116207069A (ja) |
-
2021
- 2021-11-30 JP JP2021194852A patent/JP2023081133A/ja active Pending
-
2022
- 2022-09-29 US US17/956,806 patent/US20230170277A1/en active Pending
- 2022-09-29 CN CN202211212467.3A patent/CN116207069A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
CN116207069A (zh) | 2023-06-02 |
US20230170277A1 (en) | 2023-06-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5257817B2 (ja) | 半導体装置 | |
CN108735692B (zh) | 半导体装置 | |
KR100536115B1 (ko) | 전력 반도체장치 | |
JP7060104B2 (ja) | 半導体装置 | |
JP7428018B2 (ja) | 半導体モジュール | |
US11456244B2 (en) | Semiconductor device | |
JP2018137283A (ja) | 半導体装置 | |
JP2021141222A (ja) | 半導体モジュール | |
JP7428017B2 (ja) | 半導体モジュール | |
JP2003017658A (ja) | 電力用半導体装置 | |
JP2007173703A (ja) | 半導体装置 | |
WO2005069381A1 (ja) | 半導体装置のモジュール構造 | |
JP5217015B2 (ja) | 電力変換装置及びその製造方法 | |
JP7428019B2 (ja) | 半導体モジュール | |
JP7380062B2 (ja) | 半導体モジュール | |
US20230135461A1 (en) | Semiconductor device | |
JP2019212809A (ja) | 半導体装置 | |
JP2023081133A (ja) | 半導体モジュール、半導体装置、及び車両 | |
JP2023081134A (ja) | 半導体モジュール、半導体装置、及び車両 | |
JP4120581B2 (ja) | パワーモジュール | |
JP7147186B2 (ja) | 半導体装置 | |
JP2021180234A (ja) | 半導体モジュール | |
JP2020188167A (ja) | 半導体装置 | |
US20230290741A1 (en) | Semiconductor module, semiconductor device and vehicle | |
CN113597671B (zh) | 半导体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20231019 |