CN117276323A - 晶体管及其制作方法 - Google Patents
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Abstract
本公开提供了一种晶体管及其制作方法，属于半导体器件领域。所述晶体管至少包括：硅衬底以及依次层叠在所述硅衬底表面的Ga层、成核层、缓冲层、沟道层和势垒层；所述硅衬底靠近所述Ga层的一面具有多个间隔分布的凹槽，所述Ga层的部分位于所述凹槽中，所述凹槽在高温生长所述Ga层过程中形成。通过凹槽释放半导体层生长时由于晶格失配与热失配产生的应力，以降低应力对半导体层的影响，提升半导体层的质量，从而提升晶体管的质量。
Description
技术领域
本公开涉及半导体器件领域，特别涉及一种晶体管及其制作方法。
背景技术
硅基氮化镓广泛应用于半导体领域，例如晶体管。
相关技术给出了一种硅基氮化镓的外延结构，该外延结构包括：Si衬底、成核层、缓冲层、沟道层以及势垒层。由于相关技术中的成核层与Si衬底之间，存在晶格失配以及热失配，晶格失配与热失配会产生应力从而影响外延结构的质量。因此，相关技术会在Si衬底表面蚀刻出沟槽用于释放应力。
但是，在对Si衬底进行刻蚀时会出现刻蚀损伤，同时，刻蚀后的Si衬底表面的洁净度无法保证，会影响后续膜层的生长。
发明内容
本公开实施例提供了一种晶体管及其制作方法，属于半导体领域。所述技术方案如下：
一方面，提供了一种晶体管，所述晶体管包括：
硅衬底以及依次层叠在所述硅衬底表面的Ga层、成核层、缓冲层、沟道层和势垒层；
所述硅衬底靠近所述Ga层的一面具有多个间隔分布的凹槽，所述Ga层的部分位于所述凹槽中，所述凹槽在高温生长所述Ga层过程中形成。
可选地，所述Ga层的厚度为1～10nm。
可选地，所述凹槽的形状为针状。
可选地，所述凹槽的深度低于1～2nm。
可选地，所述凹槽的密度为1×1010～1×1012个/cm2。
可选地，所述缓冲层包括层叠的AlGaN层与GaN层。
可选地，所述缓冲层为超晶格结构。
可选地，所述成核层包括AlN层。
另一方面，提供了一种晶体管的制作方法，所述方法包括：
提供硅衬底；
在所述硅衬底上高温生长Ga层，在高温生长所述Ga层的过程中，所述硅衬底靠近所述Ga层的一面形成多个间隔分布的凹槽，所述Ga层的部分位于所述凹槽中；
在所述Ga层上依次制作成核层、缓冲层、沟道层和势垒层。
可选地，所述在所述硅衬底上高温生长Ga层，包括：
在温度位于900～1100摄氏度范围内，通过载气输送镓源至反应腔内，在所述硅衬底表面生长所述Ga层。
本公开实施例提供的技术方案带来的有益效果是：
通过在硅衬底表面制作Ga层，高温条件下Ga层中的Ga与硅衬底发生回熔刻蚀，即在高温条件下Ga在硅衬底中扩散，从而在硅衬底表面的局部区域形成延伸至硅衬底内部的凹槽的现象。随后在Ga层上进行半导体层生长，硅衬底表面的凹槽可以释放在半导体层生长时由于晶格失配与热失配带来的应力，降低应力对半导体层的影响，从而提升半导体层的质量。
附图说明
为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本公开实施例提供的一种晶体管的结构示意图；
图2是本公开实施例提供的另一种晶体管的结构示意图；
图3是本公开实施例提供的一种晶体管的制作方法流程图；
图4是本公开实施例提供的另一种晶体管的制作方法流程图。
附图标记
101：硅衬底；102：Ga层；103：成核层；104：缓冲层；105：沟道层；106：势垒层；107：栅极介质层；108：栅极；109：钝化层；110：漏极；111：源极；112：凹槽；113：漏极凹槽；114：源极凹槽；201：盖帽层。
具体实施方式
为使本公开的目的、技术方案和优点更加清楚，下面将结合附图对本公开实施方式作进一步地详细描述。
图1为本公开实施例提供的一种晶体管的结构示意图。参见图1，该晶体管包括：硅衬底101，依次层叠在硅衬底101之上的Ga层102、成核层103、缓冲层104、沟道层105、势垒层106。
硅衬底101靠近Ga层102的一面具有多个间隔分布的凹槽112，凹槽112之中具有Ga，凹槽112是在高温生长Ga层102时，Ga与硅衬底101中的Si进行反应后形成的。
通过在硅衬底表面制作Ga层102，高温条件下Ga层102中的Ga与硅衬底发生回熔刻蚀，即在高温条件下Ga在硅衬底101中扩散，从而在硅衬底101表面的局部区域形成延伸至硅衬底101内部的凹槽112的现象。随后在Ga层102上进行半导体层生长，硅衬底101表面的凹槽112可以释放在半导体层生长时由于晶格失配与热失配带来的应力，降低应力对半导体层的影响，从而提升半导体层的质量。
其中，半导体层是指成核层103、缓冲层104、沟道层105、势垒层106。
其中，Ga层102的厚度为1～10nm。
示例性地，Ga层102的厚度可以为1nm。
在硅衬底101表面沉积上述厚度范围的Ga层102，可保证Ga与硅衬底发生回熔刻蚀形成的凹槽112有足够的深度，保证应力释放效果；同时，上述Ga层厚度又没有过厚，对整体器件的厚度影响不大，保证了器件的轻薄化。
示例性地，凹槽112的形状为针状，凹槽112的深度低于1～2nm。
通过Ga与硅衬底101发生回熔刻蚀以形成针状凹槽112，上述深度的凹槽112可以充分释放应力。若深度过浅，凹槽112对应力的释放程度较低，应力还是会影响后续膜层的生长。若深度过深，凹槽112对硅衬底101的破坏程度过高，硅衬底101的质量会较差，不利于膜层生长。
示例性地，凹槽112的密度为1×1010～1×1012个/cm2。例如，凹槽112的密度可以为1×1010个/cm2。
上述密度的凹槽112可以有较好的应力释放效果。若凹槽112的密度较小，凹槽112对应力的释放程度较低，若凹槽112的密度较大，则对硅衬底101的破坏程度较大。
在本公开实施例中，半导体层包括成核层103、缓冲层104、沟道层105以及势垒层106。
再次参见图1，图1所示晶体管还包括，位于势垒层106表面的栅极介质层107，位于栅极介质层107表面的栅极108与钝化层109，钝化层109还覆盖栅极108，贯穿栅极介质层107和钝化层109并与势垒层106连接的漏极凹槽113和源极凹槽114，漏极110与源极111分别位于漏极凹槽113与源极凹槽114之中。
在本公开实施例中，成核层103包括AlN成核层。
AlN成核层，一方面可以为后续膜层的生长提供成核中心，另一方面，AlN成核层可以减轻晶格失配与热失配带来的应力。
在本公开实施例中，AlN成核层的厚度为150～300nm。例如，AlN成核层厚度为200nm。
当然，上述成核层103仅作为一个示例，在实际制作过程中，成核层103还可以为Al2O3成核层等。
在本公开实施例中，缓冲层104包括层叠的AlGaN层与GaN层，缓冲层104为超晶格结构。
使用AlGaN/GaN超晶格层可以减轻应力对生长后续膜层的影响。
当然，上述膜层结构的缓冲层104仅为本公开提供的一种示例，缓冲层104也可以单层，例如GaN单层。
在本公开实施例中，缓冲层104为超晶格结构。
示例性地，缓冲层104为多个周期的AlGaN/GaN，例如2～30个周期的AlGaN/GaN。
使用超晶格结构的缓冲层104对晶格失配与热失配带来的应力的缓冲效果更好，有利于提升后续生长的膜层的质量，从而提升晶体管的品质。
在本公开实施例中，AlGaN/GaN超晶格层厚度可以为1～2nm。例如，AlGaN/GaN超晶格层厚度可以为1.5nm。
在本公开实施例中，沟道层105为GaN沟道层。
在本公开实施例中，GaN沟道层的厚度为100～400nm。例如，GaN沟道层的厚度可以为300nm。
在本公开实施例中，势垒层106为AlGaN势垒层。
在本公开实施例中，AlGaN势垒层的厚度为10～40nm。例如，AlGaN势垒层的厚度为30nm。
在本公开实施例中，栅极介质层107为高介电常数(高K)材料，例如SiN。
使用高介电常数的材料作为栅极介质层107，以利于提升晶体管的品质。
在本公开实施例中，栅极108与漏极110(源极111)可以由TiN、Al中的一种或多种形成。
当然，上述电极的材料仅作为一个示例，并不用于限制本公开，电极也可以由其他金属材料形成。
在本公开实施例中，栅极108与漏极110(源极111)的材料可以相同也可以不同，本公开对此不加以限制。
在本公开实施例中，钝化层109可以由SiO2材料形成。
当然，上述钝化层109的材料仅作为一个示例，并不用于限制本公开，钝化层109也可以由其他材料形成，例如Si3N4。
值得说明的是，图1所示晶体管为耗尽型晶体管，同时，图1所示晶体管的膜层结构仅为一个示例，实际制作时，可以图1所示的晶体管的结构上增加或减少膜层结构。例如，还可以在图1所示晶体管结构中的沟道层105与势垒层106之间设置插入层，插入层可以为AlN插入层，AlN插入层有利于提升二维电子气的浓度以及迁移率。
图2为本公开提供的另一种晶体管的结构示意图。参见图2，该晶体管与图1所示晶体管区别在于：图2所示晶体管包括盖帽层201，而不包括栅极介质层207。
其中，盖帽层201位于势垒层106表面，栅极108位于盖帽层201表面。
在本公开实施例中，盖帽层201可以为p-GaN盖帽层。
值得说明的是，图2所示晶体管为增强型晶体管，在实际制作过程中，根据需要，可在图2所示晶体管结构的基础上增加或减少膜层结构，本公开对此不加以限制。
图3是本公开实施例提供的一种晶体管的的制作方法流程图。参见图3，该方法步骤包括：
301、提供硅衬底。
302、在所述硅衬底上高温生长Ga层，在高温生长所述Ga层过程中，所述硅衬底靠近所述Ga层的一面形成多个间隔分布的凹槽，所述Ga层的部分位于所述凹槽中。
303、在所述Ga层上依次制作成核层、缓冲层、沟道层和势垒层。
通过在硅衬底表面制作Ga层102，高温条件下Ga层102中的Ga与硅衬底发生回熔刻蚀，即在高温条件下Ga在硅衬底101中扩散，从而在硅衬底101表面的局部区域形成延伸至硅衬底101内部的凹槽的现象。随后在Ga层102上进行半导体层生长，硅衬底101表面的凹槽112可以释放在半导体层生长时由于晶格失配与热失配带来的应力，降低应力对半导体层的影响，从而提升半导体层的质量。
图4为本公开实施例提供的一种晶体管的制作方法流程图，参见图4，该方法流程图包括：
401、提供硅衬底。
402、在所述硅衬底上高温生长Ga层，在高温生长所述Ga层过程中，所述硅衬底靠近所述Ga层的一面形成多个间隔分布的凹槽，所述Ga层的部分位于所述凹槽中。
在一种示例中，步骤402包括：
在反应室中使用氢气在温度为100～1200℃的环境下，对硅衬底的表面进行去氧化处理，处理时长可以为5～10分钟，例如5分钟。随后通入Ga源，在900～1100℃的环境下，在硅衬底表面生长一层Ga层。
在上述温度条件下生长Ga层，可以使得Ga层中的Ga与硅衬底进行回熔刻蚀从而在硅衬底表面形成凹槽。
在本公开实施例中，Ga层的厚度为1～10nm。
示例性地，Ga层的厚度可以为1nm。
在硅衬底表面沉积上述厚度范围的Ga层，可保证Ga与硅衬底发生回熔刻蚀形成的凹槽有足够的深度，保证应力释放效果；同时，上述Ga层厚度又没有过厚，对整体器件的厚度影响不大，保证了器件的轻薄化。
在本公开实施例中，凹槽的形状为针状，凹槽的深度低于1～2nm。
通过Ga与硅衬底发生回熔刻蚀以形成针状凹槽，上述深度的凹槽可以充分释放应力。若深度过浅，凹槽对应力的释放程度较低，应力还是会影响后续膜层的生长。若深度过深，凹槽对硅衬底的破坏程度过高，硅衬底的质量会较差，不利于膜层生长。
在本公开实施例中，凹槽的密度为1×1010～1×1012个/cm2。例如，凹槽的密度可以为1×1010个/cm2。
上述密度的凹槽可以有较好的应力释放效果。若凹槽的密度较小，凹槽对应力的释放程度较低，若凹槽的密度较大，则对硅衬底的破坏程度较大。
在本公开实施例中，采用VeecoK 465i or C4 or RB MOCVD(Metal OrganicChemical Vapor Deposition，金属有机化合物化学气相沉淀)设备实现晶体管半导体层的生长。其中，采用高纯H2(氢气)或高纯N2(氮气)或高纯H2和高纯N2的混合气体作为载气，高纯NH3作为氮源，三甲基镓(TMGa)及三乙基镓(TEGa)作为镓源，三甲基铟(TMIn)作为铟源，硅烷(SiH4)作为N型掺杂剂，三甲基铝(TMAl)作为铝源，二茂镁(CP2Mg)作为P型掺杂剂。
403、在所述Ga层上依次制作成核层、缓冲层、沟道层和势垒层。
在一种示例中，步骤403包括：
步骤1、在Ga层上制作成核层。
其中，成核层包括AlN层或Al2O3层。
示例性地，成核层包括AlN层。
在一种示例中，步骤1包括：
第一步，向反应腔预通入Al源，在Ga层上预铺Al原子层。
由于Al原子的横向迁移率比较低，预铺Al原子层有利于提高后续AlN成核层的平整度，进而提高整个外延层的均匀性。有利于提高半导体层的整体质量。
示例性地，在温度为1000～1100℃的条件下向反应腔预通入10s～100s的流量为50～200sccm的Al源，以在Ga层上预铺Al原子层。
例如，在温度为1000℃的条件下向反应腔预通入50s的流量为50～200sccm的Al源，以在Ga层上预铺Al原子层。
在以上温度条件下，向反应腔内通入一定时长的流量为50～200sccm的Al源，可以在Ga层上层叠一层较为稳定且厚度适中的Al原子层，保证后续AlN成核层的稳定均匀生长。
示例性地，向反应腔内通入Al源时，反应腔的压力在40～70mbar。
例如，反应腔内通入Al源时，反应腔的压力为50mbar。
低压可以促进Al原子横向延展层铺在Ga层上。
示例性地，Al原子层的厚度为1～5nm。
例如，Al原子层的厚度为3nm。
Al原子层的厚度在以上范围内，可以提供AlN成核层良好的生长基础。
需要说明的是，步骤1中，向反应腔内通入Al源时，除了载气没有其他气体或者Al源以外的其他类型的有机金属源通入。
第二步，生长AlN成核层。
示例性地，温度调节至1100℃～1200℃，生长厚度在150～300nm的AlN成核层，生长压力在40～70mbar之间。可以得到质量较好的AlN成核层。
例如，温度调节至1100℃，生长厚度在200nm的AlN成核层，生长压力为50mbar。
在本公开实施例中，AlN成核层一方面可以为后续膜层的生长提供成核中心，另一方面，AlN成核层可以减轻晶格失配与热失配带来的应力。
步骤2、在所述成核层上制作缓冲层。
其中，缓冲层包括AlGaN/GaN超晶格层。
在一种示例中，步骤2包括：
在1000℃～1200℃的温度范围，40～70mbar的压力范围内进行AlGaN/GaN超晶格层的生长。
例如，在温度为1100℃，压力为50mbar的环境下进行AlGaN/GaN超晶格层的生长。
在本公开实施例中，采用AlGaN/GaN超晶格层作为缓冲层，有利于释放晶格失配与热失配带来的应力。
步骤3、在缓冲层上制作沟道层。
其中，沟道层包括GaN沟道层。
在一种示例中，步骤3包括：
在生长温度为1050℃～1150℃，压力为150～250mbar的环境中，在缓冲层上生长GaN沟道层。
例如，在生长温度为1100℃，压力为200mbar的环境中，在缓冲层上生长GaN沟道层。
在上述环境中进行GaN沟道层的生长，可以得到质量较好的GaN沟道层。
其中，GaN沟道层的厚度在100～400nm之间。
上述厚度范围内的GaN沟道层有利于提高最终得到的半导体层的质量。
步骤4、在沟道层上制作势垒层。
其中，势垒层为AlGaN势垒层。
在一种示例中，步骤4包括：
在生长温度为1050℃～1150℃，生长压力为40～70mbar的环境下，在GaN沟道层的表面进行AlGaN势垒层的生长。
例如，在生长温度为1100℃，生长压力为55mbar的环境下，在GaN沟道层的表面进行AlGaN势垒层的生长。
在上述环境中生长的AlGaN势垒层的质量较好。
可选地，在进行AlGaN势垒层的生长之前，还可以在GaN沟道层上生长AlN插入层。
示例性地，在生长温度为1050℃～1150℃，压力为40～70mbar的环境下，在GaN沟道层表面进行AlN插入层的生长。
例如，在生长温度为1100℃，压力为60mbar的环境下，在GaN沟道层表面进行AlN插入层的生长。
示例性地，插入层的厚度为1～5nm。例如1nm。
上述生长环境中能够得到质量较好的AlN插入层。
404、在势垒层表面制作盖帽层。
其中，盖帽层为p-GaN盖帽层。
在一种示例中，制作增强型的晶体管，步骤404包括：
在生长温度为1050℃～1150℃，生长压力为40～70mbar的环境下，在AlGaN势垒层表面进行p-GaN盖帽层的生长。
例如，在生长温度为1100℃，生长压力为60mbar的环境下，在AlGaN势垒层表面进行p-GaN盖帽层的生长。
在上述环境下得到的p-GaN盖帽层的质量较好。
步骤404为可替换步骤，在进行耗尽型晶体管的制作时，步骤404包括：
通过等离子体增强化学气相沉积(Plasma Enhanced Chemical VaporDeposition，PECVD)或原子层沉积(Atomic Layer Deposition，ALD)技术在势垒层表面生长栅极介质层，其中栅极介质层可以为SiN。
示例性地，栅极介质层的厚度可以为20～30nm。
例如，栅极介质层的厚度20nm。
405、在盖帽层表面制作栅极金属层。
在一种示例中，制作增强型晶体管，步骤405包括：
通过电子束蒸发技术在盖帽层表面制作一层栅极金属层。
其中，栅极金属层可以为TiN或Al。
步骤405为可替换步骤，在另一种示例中，制作耗尽型的晶体管，步骤405包括：
通过电子束蒸发技术在栅极介质层表面制作一层栅极金属层。
406、对栅极金属层进行图形化处理以形成栅极。
在一种示例中，步骤406包括：
通过蚀刻技术对对栅极金属层进行图形化处理以形成栅极。
407、制作钝化层。
在一种示例中，制作增强型的晶体管，步骤407包括：
通过PECVD技术或ALD技术制作覆盖栅极以及盖帽层的钝化层。
其中，钝化层为SiO2层。
步骤407为可替换步骤，在另一种示例中，制作耗尽型的晶体管，步骤407包括：
通过PECVD技术或ALD技术制作覆盖栅极以及栅极介质层的钝化层。
408、对钝化层以及盖帽层进行蚀刻以形成漏极凹槽与源极凹槽。
在一种示例中，制作增强型的晶体管，步骤408包括：
通过光刻技术以及蚀刻技术制作贯穿钝化层以及盖帽层的漏极凹槽与源极凹槽，漏极凹槽和源极凹槽与势垒层相接。
步骤408为可替换步骤，在另一种示例中，制作耗尽型的晶体管，步骤408包括：
通过光刻技术以及蚀刻技术制作贯穿钝化层以及栅极介质层的漏极凹槽和源极凹槽，漏极凹槽和源极凹槽与势垒层相接。
409、制作源漏极金属层，源漏极金属层覆盖漏极凹槽、源极凹槽以及钝化层。
在一种示例中，步骤409包括：
通过电子束蒸发的方式形成源漏极金属层。
其中，源漏极金属层为TiN或Al。
410、对源漏极金属层进行图形化以形成漏极与源极。
在一种示例中，步骤410包括：
通过蚀刻技术对源漏极金属层进行图形化处理以形成漏极和源极。
以上所述仅为本公开的可选实施例，并不用以限制本公开，凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。
Claims (10)
1.一种晶体管，其特征在于，所述晶体管包括：
硅衬底(101)以及依次层叠在所述硅衬底(101)表面的Ga层(102)、成核层(103)、缓冲层(104)、沟道层(105)和势垒层(106)；
所述硅衬底(101)靠近所述Ga层(102)的一面具有多个间隔分布的凹槽(112)，所述Ga层(102)的部分位于所述凹槽(112)中，所述凹槽(112)在高温生长所述Ga层(102)过程中形成。
2.根据权利要求1所述的晶体管，其特征在于，所述Ga层(102)的厚度为1～10nm。
3.根据权利要求1所述的晶体管，其特征在于，所述凹槽(112)的形状为针状。
4.根据权利要求3所述的晶体管，其特征在于，所述凹槽(112)的深度低于1～2nm。
5.根据权利要求1至4任一项所述的方法，其特征在于，所述凹槽(112)的密度为1×1010～1×1012个/cm2。
6.根据权利要求1至4任一项所述的方法，其特征在于，所述缓冲层(104)包括层叠的AlGaN层与GaN层。
7.根据权利要求6所述的方法，其特征在于，所述缓冲层(104)为超晶格结构。
8.根据权利要求1至4任一项所述的方法，其特征在于，所述成核层(103)包括AlN层。
9.一种晶体管的制作方法，其特征在于，所述方法包括：
提供硅衬底；
在所述硅衬底上高温生长Ga层，在高温生长所述Ga层的过程中，所述硅衬底靠近所述Ga层的一面形成多个间隔分布的凹槽，所述Ga层的部分位于所述凹槽中；
在所述Ga层上依次制作成核层、缓冲层、沟道层和势垒层。
10.根据权利要求9所述的方法，其特征在于，所述在所述硅衬底上高温生长Ga层，包括：
在温度位于900～1100摄氏度范围内，通过载气输送镓源至反应腔内，在所述硅衬底表面生长所述Ga层。
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