CN117253876A - 一种半导体测试结构及其测试方法 - Google Patents

一种半导体测试结构及其测试方法 Download PDF

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Abstract

本发明公开了一种半导体测试结构及其测试方法。本发明通过对一个用于检测边沟缺陷的待测结构和一个不存在边沟缺陷的对照结构中的相应多晶硅结构与有源区之间的电容值进行对比；若两种结构中多晶硅结构与有源区之间的电容值大小基本相等，则基本不存在边沟缺陷；若二者多晶硅结构与有源区之间的电容值存在一定差异，则说明存在边沟缺陷，并可以通过电容值差异的大小来判断边沟缺陷的严重程度，电容值差异越大，边沟缺陷越严重。从而采用本实施例提供的半导体测试结构，能够有效检测沟槽隔离结构边沟问题及其严重程度，进而避免有问题的器件进入后续流程，从而提高产品性能。

Description

一种半导体测试结构及其测试方法
技术领域
本发明涉及集成电路制造技术领域，尤其涉及一种可以检测沟槽隔离结构边沟问题及其严重程度的半导体测试结构及其测试方法。
背景技术
目前，半导体集成电路通常包含有源区以及位于两个有源区之间的隔离结构，隔离结构是两个器件独立工作的关键结构。随着半导体器件尺寸的减小，在0.18um工艺节点以下的器件中，一般采用浅沟槽隔离(Shallow Trench Isolation，简称STI)工艺制备浅沟槽隔离结构来进行隔离。
制备浅沟槽隔离结构的工艺流程一般是：(1)在半导体衬底上形成第一氧化物层、刻蚀阻挡层和图案化的光刻胶层，并以图案化的光刻胶层为掩膜，刻蚀其下方的刻蚀阻挡层、第一氧化物层和半导体衬底至一定深度，形成浅沟槽；(2)在浅沟槽的沟槽内壁表面上形成一层薄的第二氧化物层，然后在浅沟槽内填充绝缘氧化物，并进行化学机械研磨(CMP)至暴露出刻蚀阻挡层；(3)采用一些酸液腐蚀去除刻蚀阻挡层和第一氧化物层。
请参阅图1，其为浅沟槽隔离结构边沟缺陷示意图。如图1所示，在化学机械研磨以及酸液腐蚀等制程中，在浅沟槽隔离结构12靠近有源区11的边角处经常会由于酸液腐蚀等原因出现凹陷形成边沟(Divot)19。在后续的多晶硅(Poly)工艺中，边沟19内会形成多晶硅残留，造成边沟缺陷。这种边沟缺陷会造成器件漏电，形成额外的电容，甚至导致浅沟槽隔离结构两侧的两多晶硅结构之间桥接(Bridge)，进而影响半导体器件的性能。
发明内容
本发明所要解决的技术问题是，提供一种半导体测试结构及其测试方法，能够有效检测沟槽隔离结构边沟问题及其严重程度。
为解决上述问题，本发明一实施例提供了一种半导体测试结构，包括待测结构和对照结构；所述待测结构包括：至少两第一有源区，位于相邻两所述第一有源区之间的沟槽隔离结构，形成于所述沟槽隔离结构上的第一多晶硅结构，耦接至所述第一多晶硅结构的第一连接结构以及耦接至所述第一有源区的第二连接结构；所述对照结构包括：第二有源区，形成于所述第二有源区上的第二多晶硅结构，耦接至所述第二多晶硅结构的第三连接结构以及耦接至所述第二有源区的第四连接结构。
在一些实施例中，所述沟槽隔离结构为环形结构，所述第一多晶硅结构以及所述第二多晶硅结构均为环形结构，且所述第一多晶硅结构完全覆盖所述沟槽隔离结构。
为解决上述问题，本发明一实施例还提供了一种半导体测试结构的测试方法，包括：提供一半导体测试结构，所述半导体测试结构采用本发明所述的半导体测试结构；向所述第一连接结构以及第三连接结构施加第一测试电压，向所述第二连接结构以及第四连接结构施加第二测试电压；获取所述第一多晶硅结构与所述第一有源区之间的第一电容以及所述第二多晶硅结构与所述第二有源区之间的第二电容，并进行比较，若所述第一电容的电容值大于所述第二电容的电容值，则判定所述沟槽隔离结构存在边沟问题。
以上技术方案，通过对一个用于检测边沟缺陷的待测结构和一个不存在边沟缺陷的对照结构中的相应多晶硅结构与有源区之间的电容值进行对比；若两种结构中多晶硅结构与有源区之间的电容值大小基本相等，则基本不存在边沟缺陷；若二者多晶硅结构与有源区之间的电容值存在一定差异，则说明存在边沟缺陷，并可以通过电容值差异的大小来判断边沟缺陷的严重程度，电容值差异越大，边沟缺陷越严重。从而采用本实施例提供的半导体测试结构，能够有效检测沟槽隔离结构边沟问题及其严重程度，进而避免有问题的器件进入后续流程，从而提高产品性能。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍。显而易见地，下面描述中的附图仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为浅沟槽隔离结构边沟缺陷示意图；
图2为本发明一实施例提供的半导体测试结构的俯视示意图；
图3为沿图2中C-C’线的剖视图；
图4为本发明一实施例提供的半导体测试结构的测试方法的流程图。
具体实施方式
下面将结合附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
请一并参阅图2～图3，其中，图2为本发明一实施例提供的半导体测试结构的俯视示意图，图3为沿图2中C-C’线的剖视图。为方便示意多晶硅与沟槽隔离结构的位置关系，图2中省略了部分膜层(例如，省略了侧墙和连接结构)。
如图2～图3所示，本实施例所述的半导体测试结构包括：待测结构21和对照结构22。所述待测结构21包括：至少两第一有源区211，位于相邻两所述第一有源区211之间的沟槽隔离结构212，形成于所述沟槽隔离结构212上的第一多晶硅结构213，耦接至所述第一多晶硅结构213的第一连接结构217以及耦接至所述第一有源区211的第二连接结构218。所述对照结构22包括：第二有源区221，形成于所述第二有源区221上的第二多晶硅结构223，耦接至所述第二多晶硅结构223的第三连接结构227以及耦接至所述第二有源区221的第四连接结构228。即，本实施例所述的半导体测试结构由一个用于检测边沟缺陷的待测结构21和一个不存在边沟缺陷(未设置沟槽隔离结构因此不存在边沟缺陷)的对照结构22组成。
具体的，所述待测结构21可以采用以下工艺流程实现：(1)在半导体衬底上形成第一氧化物层、刻蚀阻挡层和图案化的光刻胶层，并以图案化的光刻胶层为掩膜，刻蚀其下方的刻蚀阻挡层、第一氧化物层和半导体衬底至一定深度，形成沟槽；(2)在沟槽的内壁表面上形成一层薄的第二氧化物层，然后在沟槽内填充绝缘氧化物，并进行化学机械研磨(CMP)至暴露出刻蚀阻挡层；(3)采用一些酸液腐蚀去除刻蚀阻挡层和第一氧化物层，形成沟槽隔离结构212；(4)然后在沟槽隔离结构212及两侧的所述第一有源区211上方形成所述第一多晶硅结构213。而所述对照结构22则不形成沟槽隔离结构，直接在所述第二有源区221上方形成所述第二多晶硅结构223。
所述半导体衬底可以包括硅(Si)衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、绝缘体上硅(Silicon-On-Insulator，简称SOI)衬底或绝缘体上锗(Germanium-on-Insulator，简称GOI)衬底等；所述半导体衬底还可以为叠层结构，例如硅/锗硅叠层等。所述第一氧化物层可以作为隔离保护层，用来降低所述刻蚀阻挡层的应力对所述半导体衬底的损伤，以及保护所述半导体衬底中的有源区，以在后续在去除所述刻蚀阻挡层的过程中免受化学污染。当所述半导体衬底为硅衬底时，可以在硅衬底表面生长一层厚度约150～200埃的氧化硅(SiO)作为所述第一氧化物层。所述刻蚀阻挡层的材料可以为氮化硅(SiN)，由于氮化硅是坚固的掩膜材料，有助于在沟槽填充沉积过程中对半导体衬底上的其它区域进行保护；且在后续平坦化工艺时，所述刻蚀阻挡层还可以充当阻挡材料。光刻胶(Photoresist，简称PR)又称光致抗蚀剂，是一种对光敏感的有机化合物，在受紫外光曝光后，在显影液中的溶解度会发生变化。通过光刻胶可以将掩膜版上的图形转移到晶圆表面顶层的光刻胶层中。所述第二氧化物层的材料可以为氧化硅(SiO)，通过在所述沟槽的底部与侧壁上形成一层薄的第二氧化物层，可以阻止沟槽填充沉积时氧分子向半导体衬底扩散；同时第二氧化物层也可以改善半导体衬底与沟槽内填充沉积的绝缘氧化物之间的界面特性。
在制备所述待测结构21的工艺流程中，化学机械研磨以及酸液腐蚀等制程，在沟槽隔离结构212靠近相应第一有源区211的边角处经常会由于酸液腐蚀等原因出现凹陷形成边沟(Divot)29。在后续的多晶硅(Poly)工艺中，边沟29内会形成多晶硅残留，造成边沟缺陷。这种边沟缺陷会造成器件漏电，形成额外的电容，甚至导致沟槽隔离结构两侧的两多晶硅结构之间桥接(Bridge)，进而影响半导体器件的性能。
在测试过程中，通过向所述第一连接结构217以及第三连接结构227施加第一测试电压，向所述第二连接结构218以及第四连接结构228施加第二测试电压，获取所述待测结构21中所述第一多晶硅结构213与所述第一有源区221之间的第一电容以及所述对照结构22中所述第二多晶硅结构223与所述第二有源区221之间的第二电容并进行比较，即可实现对沟槽隔离结构212边沟问题的检测。具体的，所述第一测试电压为交流扫描电压，所述第二测试电压为接地电压。
理论上，如果在工艺流程中没有形成边沟缺陷，那么所述待测结构21中多晶硅与有源区之间的第一电容应与所述对照结构22中多晶硅结构与有源区之间的第二电容的电容值是基本相等的。这是因为所述待测结构21中的沟槽隔离结构212完全隔绝了相应的所述第一有源区211，从而待测结构21和对照结构22中多晶硅结构与有源区之间的有效电容面积基本相等。而如果在化学机械研磨以及酸液腐蚀等制程中，所述待测结构21的中沟槽隔离结构212与相应的第一有源区211交界处形成了边沟，则在后续的多晶硅沉积和刻蚀过程中会有部分多晶硅残留在边沟中，导致与所述对照结构22相比，所述待测结构21的多晶硅结构与有源区之间的有效电容面积变大，从而增大了第一电容的电容值；实际上增大的部分就是边沟中残留的多晶硅与相应有源区之间所产生的电容。
所述第一电容的电容值C1与所述第二电容的电容值之间C2的差值(Cdivot＝C1-C2)即为由边沟缺陷导致的电容增大量。若C1≈C2，则说明工艺过程中没有边沟缺陷产生；而若C1>C2，则在工艺过程中形成了边沟缺陷，且该差值Cdivot越大则边沟缺陷越严重。通过比较两个结构中多晶硅结构与有源区之间电容的电容值的大小，可以有效地判断边沟缺陷的存在及其严重程度。
本实施例通过对一个用于检测边沟缺陷的待测结构和一个不存在边沟缺陷的对照结构中的相应多晶硅结构与有源区之间的电容值进行对比；若两种结构中多晶硅结构与有源区之间的电容值大小基本相等，则基本不存在边沟缺陷；若二者多晶硅结构与有源区之间的电容值存在一定差异，则说明存在边沟缺陷，并可以通过电容值差异的大小来判断边沟缺陷的严重程度，电容值差异越大，边沟缺陷越严重。从而采用本实施例提供的半导体测试结构，能够有效检测沟槽隔离结构边沟问题及其严重程度，进而避免有问题的器件进入后续流程，从而提高产品性能。
在本实施例中，所述第二多晶硅结构223的宽度值为所述第一多晶硅结构213的宽度值与所述沟槽隔离结构212的宽度值的差值。从而理论上，如果在工艺流程中没有形成边沟缺陷，那么所述待测结构21中多晶硅与有源区之间的第一电容应与所述对照结构22中多晶硅结构与有源区之间的第二电容的电容值是基本相等的。采用所述第二多晶硅结构223的宽度值为所述第一多晶硅结构213的宽度值与所述沟槽隔离结构212的宽度值的差值的设置方式，可以根据两结构的电容值简单对比，直观获取沟槽隔离结构边沟问题及其严重程度。在其它实施例中，所述第二多晶硅结构223的宽度值，与所述第一多晶硅结构213的宽度值与所述沟槽隔离结构212的宽度值的差值，也可以成比例关系。
在本实施例中，所述第一连接结构217通过相应的第一接触孔214与所述第一多晶硅结构213接触，所述第二连接结构218通过相应的第一接触孔214与所述第一有源区211接触；所述第三连接结构227通过相应的第二接触孔224与所述第二多晶硅结构223接触，所述第四连接结构228通过相应的第二接触孔224与所述第二有源区221接触。实际上，待测结构21和对照结构22的相应多晶硅结构及有源区上方还形成其它膜层，因此在相应多晶硅结构及有源区形成有接触孔，使得外层的连接结构可以通过相应的接触孔与其接触。
在一些实施例中，所述第一连接结构217、第二连接结构218、第三连接结构227以及第四连接结构228选自测试用焊盘、电极或金属引线的其中之一。
在本实施例中，所述沟槽隔离结构212为环形结构，从而对相应的有源区进行分隔限定。所述沟槽隔离结构212可以为浅沟槽隔离(Shallow Trench Isolation，简称STI)结构，用于将有源区与半导体衬底中的其它器件隔离。
在本实施例中，所述第一多晶硅结构213以及所述第二多晶硅结构223均为环形结构，且所述第一多晶硅结构213完全覆盖所述沟槽隔离结构212。
在本实施例中，所述第一多晶硅结构213以及所述第二多晶硅结构223的内外两侧均设置有侧墙215、225；所述第一连接结构217与所述第二连接结构218之间通过相应的侧墙215隔离，所述第三连接结构227与所述第四连接结构228之间通过相应的侧墙225隔离。
在一些实施例中，所述待测结构21和所述对照结构22间隔设置于同一半导体衬底(未图示)上；所述半导体衬底包括测试区及器件区，所述对照结构22形成于所述测试区，所述待测结构21形成于所述器件区，二者相同的膜层部分可以采用相同制备工艺制备，从而对沟槽隔离结构边沟问题进行有效检测。
基于同一发明构思，本发明还提供了一种半导体测试结构的测试方法，能够有效检测沟槽隔离结构边沟问题及其严重程度。所述测试方法可以采用本发明上述实施例所述的半导体测试结构。
请参阅图4，其为本发明一实施例提供的半导体测试结构的测试方法的流程图。如图4所示，在本实施例中，所述方法包括如下步骤：S1、提供一本发明所述的半导体测试结构；S2、向所述第一连接结构以及第三连接结构施加第一测试电压，向所述第二连接结构以及第四连接结构施加第二测试电压；以及S3、获取所述第一多晶硅结构与所述第一有源区之间的第一电容以及所述第二多晶硅结构与所述第二有源区之间的第二电容，并进行比较，若所述第一电容的电容值大于所述第二电容的电容值，则判定所述沟槽隔离结构存在边沟问题。
在本实施例中，所述第一测试电压为交流扫描电压，所述第二测试电压为接地电压。也即，测试时，向所述第一连接结构217以及第三连接结构227施加交流扫描电压，将所述第二连接结构218以及第四连接结构228接地。
所述方法进一步包括：当所述第一电容的电容值大于所述第二电容的电容值时，获取所述第一电容的电容值与所述第二电容的电容值之间的差值，以判断所述沟槽隔离结构所存在的边沟问题的严重程度。所述第一电容的电容值C1与所述第二电容的电容值之间C2的差值(Cdivot＝C1-C2)即为由边沟缺陷导致的电容增大量。若C1≈C2，则说明工艺过程中没有边沟缺陷产生；而若C1>C2，则在工艺过程中形成了边沟缺陷，且该差值Cdivot越大则边沟缺陷越严重。通过比较两个结构中多晶硅结构与有源区之间电容的电容值的大小，可以有效地判断边沟缺陷的存在及其严重程度。
所述的半导体测试结构及其工作方式可参考图2～图3所示的所述的半导体测试结构中的相应描述，此处不再赘述。
根据以上内容可以看出，本实施例提供的半导体测试结构及其测试方法，通过对一个用于检测边沟缺陷的待测结构和一个不存在边沟缺陷的对照结构中的相应多晶硅结构与有源区之间的电容值进行对比；若两种结构中多晶硅结构与有源区之间的电容值大小基本相等，则基本不存在边沟缺陷；若二者多晶硅结构与有源区之间的电容值存在一定差异，则说明存在边沟缺陷，并可以通过电容值差异的大小来判断边沟缺陷的严重程度，电容值差异越大，边沟缺陷越严重。从而采用本实施例提供的半导体测试结构，能够有效检测沟槽隔离结构边沟问题及其严重程度，进而避免有问题的器件进入后续流程，从而提高产品性能。
需要说明的是，本发明的文件中涉及的术语“包括”和“具有”以及它们的变形，意图在于覆盖不排他的包含。术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序，除非上下文有明确指示，应该理解这样使用的数据在适当情况下可以互换。术语“一个或多个”至少部分取决于上下文，可以用于以单数意义描述特征、结构或特性，或可以用于以复数意义描述特征、结构或特征的组合。术语“基于”可以被理解为不一定旨在表达一组排他性的因素，而是可以替代地，同样至少部分地取决于上下文，允许存在不一定明确描述的其它因素。另外，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。此外，在以上说明中，省略了对公知组件和技术的描述，以避免不必要地混淆本发明的概念。上述各个实施例中，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同/相似的部分互相参见即可。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种半导体测试结构，其特征在于，包括待测结构和对照结构；
所述待测结构包括：至少两第一有源区，位于相邻两所述第一有源区之间的沟槽隔离结构，形成于所述沟槽隔离结构上的第一多晶硅结构，耦接至所述第一多晶硅结构的第一连接结构以及耦接至所述第一有源区的第二连接结构；
所述对照结构包括：第二有源区，形成于所述第二有源区上的第二多晶硅结构，耦接至所述第二多晶硅结构的第三连接结构以及耦接至所述第二有源区的第四连接结构。
2.根据权利要求1所述的半导体测试结构，其特征在于，所述第二多晶硅结构的宽度值为所述第一多晶硅结构的宽度值与所述沟槽隔离结构的宽度值的差值。
3.根据权利要求1所述的半导体测试结构，其特征在于，所述第一连接结构通过相应的第一接触孔与所述第一多晶硅结构接触，所述第二连接结构通过相应的第一接触孔与所述第一有源区接触，所述第三连接结构通过相应的第二接触孔与所述第二多晶硅结构接触，所述第四连接结构通过相应的第二接触孔与所述第二有源区接触。
4.根据权利要求1所述的半导体测试结构，其特征在于，所述第一连接结构、第二连接结构、第三连接结构以及第四连接结构选自测试用焊盘、电极或金属引线的其中之一。
5.根据权利要求1所述的半导体测试结构，其特征在于，所述沟槽隔离结构为环形结构，所述第一多晶硅结构以及所述第二多晶硅结构均为环形结构，且所述第一多晶硅结构完全覆盖所述沟槽隔离结构。
6.根据权利要求5所述的半导体测试结构，其特征在于，所述第一多晶硅结构以及所述第二多晶硅结构的内外两侧均设置有侧墙，所述第一连接结构与所述第二连接结构之间通过相应的侧墙隔离，所述第三连接结构与所述第四连接结构之间通过相应的侧墙隔离。
7.根据权利要求1所述的半导体测试结构，其特征在于，所述待测结构和所述对照结构间隔设置于同一半导体衬底上，所述半导体衬底包括测试区及器件区，所述对照结构形成于所述测试区，所述待测结构形成于所述器件区。
8.一种半导体测试结构的测试方法，其特征在于，包括：
提供一半导体测试结构，所述半导体测试结构采用权利要求1～7任一项所述的半导体测试结构；
向所述第一连接结构以及第三连接结构施加第一测试电压，向所述第二连接结构以及第四连接结构施加第二测试电压；
获取所述第一多晶硅结构与所述第一有源区之间的第一电容以及所述第二多晶硅结构与所述第二有源区之间的第二电容，并进行比较，若所述第一电容的电容值大于所述第二电容的电容值，则判定所述沟槽隔离结构存在边沟问题。
9.根据权利要求8所述的方法，其特征在于，所述第一测试电压为交流扫描电压，所述第二测试电压为接地电压。
10.根据权利要求8所述的方法，其特征在于，所述方法进一步包括：
当所述第一电容的电容值大于所述第二电容的电容值时，获取所述第一电容的电容值与所述第二电容的电容值之间的差值，以判断所述沟槽隔离结构所存在的边沟问题的严重程度。
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