CN117251329A - 基于arm架构处理器的dram测试设备和方法 - Google Patents

Abstract

本申请涉及一种基于ARM架构处理器的DRAM测试设备和方法，设备包括被测设备板、核心板、电源模块、控制板和上位机，被测设备板用于安装被测DRAM；核心板上具有基于ARM架构的CPU；电源模块用于为被测设备板和核心板供电；上位机用于发出对被测DRAM的测试指令，测试指令携带基于C语言的测试脚本；控制板上具有控制CPU，控制CPU接收来自上位机的测试指令后，控制电源模块对被测设备板和核心板的供电电压，以及将基于C语言的测试脚本发送至核心板上的基于ARM架构的CPU，由基于ARM架构的CPU使用被测DRAM执行基于C语言的测试脚本并产生测试结果，由控制CPU将测试结果发送至上位机。根据本发明，对DRAM的测试具有成本低、精度高、易于实现的优点。

Description

基于ARM架构处理器的DRAM测试设备和方法

技术领域

本发明涉及计算机技术领域，且更为具体地，涉及一种基于ARM架构处理器的DRAM测试设备和方法。

背景技术

目前市场上的DRAM（动态随机存取内存）测试方法，主要有两种：一种是基于ATE（集成电路自动测试机）的大型机台，进行测试算法编程，在短时间内覆盖较多的DRAM失效模式，其缺点是成本过高，不仅需要上千万的进口机台作为测试硬件基础，还需要能编程懂DRAM原理的高级测试工程师进行Advantest（一家测试厂商）脚本编制，大大提高了测试门槛。另一种是基于市售板改装成治具，可以实现较低成本的测试，其缺点是测试精度过低，通常只能测试开机正常，无法覆盖较多DRAM失效模式，对长时间运行才出现的DRAM老化缺陷更是束手无策。

因此，需要一种新的对DRAM进行测试的技术方案，成本低、精度高、易于实现。

发明内容

为了解决上述技术问题，提出了本申请，以提供一种成本低、精度高、易于实现的基于ARM（一种处理器的类型）架构处理器的DRAM测试设备和方法。

第一方面，本发明提供了一种基于ARM架构处理器的DRAM测试设备，包括被测设备板、核心板、电源模块、控制板和上位机，其中，所述被测设备板用于安装被测DRAM；所述核心板上具有基于ARM架构的CPU，所述核心板连接所述被测设备板，实现所述被测DRAM与所述基于ARM架构的CPU之间的通信；所述电源模块连接所述被测设备板和所述核心板，用于为所述被测设备板和所述核心板供电；所述上位机用于发出对所述被测DRAM的测试指令，所述测试指令携带基于C语言的测试脚本；所述控制板上具有控制CPU，所述控制板连接所述核心板、所述电源模块和所述上位机，所述控制CPU接收来自所述上位机的所述测试指令后，控制所述电源模块对所述被测设备板和所述核心板的供电电压，使所述被测设备板和所述核心板上电运行，以及将所述基于C语言的测试脚本发送至所述核心板上的所述基于ARM架构的CPU，由所述基于ARM架构的CPU使用所述被测DRAM执行所述基于C语言的测试脚本并产生测试结果，以及将所述测试结果发送至所述控制板上的所述控制CPU，由所述控制CPU将所述测试结果发送至所述上位机。

优选地，前述的基于ARM架构处理器的DRAM测试设备，所述控制CPU分析执行所述基于C语言的测试脚本时对所述基于ARM架构的CPU和所述被测DRAM的电压需求，并根据所述电压需求向所述电源模块发出IIC控制信号，控制所述电源模块调整对所述被测设备板和所述核心板的供电电压，使所述基于ARM架构的CPU与所述被测DRAM执行所述基于C语言的测试脚本。

优选地，前述的基于ARM架构处理器的DRAM测试设备，所述基于C语言的测试脚本用于测试所述被测DRAM是否存在一种或多种失效情况，所述测试结果用于反映所述被测DRAM是否存在所述一种或多种失效情况，所述控制CPU接收到所述测试结果时，检测已记录测试结果的数量是否达到预设次数；如未到达所述预设次数则对所述测试结果进行记录；如达到所述预设次数则统计所述测试结果和所述已记录测试结果所反映的所述被测DRAM所具有的失效情况，对于任一种失效情况，计算该失效情况的可信指数，其中，/>为第i种失效情况的出现次数，n为失效情况种类总数；从所述测试结果和所述已记录测试结果中删除可信指数低于预设阈值的失效情况，以及对重复的失效情况进行合并后，将所述测试结果和所述已记录测试结果发送至所述上位机。

优选地，前述的基于ARM架构处理器的DRAM测试设备，所述被测设备板上具有镀金高速探针，所述镀金高速探针用于连接所述被测DRAM，使所述被测DRAM与所述被测设备板实现信号连通，所述镀金高速探针适于连接DDR3、DDR4、LPDDR3、LPDDR4、LPDDR4X或LPDDR5型号的所述被测DRAM。

优选地，前述的基于ARM架构处理器的DRAM测试设备，所述基于ARM架构的CPU按照预设的时间间隔，获取所述基于C语言的测试脚本中已执行部分的结束位置并经所述控制CPU发送至所述上位机，所述上位机根据所述已执行部分的结束位置计算所述已执行部分的长度，以及根据所述已执行部分的长度与所述基于C语言的测试脚本的总长度之间的比值，计算所述被测DRAM的测试进度。

优选地，前述的基于ARM架构处理器的DRAM测试设备，所述基于ARM架构的CPU识别所述被测DRAM的型号，将所述被测DRAM的型号经所述控制CPU发送至所述上位机，所述上位机根据所述被测DRAM的型号从预设的基于C语言的多种测试脚本中选择适用于所述被测DRAM的测试脚本作为用于加入所述测试指令中的所述基于C语言的测试脚本。

优选地，前述的基于ARM架构处理器的DRAM测试设备，所述上位机基于RS232接口标准将所述测试指令发送至所述控制CPU以及接收所述控制CPU返回的所述测试结果，所述控制CPU基于预设的数据传输协议将所述基于C语言的测试脚本发送至所述基于ARM架构的CPU。

第二方面，本发明提供了一种基于ARM架构处理器的DRAM测试方法，用于使用前述的基于ARM架构处理器的DRAM测试设备进行测试，所述基于ARM架构处理器的DRAM测试设备包括被测设备板、核心板、电源模块、控制板和上位机，其中，所述被测设备板用于安装被测DRAM，所述核心板上具有基于ARM架构的CPU，所述核心板连接所述被测设备板，实现所述被测DRAM与所述基于ARM架构的CPU之间的通信，所述电源模块连接所述被测设备板和所述核心板，用于为所述被测设备板和所述核心板供电，所述控制板上具有控制CPU，所述控制板连接所述核心板、所述电源模块和所述上位机，所述方法包括：通过所述上位机发出对所述被测DRAM的测试指令，所述测试指令携带基于C语言的测试脚本；通过所述控制CPU接收来自所述上位机的所述测试指令，并控制所述电源模块对所述被测设备板和所述核心板的供电电压，使所述被测设备板和所述核心板上电运行，以及将所述基于C语言的测试脚本发送至所述核心板上的所述基于ARM架构的CPU；通过所述基于ARM架构的CPU使用所述被测DRAM执行所述基于C语言的测试脚本并产生测试结果，以及将所述测试结果发送至所述控制板上的所述控制CPU；通过所述控制CPU将所述测试结果发送至所述上位机。

本发明上述一个或多个技术方案，至少具有如下一种或多种有益效果：

本发明的技术方案，设计了一种可以兼顾实用性和经济性的设备，采用被测设备板、核心板、电源模块、控制板和上位机相结合的模块化设计，被测设备板可以采用多片协同工作，由统一的上位机控制同时测试，达到工业量产化的需求，本发明的技术方案实现了Advantest脚本语言到C语言的转换，通过基于ARM架构的CPU运行基于C语言的测试脚本，实现对待测DRAM的全方位测试，基于ARM架构的CPU单片成本仅达千元级别，且C语言入门门槛低，所以本发明的技术方案可以极大的降低测试成本，而且可以通过编写复杂脚本实现99.99%以上的极佳测试覆盖率。

附图说明

通过结合附图对本申请实施例进行更详细的描述，本申请的上述以及其他目的、特征和优势将变得更加明显。附图用来提供对本申请实施例的进一步理解，并且构成说明书的一部分，与本申请实施例一起用于解释本申请，并不构成对本申请的限制。在附图中，相同的参考标号通常代表相同部件或步骤。

图1为根据本申请实施例的一种基于ARM架构处理器的DRAM测试设备的框图；

图2为根据本申请实施例的一种基于ARM架构处理器的DRAM测试方法的流程图。

具体实施方式

下面参照附图来描述本发明的一些实施方式。本领域技术人员应当理解的是，这些实施方式仅仅用于解释本发明的技术原理，并非旨在限制本发明的保护范围。

如图1所示，本发明的一个实施例中提供了一种基于ARM架构处理器的DRAM测试设备，包括被测设备板110、核心板120、电源模块130、控制板140和上位机150，其中：

被测设备板110用于安装被测DRAM160；

具体地，被测设备板110上具有镀金高速探针，镀金高速探针用于连接被测DRAM160，使被测DRAM160与被测设备板110实现信号连通，镀金高速探针适于连接DDR3、DDR4、LPDDR3、LPDDR4、LPDDR4X或LPDDR5型号的被测DRAM；

本实施例中，被测设备板110（DutBoard）通过镀金高速探针与被测DRAM160相接触，加上周边滤波电路，使被测DRAM160的信号完整性得到保障。另外探针接触的模式，不仅可以让被测DRAM160不用通过焊接即可通信，而且探针多达10万次接触寿命，大大降低了维护成本。本实施例中，采用模块化设计，将硬件分为了被测设备板110、核心板120、控制板140等部分，与市面上一体化的测试板相比，模块化设计可以只更换被测设备板110即可兼容DDR3、DDR4、LPDDR3、LPDDR4、LPDDR4X、LPDDR5各种不同型号的DRAM进行测试，大大提高复用性，降低设备成本，提高量产价值。

核心板120上具有基于ARM架构的CPU170，核心板120连接被测设备板110，实现被测DRAM160与基于ARM架构的CPU170之间的通信；

本实施例中，核心板（CoreTestBoard）120采用基于ARM架构的Soc（系统级芯片），可以运行C语言的DRAM测试脚本，能在短时间内覆盖大量失效模式。本实施例中，使用ARM架构的处理器作为运行测试算法的核心Soc，与市面上的FPGA架构、Intel架构相比，ARM架构处理器去测试DRAM更精准、更贴近客户使用环境，也更经济、单片成本低，千元级别的专业DRAM测试设备在市场上目前为空缺。

电源模块130连接被测设备板110和核心板120，用于为被测设备板110和核心板120供电；

上位机150用于发出对被测DRAM160的测试指令，测试指令携带基于C语言的测试脚本；

本实施例中，使用C语言作为测试脚本语言，与目前独立的DRAM测试脚本语言相比，C语言的编写则相对直观得多。而且C语言作为计算机、电子、半导体相关专业的必修课，使用C语言作为测试脚本语言，大大降低了测试门槛。

控制板140上具有控制CPU180，控制板140连接核心板120、电源模块130和上位机150；

本实施例中，控制CPU180采用工业级工控处理器，主要功能是通过软件操作电源模块130，并保持与上位机150及核心板120的通信，起到承上启下的作用。控制板140只接收核心板120的信息，与上位机150则保持双向通信。

控制CPU180接收来自上位机150的测试指令后，控制电源模块130对被测设备板110和核心板120的供电电压，使被测设备板110和核心板120上电运行，以及将基于C语言的测试脚本发送至核心板120上的基于ARM架构的CPU170，由基于ARM架构的CPU170使用被测DRAM160执行基于C语言的测试脚本并产生测试结果，以及将测试结果发送至控制板140上的控制CPU180，由控制CPU180将测试结果发送至上位机；

具体地，控制CPU180分析执行基于C语言的测试脚本时对基于ARM架构的CPU170和被测DRAM160的电压需求，并根据电压需求向电源模块130发出IIC（集成电路总线）控制信号，控制电源模块130调整对被测设备板110和核心板120的供电电压，使基于ARM架构的CPU170与被测DRAM160执行基于C语言的测试脚本；

本实施例中，电源模块130是功能独立的一个模块，硬件上集成在控制板140上。电源模块130只接受控制板140的IIC控制信号，根据电源芯片的功能，精准到0.01V的控制所需要输出的电压，给到核心板120与被测设备板110，以维持核心板120和被测设备板110上电运行。本实施例中，通过相对独立的电源模块130去控制核心板120和被测设备板110的供电，与市面上的方案相比，PMIC（电源管理集成电路）独立可控，能做到精度0.01V的电压调整。

具体地，上位机150基于RS232（常用的串行通信接口标准之一）接口标准将测试指令发送至控制CPU180以及接收控制CPU180返回的测试结果，控制CPU180基于预设的数据传输协议将基于C语言的测试脚本发送至基于ARM架构的CPU170；

本实施例中，上位机150开发出独立的应用程序，可直观的显示测试结果，同时支持参数设置，设置好的参数通过RS232与控制板140进行通信。本实施例中，使用成本低、配套易用的上位机软件，简单易上手，只需要普通操作员即可完成测试，无需专业工程师。本实施例中，上位机150通过自定义的通信协议，由RS232向控制CPU180发送指令。控制CPU180会根据指令所含的内容，决定要测试的条件，从而向电源模块130发送相应电压控制。ARMCPU170在被电源模块130启动后，会自动运行测试脚本。测试结果通过内部协议发送给控制CPU180，控制CPU180给测试结果做出判断与整合之后，将最终结果发送给上位机150，从而直观显示出测试结果。

根据本实施例的技术方案，设计了一种可以兼顾实用性和经济性的设备，采用被测设备板、核心板、电源模块、控制板和上位机相结合的模块化设计，被测设备板可以采用多片协同工作，由统一的上位机控制同时测试，达到工业量产化的需求，本发明的技术方案实现了Advantest脚本语言到C语言的转换，通过基于ARM架构的CPU运行基于C语言的测试脚本，实现对待测DRAM的全方位测试，基于ARM架构的CPU单片成本仅达千元级别，且C语言入门门槛低，所以本发明的技术方案可以极大的降低测试成本，而且可以通过编写复杂脚本实现99.99%以上的极佳测试覆盖率。

本发明的一个实施例中提供了一种基于ARM架构处理器的DRAM测试设备，相比于前述的实施例，本实施例的基于ARM架构处理器的DRAM测试设备，基于C语言的测试脚本用于测试被测DRAM是否存在一种或多种失效情况，测试结果用于反映被测DRAM是否存在一种或多种失效情况；

控制CPU180接收到测试结果时，检测已记录测试结果的数量是否达到预设次数；

如未到达预设次数则对测试结果进行记录；

本实施例中，仅在测试次数达到预设次数时向上位机150反馈测试结果，以减少控制板140与上位机150之间的通信负担。

如达到预设次数则统计测试结果和已记录测试结果所反映的被测DRAM所具有的失效情况，对于任一种失效情况，计算该失效情况的可信指数，其中，为第i种失效情况的出现次数，n为失效情况种类总数；

从测试结果和已记录测试结果中删除可信指数低于预设阈值的失效情况，以及对重复的失效情况进行合并后，将测试结果和已记录测试结果发送至上位机；

本实施例中，在某失效情况的可信指数较高时，说明该失效情况出现频率较高，需要反馈至上位机150，在某失效情况的可信指数较低时，说明该失效情况发生概率极低，不需要反馈至上位机150。本实施例中，通过对重复的失效情况进行合并去重，进一步压缩了控制板140与上位机150之间传输的数据量，降低了通信负担。

本发明的一个实施例中提供了一种基于ARM架构处理器的DRAM测试设备，相比于前述的实施例，本实施例的基于ARM架构处理器的DRAM测试设备，基于ARM架构的CPU170按照预设的时间间隔，获取基于C语言的测试脚本中已执行部分的结束位置并经控制CPU180发送至上位机150，上位机150根据已执行部分的结束位置计算已执行部分的长度，以及根据已执行部分的长度与基于C语言的测试脚本的总长度之间的比值，计算被测DRAM160的测试进度；

本实施例中，能实时显示具体的测试进度和测试结果，并能在上位机150生成历史记录文档，与市面上的仅显示测试结果产品相比，上位机150不仅可以显示进度，而且可以记录结果，并且能与自动化软件通信，从而增加了扩展成自动化测试的可能性。

本发明的一个实施例中提供了一种基于ARM架构处理器的DRAM测试设备，相比于前述的实施例，本实施例的基于ARM架构处理器的DRAM测试设备，基于ARM架构的CPU170识别被测DRAM160的型号，将被测DRAM160的型号经控制CPU180发送至上位机150，上位机150根据被测DRAM160的型号从预设的基于C语言的多种测试脚本中选择适用于被测DRAM160的测试脚本作为用于加入测试指令中的基于C语言的测试脚本；

本实施例中，当被测设备板110上安装了不同型号的被测DRAM160时，上位机150可以及时获知被测DRAM160的具体型号，从而选择恰当的测试脚本以进行测试。

如图2所示，本发明的一个实施例中提供了一种基于ARM架构处理器的DRAM测试方法，用于使用如图1所述的基于ARM架构处理器的DRAM测试设备进行测试，基于ARM架构处理器的DRAM测试设备包括被测设备板、核心板、电源模块、控制板和上位机，其中，被测设备板用于安装被测DRAM，核心板上具有基于ARM架构的CPU，核心板连接被测设备板，实现被测DRAM与基于ARM架构的CPU之间的通信，电源模块连接被测设备板和核心板，用于为被测设备板和核心板供电，控制板上具有控制CPU，控制板连接核心板、电源模块和上位机，方法包括：

步骤S210，通过上位机发出对被测DRAM的测试指令，测试指令携带基于C语言的测试脚本；

本实施例中，使用C语言作为测试脚本语言，与目前独立的DRAM测试脚本语言相比，C语言的编写则相对直观得多。而且C语言作为计算机、电子、半导体相关专业的必修课，使用C语言作为测试脚本语言，大大降低了测试门槛。

步骤S220，通过控制CPU接收来自上位机的测试指令，并控制电源模块对被测设备板和核心板的供电电压，使被测设备板和核心板上电运行，以及将基于C语言的测试脚本发送至核心板上的基于ARM架构的CPU；

本实施例中，通过相对独立的电源模块去控制核心板和被测设备板的供电，与市面上的方案相比，PMIC（电源管理集成电路）独立可控，能做到精度0.01V的电压调整。

步骤S230，通过基于ARM架构的CPU使用被测DRAM执行基于C语言的测试脚本并产生测试结果，以及将测试结果发送至控制板上的控制CPU；

本实施例中，核心板（CoreTestBoard）采用基于ARM架构的Soc（系统级芯片），可以运行C语言的DRAM测试脚本，能在短时间内覆盖大量失效模式。本实施例中，使用ARM架构的处理器作为运行测试算法的核心Soc，与市面上的FPGA架构、Intel架构相比，ARM架构处理器去测试DRAM更精准、更贴近客户使用环境，也更经济、单片成本低，千元级别的专业DRAM测试设备在市场上目前为空缺。

步骤S240，通过控制CPU将测试结果发送至上位机；

根据本实施例的技术方案，设计了一种可以兼顾实用性和经济性的设备，采用被测设备板、核心板、电源模块、控制板和上位机相结合的模块化设计，被测设备板可以采用多片协同工作，由统一的上位机控制同时测试，达到工业量产化的需求，本发明的技术方案实现了Advantest脚本语言到C语言的转换，通过基于ARM架构的CPU运行基于C语言的测试脚本，实现对待测DRAM的全方位测试，基于ARM架构的CPU单片成本仅达千元级别，且C语言入门门槛低，所以本发明的技术方案可以极大的降低测试成本，而且可以通过编写复杂脚本实现99.99%以上的极佳测试覆盖率。

以上结合具体实施例描述了本申请的基本原理，但是，需要指出的是，在本申请中提及的优点、优势、效果等仅是示例而非限制，不能认为这些优点、优势、效果等是本申请的各个实施例必须具备的。另外，上述公开的具体细节仅是为了示例的作用和便于理解的作用，而非限制，上述细节并不限制本申请为必须采用上述具体的细节来实现。

本申请中涉及的器件、装置、设备、系统的方框图仅作为例示性的例子并且不意图要求或暗示必须按照方框图示出的方式进行连接、布置、配置。如本领域技术人员将认识到的，可以按任意方式连接、布置、配置这些器件、装置、设备、系统。诸如“包括”、“包含”、“具有”等等的词语是开放性词汇，指“包括但不限于”，且可与其互换使用。这里所使用的词汇“或”和“和”指词汇“和/或”，且可与其互换使用，除非上下文明确指示不是如此。这里所使用的词汇“诸如”指词组“诸如但不限于”，且可与其互换使用。

还需要指出的是，在本申请的装置、设备和方法中，各部件或各步骤是可以分解和/或重新组合的。这些分解和/或重新组合应视为本申请的等效方案。

提供所公开的方面的以上描述以使本领域的任何技术人员能够做出或者使用本申请。对这些方面的各种修改对于本领域技术人员而言是非常显而易见的，并且在此定义的一般原理可以应用于其他方面而不脱离本申请的范围。因此，本申请不意图被限制到在此示出的方面，而是按照与在此公开的原理和新颖的特征一致的最宽范围。

为了例示和描述的目的已经给出了以上描述。此外，此描述不意图将本申请的实施例限制到在此公开的形式。尽管以上已经讨论了多个示例方面和实施例，但是本领域技术人员将认识到其某些变型、修改、改变、添加和子组合。

Claims (8)

1.一种基于ARM架构处理器的DRAM测试设备，其特征在于，包括被测设备板、核心板、电源模块、控制板和上位机，其中：

所述被测设备板用于安装被测DRAM；

所述核心板上具有基于ARM架构的CPU，所述核心板连接所述被测设备板，实现所述被测DRAM与所述基于ARM架构的CPU之间的通信；

所述电源模块连接所述被测设备板和所述核心板，用于为所述被测设备板和所述核心板供电；

所述上位机用于发出对所述被测DRAM的测试指令，所述测试指令携带基于C语言的测试脚本；

所述控制板上具有控制CPU，所述控制板连接所述核心板、所述电源模块和所述上位机，所述控制CPU接收来自所述上位机的所述测试指令后，控制所述电源模块对所述被测设备板和所述核心板的供电电压，使所述被测设备板和所述核心板上电运行，以及将所述基于C语言的测试脚本发送至所述核心板上的所述基于ARM架构的CPU，由所述基于ARM架构的CPU使用所述被测DRAM执行所述基于C语言的测试脚本并产生测试结果，以及将所述测试结果发送至所述控制板上的所述控制CPU，由所述控制CPU将所述测试结果发送至所述上位机。

2.根据权利要求1所述的基于ARM架构处理器的DRAM测试设备，其特征在于：

所述控制CPU分析执行所述基于C语言的测试脚本时对所述基于ARM架构的CPU和所述被测DRAM的电压需求，并根据所述电压需求向所述电源模块发出IIC控制信号，控制所述电源模块调整对所述被测设备板和所述核心板的供电电压，使所述基于ARM架构的CPU与所述被测DRAM执行所述基于C语言的测试脚本。

3.根据权利要求1所述的基于ARM架构处理器的DRAM测试设备，其特征在于：

所述基于C语言的测试脚本用于测试所述被测DRAM是否存在一种或多种失效情况，所述测试结果用于反映所述被测DRAM是否存在所述一种或多种失效情况，所述控制CPU接收到所述测试结果时，检测已记录测试结果的数量是否达到预设次数；

如未到达所述预设次数则对所述测试结果进行记录；

如达到所述预设次数则统计所述测试结果和所述已记录测试结果所反映的所述被测DRAM所具有的失效情况，对于任一种失效情况，计算该失效情况的可信指数，其中，/>为第i种失效情况的出现次数，n为失效情况种类总数；

从所述测试结果和所述已记录测试结果中删除可信指数低于预设阈值的失效情况，以及对重复的失效情况进行合并后，将所述测试结果和所述已记录测试结果发送至所述上位机。

4.根据权利要求1所述的基于ARM架构处理器的DRAM测试设备，其特征在于：

所述被测设备板上具有镀金高速探针，所述镀金高速探针用于连接所述被测DRAM，使所述被测DRAM与所述被测设备板实现信号连通，所述镀金高速探针适于连接DDR3、DDR4、LPDDR3、LPDDR4、LPDDR4X或LPDDR5型号的所述被测DRAM。

5.根据权利要求1所述的基于ARM架构处理器的DRAM测试设备，其特征在于：

所述基于ARM架构的CPU按照预设的时间间隔，获取所述基于C语言的测试脚本中已执行部分的结束位置并经所述控制CPU发送至所述上位机，所述上位机根据所述已执行部分的结束位置计算所述已执行部分的长度，以及根据所述已执行部分的长度与所述基于C语言的测试脚本的总长度之间的比值，计算所述被测DRAM的测试进度。

6.根据权利要求1所述的基于ARM架构处理器的DRAM测试设备，其特征在于：

所述基于ARM架构的CPU识别所述被测DRAM的型号，将所述被测DRAM的型号经所述控制CPU发送至所述上位机，所述上位机根据所述被测DRAM的型号从预设的基于C语言的多种测试脚本中选择适用于所述被测DRAM的测试脚本作为用于加入所述测试指令中的所述基于C语言的测试脚本。

7.根据权利要求1所述的基于ARM架构处理器的DRAM测试设备，其特征在于：

所述上位机基于RS232接口标准将所述测试指令发送至所述控制CPU以及接收所述控制CPU返回的所述测试结果，所述控制CPU基于预设的数据传输协议将所述基于C语言的测试脚本发送至所述基于ARM架构的CPU。

8.一种基于ARM架构处理器的DRAM测试方法，其特征在于，用于使用如权利要求1至7中任一项权利要求所述的基于ARM架构处理器的DRAM测试设备进行测试，所述基于ARM架构处理器的DRAM测试设备包括被测设备板、核心板、电源模块、控制板和上位机，其中，所述被测设备板用于安装被测DRAM，所述核心板上具有基于ARM架构的CPU，所述核心板连接所述被测设备板，实现所述被测DRAM与所述基于ARM架构的CPU之间的通信，所述电源模块连接所述被测设备板和所述核心板，用于为所述被测设备板和所述核心板供电，所述控制板上具有控制CPU，所述控制板连接所述核心板、所述电源模块和所述上位机，所述方法包括：

通过所述上位机发出对所述被测DRAM的测试指令，所述测试指令携带基于C语言的测试脚本；

通过所述控制CPU接收来自所述上位机的所述测试指令，并控制所述电源模块对所述被测设备板和所述核心板的供电电压，使所述被测设备板和所述核心板上电运行，以及将所述基于C语言的测试脚本发送至所述核心板上的所述基于ARM架构的CPU；

通过所述基于ARM架构的CPU使用所述被测DRAM执行所述基于C语言的测试脚本并产生测试结果，以及将所述测试结果发送至所述控制板上的所述控制CPU；

通过所述控制CPU将所述测试结果发送至所述上位机。