CN117219599A

CN117219599A - 半导体结构

Info

Publication number: CN117219599A
Application number: CN202310145746.0A
Authority: CN
Inventors: 江霈柔; 赖朝文
Original assignee: Nanya Technology Corp
Current assignee: Nanya Technology Corp
Priority date: 2022-06-10
Filing date: 2023-02-21
Publication date: 2023-12-12
Also published as: US20230403846A1; US11895829B2

Abstract

本公开提供一种具有锥形位元线的半导体结构。该半导体结构包括一基底；一位元线结构，设置在该基底上，其中该位元线结构包括一圆柱部以及一阶梯部，该阶梯部在该圆柱部上；一多晶硅层，设置在该基底上并围绕该位元线结构；以及一着陆垫，设置在该多晶硅层与该阶梯部上。

Description

半导体结构

技术领域

本申请案主张美国第17/837,052及17/837,718号专利申请案的优先权(即优先权日为“2022年6月10日”)，其内容以全文引用的方式并入本文中。

本公开是关于一种半导体结构。特别是有关于一种具有一锥形配置的一位元线结构。

背景技术

半导体元件使用在不同的电子应用，例如个人电脑、移动电话、数码相机以及其他电子设备。半导体元件典型的制造技术依序包含沉积材料的隔离或介电层、导电层以及半导体层在一半导体基底上，以及使用微影而图案化不同材料层以形成电路部件或元件在该基底上。随着半导体产业为了追求更高的元件密度、更高的效能以及更低的成本而发展到先进的技术制程节点，在晶圆上精确控制微影的挑战已经出现，并且一产品效能以及产品良率亦会受到影响。

上文的“先前技术”说明仅是提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。

发明内容

本公开的一实施例提供一种半导体结构。该半导体结构包括一基底；一位元线结构，设置在该基底上，其中该位元线结构包括一圆柱部以及一阶梯部，该阶梯部在该圆柱部上；一多晶硅层，设置在该基底上并围绕该位元线结构；以及一着陆垫，设置在该多晶硅层与该阶梯部上。

在一些实施例中，该阶梯部的一上表面是该位元线结构的一上表面。

在一些实施例中，该阶梯部完全在该多晶硅层上。

在一些实施例中，该半导体结构还包括一间隙子，设置在该多晶硅层与该位元线结构之间，其中该间隙子围绕该位元线结构的该圆柱部。

在一些实施例中，该间隙子是一多层结构，并包含氮化物与氧化物。

在一些实施例中，该间隙子覆盖整个该位元线结构的该圆柱部。

在一些实施例中，该间隙子的一上表面位在该多晶硅层的一上表面上。

在一些实施例中，该阶梯部沿着该位元线结构的一高度而具有不同宽度。

在一些实施例中，中该位元线结构包括一导电层，位在该多晶硅层的一上表面下方。

本公开的另一实施例提供一种半导体结构。该半导体结构包括一基底；一位元线结构，设置在该基底上且在一第一方向延伸；以及一多晶硅层，围绕该位元线结构的一下部设置，其中该位元线结构的一上部从该下部朝向该位元线结构的一上表面而逐渐变细。

在一些实施例中，该半导体结构还包括一金属层，设置在该多晶硅层上且部分覆盖该位元线结构的该上部。

在一些实施例中，该金属层包括一开口，该开口暴露该位元线结构的该上部的一部分。

在一些实施例中，该半导体结构还包括一字元线结构，设置在该基底上并在一第二方向延伸，而该第二方向不同于该第一方向。

在一些实施例中，该多晶硅层围绕该字元线结构的一下部。

在一些实施例中，该字元线结构包括一上部，从该多晶硅层的该上表面逐渐变细。

在一些实施例中，该半导体结构还包括一间隙子，设置在该位元线结构的一侧壁上并围绕该位元线结构的该下部。

在一些实施例中，该间隙子从该多晶硅层突伸。

在一些实施例中，该间隙子的一部分经由设置在该位元线结构上的一金属层而暴露。

在一些实施例中，该位元线结构的该下部从该多晶硅层的该上表面突伸。

本公开的再另一实施例提供一种半导体结构的制备方法。该制备方法包括提供一基底；形成一位元线结构在该基底上；形成一间隙子以围绕该位元线结构；形成一多晶硅层以覆盖该位元线结构与该间隙子；在该多晶硅层上执行一第一蚀刻操作以获得该多晶硅层的一第一高度，其中该第一高度小于该位元线结构的一高度或是该间隙子的一高度；在该间隙子的一第一部分上执行一第二蚀刻操作；以及在该多晶硅层上执行一第三蚀刻操作以获得该多晶硅层的一第二高度，其中该第二高度小于该第一高度。

在一些实施例中，该间隙子的该第一部分经由该多晶硅层而暴露并借由该第二蚀刻操作而移除。

在一些实施例中，在该第二蚀刻操作期间，该位元线结构被该间隙子的该第一部分围绕的一第一部分的一宽度大致上是一致的。

在一些实施例中，该制备方法还包括在该间隙子的一第二部分以及在该位元线结构设置在该间隙子的该第二部分上的一第一部分上执行一第四蚀刻操作。

在一些实施例中，借由该第四蚀刻操作而部分移除该位元线结构的该第一部分。

在一些实施例中，该间隙子的该第二部分经由该多晶硅层而暴露并借由该第四蚀刻操作而移除。

在一些实施例中，该制备方法还包括在该多晶硅层上执行一第五蚀刻操作以形成一多晶硅接触点，其中该多晶硅接触点包括一第三高度，该第三高度小于该多晶硅层的该第二高度。

在一些实施例中，该多晶硅接触点的一上表面位在一水平位面，该多晶硅接触点的该上表面的该水平位面相同于该位元线结构的一钨层的一上表面的一水平位面，或者是该多晶硅接触点的该上表面的该水平位面位在该位元线结构的该钨层的该上表面的该水平位面上。

在一些实施例中，该制备方法还包括形成一金属层以覆盖该位元线结构与该间隙子。

在一些实施例中，在形成该金属层之前，该位元线结构的该上表面的一宽度大致等于或大于12纳米。

在一些实施例中，该制备方法还包括在该金属层上执行一第六蚀刻操作以形成一凹陷在该金属层上。

在一些实施例中，借由该第六蚀刻操作以部分蚀刻该位元线结构的该上部。

在一些实施例中，该间隙子经由该凹陷而暴露。

在一些实施例中，借由该第六蚀刻操作以移除该间隙子的一上部。

在一些实施例中，在该第二蚀刻操作期间，该位元线结构的该高度大致是一致的。

在一些实施例中，该第二蚀刻操作在一氮化物材料上的一蚀刻率小于每秒1纳米。

上文已相当广泛地概述本公开的技术特征及优点，使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。

附图说明

借由参考详细描述以及权利要求可获得对本公开的更完整的理解。本公开还应理解为与图式的元件编号相关联，图式的元件编号在整个描述中代表类似的元件。

图1是剖视示意图，例示本公开一些实施例的半导体结构。

图2是流程示意图，例示本公开一些实施例的半导体结构的制备方法。

图3是顶视示意图，例示本公开一些实施例的半导体结构。

图4到图20是剖视示意图，例示本公开一些实施例在制备半导体结构中沿着如图3所示的剖线A-A'的各中间阶段。

图21到图30是剖视示意图，例示本公开一些实施例在制备半导体结构中沿着如图3所示的剖线B-B'的各中间阶段。

其中，附图标记说明如下：

11：基底

20：位元线结构

21：第一介电层

22：导电层

23：第二介电层

24：高度

25：高度

26：上表面

28：宽度

30：间隙子

31：第一氮化物层

32：氧化物层

33：第二氮化物层

34：气隙

39：高度

41：多晶硅层

42：牺牲层

43：金属层

45：着陆垫

50：字元线结构

61：第一蚀刻操作

62：第二蚀刻操作

63：第三蚀刻操作

64：第四蚀刻操作

65：第五蚀刻操作

66：平坦化

67：蚀刻操作

68：蚀刻操作

71：开口

81：宽度

82：宽度

83：宽度

84：宽度

85：宽度

201：第一部分

202：第二部分

203：第三部分

207：上部(阶梯部)

209：下部(圆柱部)

221：上表面

222：距离

251：宽度

261：上表面

262：上表面

263：侧壁

271：上表面

272：上表面

301：第一部分

302：第二部分

303：第三部分

411：高度

412：高度

413：高度

414：上表面

418：上表面

419：上表面

421：上表面

432：上表面

501：第一部分

502：第二部分

503：第三部分

507：上部

509：下部

811：宽度

831：宽度

832：宽度

841：宽度

BL1：位元线结构

BL2：位元线结构

S1：制备方法

S11：步骤

S12：步骤

S13：步骤

S14：步骤

S15：步骤

S16：步骤

S17：步骤

WL1：字元线结构

WL2：字元线结构

WL3：字元线结构

具体实施方式

应当理解，虽然用语“第一(first)”、“第二(second)”、“第三(third)”等可用于本文中以描述不同的元件、部件、区域、层及/或部分，但是这些元件、部件、区域、层及/或部分不应受这些用语所限制。这些用语仅用于从另一元件、部件、区域、层或部分中区分一个元件、部件、区域、层或部分。因此，以下所讨论的“第一装置(first element)”、“部件(component)”、“区域(region)”、“层(layer)”或“部分(section)”可以被称为第二装置、部件、区域、层或部分，而不背离本文所教示。

本文中使用的术语仅是为了实现描述特定实施例的目的，而非意欲限制本发明。如本文中所使用，单数形式“一(a)”、“一(an)”，及“该(the)”意欲亦包括复数形式，除非上下文中另作明确指示。将进一步理解，当术语“包括(comprises)”及/或“包括(comprising)”用于本说明书中时，该等术语规定所陈述的特征、整数、步骤、操作、元件，及/或组件的存在，但不排除存在或增添一或更多个其他特征、整数、步骤、操作、元件、组件，及/或上述各者的群组。

随着半导体产业为了追求更高的元件密度而发展到先进的技术制程节点，其已经达到先进的微影精度。为了进一步缩减元件尺寸，元件的尺寸与不同元件之间的距离必须成比例地缩减。然而，随着元件尺寸与不同元件之间距离的缩减，对尺寸与距离的精确控制则提出了挑战。举例来说，在一蚀刻操作之后，一着陆垫可借由一位元线结构的一尖角而断开连接。

图1是剖视示意图，例示本公开一些实施例的半导体结构。半导体结构可包括一基底11；一位元线结构20，设置在基底上；一多晶硅层41，设置在基底上并围绕位元线结构20；以及一着陆垫45，设置在该多晶硅层41与该位元线结构20上。

在一些实施例中，基底11可具有一多层结构，或者是基底11可包括一多层化合物半导体结构。在一些实施例中，基底11包括半导体元件、电子部件、电子元件或其组合。在一些实施例中，基底11包括晶体管或是晶体管的功能单元。在一些实施例中，基底11包括主动元件、被动元件及/或导电元件。该等主动元件可包括一存储器晶粒(例如一动态随机存取存储器(DRAM)晶粒、一静态随机存取存储器(SRAM)晶粒等等)、一电源管理晶粒(例如一电源管理集成电路(PMIC)晶粒)、一逻辑晶粒(例如系统上芯片(SoC)、中央处理单元(CPU)、图形处理单元(GPU)、应用处理器(AP)、微控制器等等)、一射频(RF)晶粒、一感测器晶粒、一微机电系统(MEMS)晶粒、一信号处理晶粒(例如一数码信号处理(DSP)晶粒)、一前端晶粒(例如一模拟前端(AFE)晶粒)或其他主动元件。该等被动元件可包括一电容器、一电阻器、一电感器、一熔丝或其他被动元件。该等导电元件可包括金属线、金属岛状物、导电通孔或其他导电元件。

如上所述的该等主动元件、该等被动元件及/或该等导电元件可形成在一半导体基底中及/或在该半导体基底上。该半导体基底可为一块状(bulk)半导体、一绝缘体上半导体(SOI)基底或类似物。该半导体基底可包括一元素半导体，其包括呈一单晶形式、一多晶形式或一非晶形式的硅或锗；一化合物半导体材料，其包括以下至少其一：碳化硅、砷化镓、磷化镓、磷化铟、砷化铟以及锑化铟；一合金半导体材料，其包括以下至少其一：SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP以及GaInAsP；其他适合材料；或其组合。在一些实施例中，合金半导体基底可为具有梯度Si：Ge特征的一SiGe合金，其中Si与Ge成分从梯度SiGe特征的一个位置处的一个比率变化为另一个位置处的另一个比率。在其他实施例中，SiGe合金形成在一硅基底上。在一些实施例中，一SiGe合金可被与SiGe合金接触的另一种材料进行机械应变。

一或多个位元线结构20设置在基底11上。在一些实施例中，位元线结构20包括一第一位元线结构BL1以及一第二位元线结构BL2。在一些实施例中，第一位元线结构BL1以及第二位元线结构BL2的详细结构与配置大致上相同。为了简洁起见，以下描述中仅描述第一位元线结构BL1，此处省略对第二位元线结构BL2的详细描述。然而，此省略并不意旨在限制本公开。

在一些实施例中，第一位元线结构BL1包括一第一介电层21、一导电层22以及一第二介电层23。在一些实施例中，导电层22设置于第一介电层21与第二介电层23之间。在一些实施例中，第二介电层23的一厚度大于导电层22的一厚度。在一些实施例中，第一介电层21包括氮化硅、金属氮化物或其组合。在一些实施例中，第二介电层23包括与第一介电层21的氮化物材料相同的一氮化物材料。在一些实施例中，导电层22包括铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)、钛铝(TiAl)、氮化钛铝(TiAlN)、碳化钽(TaC)、氮化碳钽(TaCN)、氮化钽硅(TaSiN)、锰(Mn)、锆(Zr)、氮化钛(TiN)、氮化钨(WN)、氮化钽(TaN)、钌(Ru)、氮化钛硅(TiSiN)或其他合适的材料。在一些实施例中，导电层22包括钨。

半导体结构还可包括一间隙子30，围绕第一位元线结构BL1的一侧壁263设置。在一些实施例中，间隙子30围绕第一位元线结构BL1的一下部209。在一些实施例中，第一位元线结构BL1的下部209具有一圆柱形配置。在一些实施例中，下部209可被称为圆柱部209。第一位元线结构BL1的一上部207设置在第一位元线结构BL1的下部209上方并从第一位元线结构BL1的下部209逐渐变细。在一些实施例中，上部207朝向第一位元线结构20的一上表面261逐渐变细。在一些实施例中，上部207设置在间隙子30上方。在一些实施例中，上部207具有一阶梯配置。在一些实施例中，上部207被称为一阶梯部207。在一些实施例中，上部207完全位在第一位元线结构BL1的导电层22上。

间隙子30可为一单层或一多层结构。在一些实施例中，间隙子30包括一第一氮化物层31、一氧化物层32以及一第二氮化物层33。在一些实施例中，氧化物层32夹置在第一氮化物层31与第二氮化物层33之间。在一些实施例中，第一氮化物层31的一厚度大致上等于第二氮化物层33的一厚度。在一些实施例中，氧化层32的一厚度小于第一氮化层31或第二氮化层33的厚度。在一些实施例中，第一氮化物层31与第二氮化物层33包括相同的氮化物材料。在一些实施例中，氧化物层32包括氧化硅。在一些实施例中，第一氮化物层31或第二氮化物层33包括氮化硅。

多晶硅层41可设置在基底11上方并且围绕位元线结构20。在一些实施例中，多晶硅层41设置在相邻的位元线结构20之间。在一些实施例中，多晶硅层41围绕位元线结构20。在一些实施例中，第一位元线结构BL1的下部209(或圆柱部209)从多晶硅层41的上表面414突伸。在一些实施例中，间隙子30从多晶硅层41的上表面414突伸。换言之，间隙子30的上表面304在多晶硅层41的上表面414的上方。在一些实施例中，多晶硅层41的上表面414位在导电层22上。多晶硅层41可用作与基底11中的其他电子部件、装置或元件形成电性连接的一接触点。在一些实施例中，多晶硅层41可包括彼此电性绝缘的多个部分(意即在第一位元线结构BL1与第二位元线结构BL2之间的多晶硅层41可为多个部分其中之一)，且多晶硅层41的不同部分可电性连接到基底11中的不同电子部件、器件或元件。

一个或多个着陆垫45可设置在多晶硅层41与位元线结构20上。在一些实施例中，着陆垫45包括一或多种金属材料，例如铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)、钛铝(TiAl)、氮化钛铝(TiAlN)、碳化钽(TaC)、氮化碳钽(TaCN)、氮化硅钽(TaSiN)、锰(Mn)、锆(Zr)、氮化钛(TiN)、氮化钨(WN)、氮化钽(TaN)、钌(Ru)、氮化硅钛(TiSiN)、其他适合的材料或其组合。在一些实施例中，每一个着陆垫45设置在多晶硅层41的一对应部分上。在一些实施例中，该等着陆垫45彼此电性绝缘。

图2是流程示意图，例示本公开一些实施例的半导体结构的制备方法。制备方法S1包括多个步骤(S11、S12、S13、S14、S15、S16及S17)，并且描述与说明并不被视为对步骤顺序的限制。在步骤S11中，提供一基板。在步骤S12中，一位元线结构形成在该基底上。在步骤S13中，形成一间隙子以围绕该位元线结构。在步骤S14中，形成一多晶硅层以覆盖该位元线结构与该间隙子。在步骤S15中，在该多晶硅层上执行一第一蚀刻操作以获得该多晶硅层的一第一高度，其中，该第一高度小于该位元线结构的一高度或该间隙子的一高度。在操作S16中，在该间隙子的一第一部分上执行一第二蚀刻操作。在步骤S17中，在该多晶硅层上执行一第三次蚀刻操作以获得该多晶硅层的一第二高度，其中该第二高度小于该第一高度。应当理解，制备方法S1的步骤可在各个方面的范围内重新配置或以其他方式改良。在制备方法S1之前、之中以及之后可提供额外的制程，并且在此可能仅简要描述一些其他制程。因此，在本文描述的各个方面的范围内，其他实现是可能的。

图3是顶视示意图，例示本公开一些实施例的半导体结构。在一些实施例中，多个位元线结构与多个字元线结构设置在基底11上。在一些实施例中，多个字元线跨经多个位元线结构而设置。在一些实施例中，多个位元线结构包括平行排列并在图3的y轴方向上延伸的位元线结构BL1、BL2与BL3。在一些实施例中，多个字元线结构包括平行排列并在图3的x轴方向上延伸的字元线结构WL1、WL2与WL3。

图4到图20是剖视示意图，例示本公开一些实施例在半导体结构的制备方法S1中沿着如图3所示的剖线A-A'的各中间阶段。图20到图29是剖视示意图，例示本公开一些实施例在半导体结构的制备方法S1中沿着如图3所示的剖线B-B'的各中间阶段。图4到图20以及图21到图30所示的各阶段亦在图1的制造程序中示意性地显示。在后续的讨论中，参考图2的处理步骤讨论图4到图20以及图21到图30中所示的各制造阶段。

请参考图4，图4是依据本公开一些实施例在制备方法S1的一阶段沿剖线A-A'的剖视示意图。在步骤S11中，提供、接收或形成基底11。在一些实施例中，基底11可具有一多层结构，或者基底11可包括一多层化合物半导体结构。在一些实施例中，基底11包括半导体元件、电子部件、电子元件或其组合。在一些实施例中，基底11包括晶体管或晶体管的功能单元。在一些实施例中，基底11包括主动元件、被动元件及/或导电元件。在一些实施例中，基底11类似于图1所示的基底。可按照用于形成半导体基底的一传统方法来形成基底11。

请参考图5及图6，图5及图6是依据本公开的一些实施例在制备方法S1的不同阶段沿剖线A-A'的剖视示意图。在一些实施例中，步骤S12在步骤S11之后执行并且包括多个步骤。

请参考图5，图5是依据本公开一些实施例在制备方法S1的一阶段沿剖线A-A'的剖视示意图。在步骤S11之后，可以在基底11上形成多层。在一些实施例中，一第一介电层21、一导电层22以及一第二介电层23依序形成在基底11上。在一些实施例中，第二介电层23的一厚度大于导电层22的一厚度。在一些实施例中，导电层22的厚度大于第一介电层21的一厚度。

在一些实施例中，第一介电层21与第二介电层23中的每一个包括一种或多种介电材料。在一些实施例中，介电材料包括一聚合材料、一有机材料、一无机材料、一光阻材料或其组合。在一些实施例中，介电材料包括具有介电常数(k值)的一或多种低k值介电材料，其介电材料(k值)小于3.9。在一些实施例中，低k值介电材料包括掺氟二氧化硅、有机硅酸盐玻璃(OSG)、掺碳氧化物(CDO)、多孔二氧化硅、旋涂有机聚合物介电质、旋涂硅基聚合物介电质、或其组合。在一些实施例中，介电材料包括一或多种具有介电常数(k值)的高k值介电材料，其介电常数(k值)大于3.9。高k值介电材料可包括氧化铪(HfO₂)、氧化锆(ZrO₂)、氧化镧(La₂O₃)、氧化钇(Y₂O₃)、氧化铝(Al₂O₃)、氧化钛(TiO₂)或其他适合的材料。其他适合的材料在本公开的预期范围内。在一些实施例中，介电材料包括氧化硅(SiO_x)、氮化硅(Si_xN_y)、氮氧化硅(SiON)、金属氮化物或其组合。在一些实施例中，第一介电层21或第二介电层23包括氮化硅、金属氮化物或其组合。在一些实施例中，第二介电层23包括与第一介电层21的材料相同的氮化物材料。在一些实施例中，第一介电层21或第二介电层23的制作技术包含毯覆式沉积。在一些实施例中，第一介电层21或第二介电层23的制作技术包含化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、低压化学气相沉积(LPCVD)、等离子体增强CVD(PECVD)或其组合。

在一些实施例中，导电层22包括铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)、钛铝(TiAl)、氮化钛铝(TiAlN)、碳化钽(TaC)、碳氮化钽(TaCN)、氮化钽硅(TaSiN)、锰(Mn)、锆(Zr)、氮化钛(TiN)、氮化钨(WN)、氮化钽(TaN)、钌(Ru)、其他适合的导电材料、上述金属的氧化物或其组合。在一些实施例中，导电层22包括钨。在一些实施例中，导电层22的制作技术包含CVD、PVD、一喷溅操作、一电镀操作、一无电镀覆操作或其组合。在一些实施例中，第一介电层21覆盖整个基板11。在一些实施例中，导电层22覆盖整个第一介电层21。在一些实施例中，第二介电层23覆盖整个导电层22。

请参考图6，图6是本公开一些实施例在制备方法S1的一阶段沿剖线A-A'的剖视示意图。在形成第一介电层21、导电层22以及第二介电层23之后，在第一介电层21、导电层22以及第二介电层23上进行图案化操作以形成一或多个位元线结构20。在一些实施例中，位元线结构20包括一位元线结构BL1以及一位元线结构BL2。应当理解，位元线结构BL1与BL2仅用于说明的目的。图案化操作可形成更多的位元线结构20，而位元线结构20的数量在此不做限制。

在一些实施例中，用于形成位元线结构BL1与BL2的图案化操作可包括一或多个蚀刻操作。在一些实施例中，蚀刻操作包括湿蚀刻操作、干蚀刻操作或其组合。在一些实施例中，蚀刻操作包括一选择性湿蚀刻、一定向干蚀刻、一离子束蚀刻、一反应性离子蚀刻或其组合。在一些实施例中，执行对第一介电层21、导电层22以及第二介电层23的材料具有一低选择性的蚀刻操作，并借由一次蚀刻同时图案化第一介电层21、导电层22和第二介电层23。在一些实施例中，执行分别针对第一介电层21、导电层22以及第二介电层23的一系列蚀刻操作，且借由不同的蚀刻操作而图案化第一介电层21、导电层22和第二介电层23。在一些实施例中，执行对第二介电层23具有一高选择性的一第一蚀刻操作，直到发生导电层22的一暴露为止。在一些实施例中，执行对导电层22具有一高选择性的一第二蚀刻操作，直到发生第一介电层21的一暴露为止。在一些实施例中，执行对第一介电层21具有一高选择性的一第三蚀刻操作，直到发生基底11的一暴露为止。

在一些实施例中，在图案化操作之前形成一光阻层(图未示)。在一些实施例中，光阻层经配置以界定位元线结构BL1与BL2。在一些实施例中，在形成第二介电层23之后，依序进行预先清洗、光阻涂敷(形成光阻层)、曝光、显影以及蚀刻以形成位元线结构BL1与BL2。在一些实施例中，当图案化操作包括多个蚀刻操作时，可在所有蚀刻操作(例如第一蚀刻操作、第二蚀刻操作以及第三蚀刻操作)中使用相同的光阻层。在一些实施例中，移除光阻层以形成如图6所示的中间结构。在一些实施例中，位元线结构BL1的一高度24实质上等于第一介电层21、导电层22以及第二介电层23的一总厚度，如图5所示。在一些实施例中，位元线结构BL2的一高度大致上等于高度24。因此，元件编号24可表示位元线结构BL1与BL2两者的高度。在一些实施例中，所有位元线结构20可具有相同的高度24，并且高度24可代表每一个位元线结构20的高度。在一些实施例中，位元线结构BL2的一宽度大致上等于位元线结构BL1的一宽度28。因此，元件编号28可表示位元线结构BL1与BL2两者的宽度。在一些实施例中，所有位元线结构20可具有相同的宽度28，并且宽度28可代表每一个位元线结构20的宽度。在一些实施例中，位元线结构BL1的一上表面261与位元线结构BL2的一上表面262大致上对准或共面。在一些实施例中，上表面261与262一起界定位元线结构20的一上表面26。

请参考图7及图8，图7及图8是依据本公开一些实施例在制备方法S1的不同阶段沿剖线A-A'的剖视示意图。在一些实施例中，步骤S13在步骤S12之后执行并且包括多个步骤。

请参考图7，图7是依据本公开一些实施例在制备方法S1的一阶段沿剖线A-A'的剖视示意图。在形成位元线结构BL1与BL2之后，一或多个共形层形成在位元线结构BL1与BL2以及基底11上。在一些实施例中，每一个共形层包括介电材料，并且两个相邻的共形层可包括不同的介电材料。在一些实施例中，介电材料包括具有一介电常数(k值)的一种或多种低k值介电材料，该介电常数(k值)小于3.9。在一些实施例中，低k值介电材料包括掺氟二氧化硅、有机硅酸盐玻璃(OSG)、掺碳氧化物(CDO)、多孔二氧化硅、旋涂有机聚合物介电质、旋涂硅基聚合物介电质、或其组合。在一些实施例中，介电材料包括一或多种具有一介电常数(k值)的高k值介电材料，该介电常数(k值)大于3.9。高k值介电材料可包括氧化铪(HfO₂)、氧化锆(ZrO₂)、氧化镧(La₂O₃)、氧化钇(Y₂O₃)、氧化铝(Al₂O₃)、氧化钛(TiO₂)或其他适合材料。其他适合的材料在本公开的预期范围内。

在一些实施例中，多个共形层包括一第一氮化物层31、一第二氮化物层33以及在第一氮化物层31与第二氮化物层33之间的一氧化物层32，如图7所示。在一些实施例中，第一氮化物层31、氧化物层32以及第二氮化物层33中的每一个的轮廓与位元线结构BL1、BL2以及基底11的轮廓呈共形。在一些实施例中，第一氮化物层31、氧化物层32以及第二氮化物层33各自的制作技术包含化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、低温-压力化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)或其组合。在一些实施例中，第一氮化物层31、氧化物层32与第二氮化物层33中的每一个的制作技术包含一共形沉积。在一些实施例中，第一氮化物层31的一厚度大致上等于第二氮化物层33的一厚度。在一些实施例中，氧化层32的一厚度小于第一氮化层31或第二氮化层33的厚度。在一些实施例中，第一氮化物层31与第二氮化物层33包括一相同的氮化物材料。在一些实施例中，氧化物层32包括氧化硅。在一些实施例中，第一氮化物层31或第二氮化物层33包括氮化硅。

请参考图8，图8是依据本公开一些实施例在制备方法S1的一阶段沿剖线A-A'的剖视示意图。在形成共形层(例如第一氮化物层31、氧化物层32与第二氮化物层33)之后，移除共形层的水平部分以形成围绕每个位元线结构(例如位元线结构BL1和BL2)的多个间隙子30。在一些实施例中，共形层的水平部分的移除包括一湿蚀刻操作、一干蚀刻操作或其组合，以形成间隙子30。在一些实施例中，共形层的水平部分的移除包括一选择性湿蚀刻、一定向干蚀刻、一离子束蚀刻、一反应性离子蚀刻或其组合。

在一些实施例中，借由一次蚀刻操作同时移除第二氮化物层33的水平部分、氧化物层32的水平部分以及第一氮化物层31的水平部分。在一些实施例中，借由单独的蚀刻操作而移除第二氮化物层33的水平部分、氧化物层32的水平部分以及第一氮化物层31的水平部分。借由多次蚀刻移除第二氮化层33、氧化层32以及第一氮化层31的水平部分可类似于形成位元线结构BL1和BL2的多次蚀刻，在文中省略其重复描述。在一些实施例中，间隙子30围绕位元线结构BL1与BL2的侧壁263，如图8所示。在一些实施例中，位元线结构BL1的上表面261或位元线结构BL2的上表面262经由对应的间隙子30而暴露。在一些实施例中，间隙子30的一高度39大致上等于位元线结构BL1与BL2的高度24。

请参考图9，图9是依据本公开一些实施例在制备方法S1的一阶段沿剖线A-A'的剖视示意图。在形成间隙子30之后，在步骤S14中形成一多晶硅层41。在一些实施例中，多晶硅层41的制作技术包含毯覆式沉积。在一些实施例中，毯覆式沉积包括一化学气相沉积(CVD)、一物理气相沉积(PVD)、一原子层沉积(ALD)、一低压化学气相沉积(LPCVD)、一等离子体增强CVD(PECVD)，或其组合。在一些实施例中，多晶硅层41覆盖位元线结构BL1与BL2的上表面261与262。在一些实施例中，图9所示的多晶硅层41的高度包括显著大于位元线结构BL1或BL2的高度24的一高度。

请参考图10，图10是依据本公开一些实施例在制备方法S1的一阶段沿剖线A-A'的剖视示意图。在沉积多晶硅层41之后，在多晶硅层41上方形成一牺牲层42。在一些实施例中，牺牲层42至少覆盖多晶硅层41的一上表面419。应当理解，图10仅显示多晶硅层41的一部分，多晶硅层41的上表面419可以不是一平面。牺牲层42经配置以提供一平面以用于在后续制程中进行的蚀刻或抛光操作，以提供一更好的平坦化结果。在一些实施例中，牺牲层42具有一上表面421，上表面421为一平面。牺牲层42是为了补偿多晶硅层41的上表面419的不平坦部分。在一些实施例中，牺牲层41包括一介电材料、一抗反射涂层材料、一含氧化物材料或其他适合的材料。在一些实施例中，牺牲层42包括硅酸盐玻璃、氧化硅、氧化硅烷或其组合。在一些实施例中，牺牲层42包括硼磷硅酸盐玻璃(BPSG)。在一些实施例中，牺牲层42包括不同于位元线结构BL1、BL2的第二介电层23的一介电材料。在一些实施例中，牺牲层42包括不同于间隙子30的二氮化物层33的一介电材料。在一些实施例中，牺牲层42包括硅。

请参考图11，图11是依据本公开一些实施例在制备方法S1的一阶段沿剖线A-A'的剖视示意图。在形成牺牲层42之后，在牺牲层42与多晶硅层41上执行一平坦化。在一些实施例中，平坦化包括离子束蚀刻、定向干蚀刻、反应性离子蚀刻、溶液湿蚀刻、化学机械研磨(CMP)或其组合。在一些实施例中，平坦化对牺牲层42的材料具有一高选择性。在一些实施例中，平坦化对多晶硅层41的材料具有一高选择性。在一些实施例中，平坦化对第二介电层23的材料及/或间隙子30的材料具有一低选择性。在一些实施例中，平坦化在位元线结构BL1与BL2的上表面261与262的一暴露处停止。在一些实施例中，多晶硅层41的上表面418与位元线结构BL1、BL2的上表顶面261、262大致呈共面。

请参考图12，图12是依据本公开一些实施例在制备方法S1的一阶段沿剖线A-A'的剖视示意图。在步骤S15中，在多晶硅层41上执行一第一蚀刻操作61。在一些实施例中，在第一蚀刻操作61之后获得多晶硅层41的一第一高度411，其中第一高度411小于位元线结构20的高度24或间隙子30的高度39。在一些实施例中，每个位元线结构20的一第一部分201在第一蚀刻操作61之后从多晶硅层41突伸并经由多晶硅层41而暴露。在一些实施例中，在第一蚀刻操作61之后，围绕位元线结构20的对应第一部分201的每一个间隙子30的第一部分301则从多晶硅层41突伸并经由多晶硅层41而暴露。应当理解，位元线结构BL1与BL2的处理可以同时进行，位元线结构BL1与BL2的配置变化可相似或相同。因此，为了便于说明，下图对制备方法S1的操作的描述仅集中在位元线结构BL1上。为简洁起见，此处省略位元线结构BL2的操作细节。然而，此省略并不意旨在限制本公开。

第一蚀刻操作61可以针对多晶硅层41。在一些实施例中，第一蚀刻操作61包括对硅或对多晶硅层41的材料的一高选择性。在一些实施例中，第一蚀刻操作61包括对氮化物或对第二介电层23的材料的一低选择性。在一些实施例中，第一蚀刻操作61包括对氮化物与氧化物或对间隙子30的材料的一低选择性。在一些实施例中，位元线结构BL1的第一部分201在第一蚀刻操作61之后设置在多晶硅层41上。在一些实施例中，间隙子30的第一部分301在第一蚀刻操作61之后设置在多晶硅层41上。在一些实施例中，第一蚀刻操作61是一时间模式蚀刻操作。在一些实施例中，第一蚀刻操作61的持续时间在1到20秒的范围内。在一些实施例中，第一蚀刻操作61的持续时间在3到10秒的范围内。

请参考图13，图13是依据本公开一些实施例在制备方法S1的一阶段沿剖线A-A'的剖视示意图。在步骤S16中，在间隙子30的第一部分301上执行第二蚀刻操作62，如图6所示。在一些实施例中，借由第二蚀刻操作62而移除间隙子30的第一部分301。在一些实施例中，位元线结构BL1的第一部分201的各侧壁在第二蚀刻操作62之后而暴露。在一些实施例中，控制第二蚀刻操作62以仅移除间隙子30的第一部分301。换言之，位元线结构BL1的一高度在第二蚀刻操作62期间保持一致。在一些实施例中，位元线结构BL1在第二蚀刻操作62之后的高度大致上等于高度24，如图12所示。在一些实施例中，位元线结构BL1的第一部分201的一宽度81大致上等于图6所示的位元线结构BL1的宽度28。在一些实施例中，借由第二蚀刻操作62而移除位元线结构BL1的第一部分201的一小部分。在一些实施例中，位元线结构BL1的第一部分201的宽度81略小于图6所示的位元线结构BL1的宽度28。

在一些实施例中，对氮化物的第二蚀刻操作62的蚀刻率小于每秒1纳米(nm/s)。在一些实施例中，第二蚀刻操作62的蚀刻气体包括三氟甲烷(CHF₃)、氧化物(O₂)或其组合。在一些实施例中，第一蚀刻操作61的蚀刻率大于第二蚀刻操作62的蚀刻率。在一些实施例中，第二蚀刻操作62是一时间模式蚀刻操作。在一些实施例中，第二蚀刻操作62的持续时间在1到20秒的范围内。在一些实施例中，第二蚀刻操作62的持续时间在3到10秒的范围内。

请参考图14，图14是依据本公开一些实施例在制备方法S1的一阶段沿剖线A-A'的剖视示意图。在步骤S17中，对图13所示的多晶硅层41进行一第三蚀刻操作63以获得多晶硅层41的一第二高度412，其中第二高度412小于第一高度411。在一些实施例中，位元线结构BL1的第二部分202在第三蚀刻操作63之后从多晶硅层41突伸并经由多晶硅层41而暴露。在一些实施例中，位元线结构BL1的第二部分202设置在第一部分201下以及在多晶硅层41上。在一些实施例中，在第三蚀刻操作63之后，围绕位元线结构BL1的第二部分202的间隙子30的第二部分302则从多晶硅层41突伸并经由多晶硅层而暴露。在一些实施例中，间隙子30的第二部分302设置在第一部分301下以及在多晶硅层41上。

第三蚀刻操作63可类似于第一蚀刻操作61。在一些实施例中，第三蚀刻操作63包括对硅或对多晶硅层41的材料的一高选择性。在一些实施例中，第三蚀刻操作63包括对氮化物或对第二介电层23的材料的一低选择性。在一些实施例中，第三蚀刻操作63包括对氮化物与氧化物或对间隙子30的材料的一低选择性。在一些实施例中，第三蚀刻操作63是一时间模式蚀刻操作。在一些实施例中，第三蚀刻操作63的持续时间在1到20秒的范围内。在一些实施例中，第三蚀刻操作63的持续时间在3到10秒的范围内。在一些实施例中，第三蚀刻操作63的持续时间大致上等于第一蚀刻操作61的持续时间，因此，借由第一蚀刻操作61与第三蚀刻操作63减少的多晶硅层41的高度大致上相等。换言之，图12所示的高度24与高度411的差则与图12所示的高度411与412的差大致相等。

请参考图15，图15是依据本公开一些实施例在制备方法S1的一阶段沿剖线A-A'的剖视示意图。在步骤S17之后，制备方法S1还可包括一第四蚀刻操作64。第四蚀刻操作64可在位元线结构20与间隙子30上执行或以位元线结构20与间隙子30为目标。在一些实施例中，第一部分201的宽度从图14所示的宽度81缩减到如图15所示的一宽度811，其中宽度811小于宽度81。在一些实施例中，借由第四蚀刻操作64而移除图14中之间隙子30的第二部分302。在一些实施例中，位元线结构BL1的第二部分202的各侧壁在第四蚀刻操作64之后而暴露。

第四蚀刻操作64可类似于第二蚀刻操作62。在一些实施例中，控制第四蚀刻操作64以仅移除位元线结构BL1的第二部分202与间隙子30的第二部分302的各横向部分。换言之，位元线结构BL1的高度在第四蚀刻操作64期间保持一致。在一些实施例中，位元线结构BL1在第四蚀刻操作64之后的高度大致上等于高度24，如图14所示。在一些实施例中，位元线结构BL1的第二部分202的一宽度82大致上等于图6所示的位元线结构BL1的宽度28。在一些实施例中，第四蚀刻操作64移除位元线结构BL1的第二部分202的一小部分。在一些实施例中，位元线结构BL1的第二部分202的宽度82略小于图6所示的位元线结构BL1的宽度28。在一些实施例中，宽度82大于宽度811。在一些实施例中，氮化物上的第四蚀刻操作64的蚀刻率小于每秒1纳米(nm/s)。在一些实施例中，第四蚀刻操作64的蚀刻气体包括三氟甲烷(CHF₃)、氧化物(O₂)或其组合。在一些实施例中，第四蚀刻操作64是一时间模式蚀刻操作。在一些实施例中，第四蚀刻操作64的持续时间在1到20秒的范围内。在一些实施例中，第四蚀刻操作64的持续时间在3到10秒的范围内。在一些实施例中，第四蚀刻操作64的持续时间大致上等于第二蚀刻操作62的持续时间。

请参考图16，图16是依据本公开一些实施例在制备方法S1的一阶段沿剖线A-A'的剖视示意图。在第四蚀刻操作64之后，制备方法S1还包括一第五蚀刻操作65。可对图16所示的多晶硅层41进行第五蚀刻操作65以获得多晶硅层41的一第三高度413，其中第三高度413小于第二高度412。在一些实施例中，位元线结构BL1的第三部分203在第五蚀刻操作65之后从多晶硅层41突伸并经由多晶硅层41而暴露。在一些实施例中，位元线结构BL1的第三部分203设置在第二部分202下以及在多晶硅层41上。在一些实施例中，在第五蚀刻操作65之后，围绕位元线结构BL1的第三部分203的间隙子30的第三部分303则从多晶硅层41突伸并经由多晶硅层41而暴露。在一些实施例中，间隙子30的第三部分303设置在第二部分302下以及在多晶硅层41上。

第五蚀刻操作65可类似于第三蚀刻操作63及/或第一蚀刻操作61。在一些实施例中，第五蚀刻操作65包括对硅或对多晶硅层41的材料的一高选择性。在一些实施例中，第五蚀刻操作65包括对氮化物或对第二介电层23的材料的一低选择性。在一些实施例中，第五蚀刻操作65包括对氮化物与氧化物或对间隙子30的材料的一低选择性。

在一些实施例中，第五蚀刻操作65是一时间模式蚀刻操作。在一些实施例中，第五蚀刻操作65的持续时间在1到20秒的范围内。在一些实施例中，第五蚀刻操作65的持续时间在3到10秒的范围内。在一些实施例中，第五蚀刻操作65的持续时间大致上等于第三蚀刻操作63的持续时间，因此第五次蚀刻操作65与第三次蚀刻操作63对多晶硅层41的高度降低大致上相等。换言之，图13及图14所示的高度411与412之间的差大致上等于图15及图16所示的高度412与413之间的差。在一些实施例中，第五蚀刻操作65的持续时间显著大于第三蚀刻操作63的持续时间，因此，借由第五次蚀刻操作65对多晶硅层41的高度降低明显大于借由第三次蚀刻操作63对多晶硅层41的高度降低。

在第五蚀刻操作65之后，多晶硅层41可至少水平地围绕或重叠整个导电层22。在一些实施例中，在第五次蚀刻操作65之后，多晶硅层41称为一多晶硅接触点41。在一些实施例中，在第五蚀刻操作65之后形成的多晶硅层41的上表面414与位元线结构BL1的导电层22的上表面221大致对齐或在其上方。在一些实施例中，多晶硅层41的高度413大致上大于或等于导电层22的上表面221与基板11之间的一距离222。因此，位元线结构BL1的一上部207的一阶梯配置形成在间隙子30的第三部分303上方。在一些实施例中，上部207包括第一部分201以及第二部分202。在一些实施例中，上部207从下部209朝向位元线结构BL1的上表面261逐渐变细。在一些实施例中，位元线结构BL1的下部209被间隙子30所围绕并且保持呈一圆柱形配置。在一些实施例中，宽度811大致上大于12nm。

请参阅图17，图17是依据本公开一些实施例在制备方法S1的一阶段沿剖线A-A'的剖视示意图。在第五蚀刻操作65之后，制备方法S1还包括形成一金属层43在多晶硅层41与位元线结构20上。在一些实施例中，金属层43包括铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)、钛铝(TiAl)、氮化钛铝(TiAlN)、碳化钽(TaC)、氮化碳钽(TaCN)、氮化钽硅(TaSiN)、锰(Mn)、锆(Zr)、氮化钛(TiN)、氮化钨(WN)、氮化钽(TaN)、钌(Ru)、氮化钛硅(TiSiN)、其他适合的材料或其组合。在一些实施例中，金属层43包括钨、铜或其组合。在一些实施例中，金属层43的制作技术包含CVD、PVD、LPCVD、PECVD、一喷溅操作、一电镀或其组合。在一些实施例中，金属层43至少覆盖位元线结构20的上表面26。应当理解，图17仅显示金属层43的一部分，金属层43的上表面431可以不是一平面。

请参考图18，图18是依据本公开一些实施例在制备方法S1的一阶段沿剖线A-A'的剖视示意图。在形成金属层43之后，制备方法S1还可以包括一平坦化66。在一些实施例中，平坦化66包括离子束蚀刻、定向干蚀刻、反应性离子蚀刻、溶液湿蚀刻、CMP或其组合。在一些实施例中，平坦化66包括一研磨操作(例如CMP操作)。在一些实施例中，金属层43的上表面432在平坦化66之后所形成。在一些实施例中，上表面432是一平面，设置在低于图17中所示的上表面431的一高度处。

请参考图19，图19是依据本公开一些实施例在制备方法S1的一阶段沿剖线A-A'的剖视示意图。在平坦化66之后，制备方法S1还可包括一蚀刻操作67。在一些实施例中，在金属层43上执行蚀刻操作67并以金属层43为目标。在一些实施例中，多个开口71形成在金属层43上，借此界定多个着陆垫45。在一些实施例中，亦借由蚀刻操作67而移除位元线结构20的一些部分以及间隙子30的一些部分。在一些实施例中，借由蚀刻操作67而移除与位元线结构BL2相邻的位元线结构BL1的一右边角落部分。在一些实施例中，借由蚀刻操作67而移除与位元线结构BL2相邻之间隙子30的一顶部。在一些实施例中，在开口71中暴露间隙子30。在一替代实施例中，蚀刻操作67仅移除金属层43的一些部分。在一些实施例中，位元线结构20与间隙子30的配置在蚀刻操作67之前、期间以及之后保持相同。在一些实施例中，位元线结构BL1与间隙子30暴露在开口71中并且其部分设置在开口71中。

请参考图20，图20是依据本公开一些实施例在制备方法S1的一阶段沿剖线A-A'的剖视示意图。在蚀刻操作67之后，制备方法S1还可包括一蚀刻操作68。在一些实施例中，蚀刻操作68经配置以移除图19所示的氧化物层32。在一些实施例中，借此形成一气隙34来代替所移除的氧化物层32。在一些实施例中，蚀刻操作68包括蒸汽蚀刻、一溶液湿蚀刻或其组合。在一些实施例中，气相氟化氢(HF)用于移除氧化物层32。借此形成类似于图1所示的一半导体结构。

请参考图21，图21是依据本公开一些实施例在制备方法S1的一阶段沿图3中剖线B-B'的剖视示意图。在操作S11之后，制备方法S1还可包括形成多个字元线结构50。在一些实施例中，字元线结构50包括一字元线结构WL1以及一字元线结构WL2。在一些实施例中，字元线结构WL1与WL2形成在基底11上，如图21所示。在一些实施例中，字元线结构WL1、WL2与形成位元线结构20同时、之前或之后形成，如图5及图6所示。字元线结构WL1、WL2的形成可与位元线结构20的形成类似，在本文中不再赘述。在一些实施例中，字元线结构(例如WL1与WL2)在一顶视图中的一x轴方向上延伸，该x轴方向大致上垂直于如图3所示的位元线结构20的延伸方向(意即在顶视图中所视的一y轴方向)。在一些实施例中，字元线结构WL1、WL2与位元线结构20电性绝缘。

每一个字元线结构50的一详细配置可依据不同的应用而进行调整，在此不做限制。在一些实施例中，字元线结构50包括与位元线结构20的第二介电层23相同的一材料。在一些实施例中，每一个字元线结构50具有一宽度251以及一高度25。

请参考图22，图22是依据本公开一些实施例在图9所示的制备方法S1的一阶段沿图3所示的剖线B-B'的剖视示意图。在一些实施例中，在字元线结构WL1与WL2周围没有形成间隙子。在一些实施例中，字元线结构WL1与WL2在如图7及图8所示的操作期间被一硬层所覆盖。在一些实施例中，多晶硅层41覆盖整个字元线结构WL1与WL2。在一些实施例中，多晶硅层41的上表面419位于字元线结构WL1的一上表面271以及字元线结构WL2的一上表面272上。

请参考图23，图23是依据本公开一些实施例在图10的制备方法S1的一阶段沿图3中剖线B-B'的剖视示意图。在一些实施例中，牺牲层42设置在字元线结构WL1与WL2上。在一些实施例中，牺牲层42覆盖整个字元线结构WL1与WL2。

请参考图24，图24是依据本公开一些实施例在图11所示的制备方法S1的一阶段沿图3所示的剖线B-B'的剖视示意图。在一些实施例中，字元线结构WL1与WL2的上表面271与272经由多晶硅层41而暴露。在一些实施例中，字元线结构WL1与WL2的上表面271与272大致上与多晶硅层41的上表面418呈共面。

请参考图25，图25是依据本公开一些实施例在图12所示的制备方法S1的一阶段沿图3所示剖线B-B'的剖视示意图。应当理解，字元线结构WL1与WL2的处理可同时进行，字元线结构WL1与WL2的配置变化可相似或相同。因此，为了说明的目的，制备方法S1的操作描述仅集中在以下说明中的字元线结构WL1上。为简洁起见，本文中省略字元线结构WL2的操作细节。

在一些实施例中，字元线结构WL1的一第一部分501包括与位元线结构20的第二介电层23相同的一材料。在一些实施例中，每一个字元线结构50的第一部分501在第一蚀刻操作61之后从多晶硅层41突伸并经由多晶硅层41而暴露。在一些实施例中，字元线结构WL1的第一部分501在第一蚀刻操作61之后设置在多晶硅层41上。在一些实施例中，字元线结构WL1的第一部分501的一宽度83大致上等于图21所示的字元线结构WL1的宽度251。在一些实施例中，多晶硅层41的第一高度411小于字元线结构WL1的高度25。

请参考图26，图26是依据本公开一些实施例在图13所示的制备方法S1的一阶段沿图3所示剖线B-B'的剖视示意图。在一些实施例中，在字元线结构WL1的第一部分501上执行第二蚀刻操作62。在一些实施例中，第一部分501的一宽度在第二蚀刻操作62期间缩减。在一些实施例中，获得第一部分501的一宽度831，而宽度831借由第二蚀刻操作62而从宽度83缩减。

请参考图27，图27是依据本公开一些实施例在图14所示的制备方法S1的一阶段沿图3所示剖线B-B'的剖视示意图。在一些实施例中，字元线结构WL1的第二部分502在第三蚀刻操作63之后从多晶硅层41突伸并经多晶硅层41而暴露。在一些实施例中，字元线结构WL1的第二部分502设置在第一部分501下以及在多晶硅层41上。在一些实施例中，第二部分502具有一宽度84，其大致上等于图1所示的字元线结构WL1的宽度251。

参考图28，图28是依据本公开一些实施例在图15所示的制备方法S1的一阶段沿图3所示剖线B-B'的截面示意图。在一些实施例中，在字元线结构WL1的第一部分501与第二部分502上执行第四蚀刻操作64。在一些实施例中，第一部分501的一宽度以及第二部分502的一宽度在第四蚀刻操作64期间缩减。在一些实施例中，获得第一部分501的一宽度832，而宽度832从宽度831借由第四蚀刻操作64而缩减。在一些实施例中，获得第二部分502的一宽度841，其从宽度84借由第四蚀刻操作64而缩减。在一些实施例中，宽度841大于宽度832。

请参考图29，图29是依据本公开一些实施例在图16所示的制备方法S1的一阶段沿图3所示剖线B-B'的剖视示意图。在一些实施例中，字元线结构WL1的第三部分503在第五蚀刻操作65之后从多晶硅层41突伸并经由多晶硅层41而暴露。在一些实施例中，字元线结构WL1的第三部分503设置在第二部分502下以及在多晶硅层41上。在一些实施例中，第三部分503具有一宽度85，其大致上等于图21所示的字元线结构WL1的宽度251。因此，字元线结构WL1的一上部507的一阶梯配置形成在多晶硅层41上。在一些实施例中，上部507包括第一部分501、第二部分502以及第三部分503。在一些实施例中，上部507从一下部509朝向字元线结构WL1的上表面271逐渐变细。在一些实施例中，字元线结构WL1的下部509被多晶硅层41所围绕并保持一圆柱形配置。在一些实施例中，宽度832大致上等于或大于12nm。在一些实施例中，当字元线结构WL1的宽度251与位元线结构BL1的宽度28大致相等时，字元线结构WL1的第一部分501的宽度832小于图16所示的位元线结构BL1的第一部分201的宽度811，因为在字元线结构WL1周围没有形成间隙子。在一些实施例中，字元线结构WL1的高度25从第一蚀刻操作61之前直到第五蚀刻操作65之后保持大致一致。

请参考图30，图30是依据本公开一些实施例在如图17及图18所示的制备方法S1的一阶段沿图3所示剖线B-B'的剖视示意图。在一些实施例中，金属层43的上表面432位于字元线结构WL1与和WL2的上表面271与272上。图19所示的操作或传统方法的操作可应用于图30所示的结构，这里省略对这种处理的详细描述。

因此，本公开提供一种新颖的位元线结构及其制备方法。本公开的位元线结构具有一锥形配置或一阶梯配置，其与一相邻着陆垫的轮廓大致呈共形。本公开的位元线结构没有一尖锐角落，可避免电性断开连接。此外，位元线结构的锥形部分(或阶梯部分)的一顶部不会过细(或过尖)，因此可防止后续处理对位元线结构的损坏。

综上所述，本申请公开一种半导体结构的制造方法及其半导体结构。在多晶硅层与位元线结构上提供多次蚀刻操作以产生位元线结构的一阶梯配置或一锥形配置。位元线结构的阶梯部分的存在为后续制程中的一着陆垫的形成提供更大的一制程视窗，因此可提供一更好的产品良率。

虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。

再者，本申请案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本申请案的权利要求内。

Claims

1.一种半导体结构，包括：

一基底；

一位元线结构，设置在该基底上，其中该位元线结构包括一圆柱部以及一阶梯部，该阶梯部在该圆柱部上；

一多晶硅层，设置在该基底上并围绕该位元线结构；以及

一着陆垫，设置在该多晶硅层与该阶梯部上。

2.如权利要求1所述的半导体结构，其中该阶梯部的一上表面是该位元线结构的一上表面。

3.如权利要求1所述的半导体结构，其中该阶梯部完全在该多晶硅层上。

4.如权利要求1所述的半导体结构，还包括一间隙子，设置在该多晶硅层与该位元线结构之间，其中该间隙子围绕该位元线结构的该圆柱部。

5.如权利要求4所述的半导体结构，其中该间隙子是一多层结构，并包含氮化物与氧化物。

6.如权利要求4所述的半导体结构，其中该间隙子覆盖整个该位元线结构的该圆柱部。

7.如权利要求4所述的半导体结构，其中该间隙子的一上表面位在该多晶硅层的一上表面上。

8.如权利要求1所述的半导体结构，其中该阶梯部沿着该位元线结构的一高度而具有不同宽度。

9.如权利要求1所述的半导体结构，其中该位元线结构包括一导电层，位在该多晶硅层的一上表面下方。

10.一种半导体结构，包括：

一基底；

一位元线结构，设置在该基底上且在一第一方向延伸；以及

一多晶硅层，围绕该位元线结构的一下部设置，其中该位元线结构的一上部从该下部朝向该位元线结构的一上表面而逐渐变细。

11.如权利要求10所述的半导体结构，还包括一金属层，设置在该多晶硅层上且部分覆盖该位元线结构的该上部。

12.如权利要求11所述的半导体结构，其中该金属层包括一开口，该开口暴露该位元线结构的该上部的一部分。

13.如权利要求10所述的半导体结构，还包括一字元线结构，设置在该基底上并在一第二方向延伸，而该第二方向不同于该第一方向。

14.如权利要求13所述的半导体结构，其中该多晶硅层围绕该字元线结构的一下部。

15.如权利要求13所述的半导体结构，其中该字元线结构包括一上部，从该多晶硅层的该上表面逐渐变细。

16.如权利要求10所述的半导体结构，还包括一间隙子，设置在该位元线结构的一侧壁上并围绕该位元线结构的该下部。

17.如权利要求16所述的半导体结构，其中该间隙子从该多晶硅层突伸。

18.如权利要求16所述的半导体结构，其中该间隙子的一部分经由设置在该位元线结构上的一金属层而暴露。

19.如权利要求10所述的半导体结构，其中该位元线结构的该下部从该多晶硅层的该上表面突伸。