CN117176154A - 数模转换器及芯片 - Google Patents

Abstract

本公开是关于一种数模转换器及芯片，涉及集成电路技术领域。数模转换器包括：电流源电路，电流源电路包括多个电流源；译码电路，译码电路与电流源电路电连接，译码电路用于接收触发信号和输入信号中第一预设位数的第一数字信号，并输出第一输出信号，第一输出信号用于从目标位置起，开启第一目标数量的电流源，第一目标数量与第一数字信号表征的数值相对应；其中，触发信号用于触发目标位置发生变化。由于电流源开启的目标位置在一定时间不变，实现了电流源的复用以减小电流源电路输出的模拟信号的噪声，从而提高了数模转换器的动态性能。

Description

数模转换器及芯片

技术领域

本公开涉及集成电路技术领域，尤其涉及一种数模转换器及芯片。

背景技术

目前，数模转换器（Digital to Analog Converter，DAC）用于将数字信号转换为模拟信号，在芯片中得到了广泛的应用。但是，数模转换器在将数字信号转换为模拟信号的过程中，输出的模拟信号存在噪声大的问题，影响着数模转换器的动态性能。

发明内容

为了解决上述技术问题，本公开提供了一种数模转换器及芯片。

本公开的第一方面，提供一种数模转换器，所述数模转换器包括：

电流源电路，所述电流源电路包括多个电流源；

译码电路，所述译码电路与所述电流源电路电连接，所述译码电路用于接收触发信号和输入信号中第一预设位数的第一数字信号，并输出第一输出信号，所述第一输出信号用于从目标位置起，开启第一目标数量的所述电流源，所述第一目标数量与所述第一数字信号表征的数值相对应；

其中，所述触发信号用于触发所述目标位置发生变化。

本公开一些实施例中，所述译码电路包括：

叠加电路，所述叠加电路用于接收所述第一数字信号和所述触发信号，输出第一叠加信号和第二叠加信号，并在所述触发信号的触发下将所述第二叠加信号更新为所述第一叠加信号；

译码器组，所述译码器组与所述叠加电路电连接，所述译码器组用于将所述第一叠加信号和所述第二叠加信号进行译码，得到第一译码信号和第二译码信号；

运算电路，所述运算电路与所述译码器组以及所述电流源电路均电连接，所述运算电路用于将所述第一译码信号和所述第二译码信号进行运算，得到所述第一输出信号。

本公开一些实施例中，所述叠加电路包括：

第一加法器，所述第一加法器的第一输入端用于接收所述第一数字信号；

第二加法器，所述第二加法器的第一输入端与所述第一加法器的第一输出端电连接，所述第二加法器的第二输入端与所述第一加法器的第二输出端电连接，所述第二加法器的输出端与所述译码器组电连接，所述第二加法器的输出端用于输出所述第一叠加信号；

第一锁存器，所述第一锁存器的输入端与所述第二加法器的输出端电连接，所述第一锁存器的输出端与所述第一加法器的第二输入端以及所述译码器组均电连接，所述第一锁存器的时钟端用于接收所述触发信号，所述第一锁存器的输出端用于输出所述第二叠加信号。

本公开一些实施例中，所述第一加法器的第三输入端用于接收第一间隔信号，所述第一间隔信号用于设置所述目标位置变化前后的间隔。

本公开一些实施例中，所述译码器组包括：

第一译码器，所述第一译码器的输入端与所述第二加法器的输出端电连接，所述第一译码器的输出端与所述运算电路电连接，所述第一译码器用于将所述第一叠加信号进行译码，得到所述第一译码信号；

第二译码器，所述第二译码器的输入端与所述第一锁存器的输出端电连接，所述第二译码器的输出端与所述运算电路电连接，所述第二译码器用于将所述第二叠加信号进行译码，得到所述第二译码信号。

本公开一些实施例中，所述运算电路包括：

异或门，所述异或门的第一输入端与所述第一译码器的输出端电连接，所述异或门的第二输入端与所述第二译码器的输出端电连接，所述异或门的输出端用于输出异或信号；

第一反相器，所述第一反相器的输入端与所述异或门的输出端电连接，所述第一反相器的输出端用于输出同或信号；

选择电路，所述选择电路的第一输入端与所述异或门的输出端电连接，所述选择电路的第二输入端与所述第一反相器的输出端电连接，所述选择电路的选择端与所述第一加法器的第二输出端电连接，所述选择电路的输出端与所述电流源电路电连接，所述选择电路用于根据所述第一加法器的第二输出端输出的进位信号，选择所述异或信号或所述同或信号作为所述第一输出信号。

本公开一些实施例中，所述运算电路还包括：

多个第二反相器，各所述第二反相器均串联于所述异或门的输出端和所述选择电路的第一输入端之间；

多个第三反相器，各所述第三反相器均串联于所述第一加法器的第二输出端和所述选择电路的选择端之间；

多个第四反相器，各所述第四反相器均串联于所述选择电路的输出端和所述电流源电路之间；

其中，所述第二反相器、所述第三反相器和所述第四反相器的个数均为偶数。

本公开一些实施例中，所述数模转换器还包括：

第一比较器，所述第一比较器的第一输入端用于接收所述输入信号，所述第一比较器的第二输入端用于接收触发阈值信号；

第三加法器，所述第三加法器的输入端与所述第一比较器的输出端电连接；

第二比较器，所述第二比较器的第一输入端与所述第三加法器的输出端电连接，所述第二比较器的第二输入端用于接收第二间隔信号，所述第二比较器的输出端与所述译码电路电连接，所述第二比较器用于输出所述触发信号；

其中，所述第二间隔信号用于设置相邻两个所述触发信号的时间间隔。

本公开一些实施例中，所述数模转换器还包括：

第三译码器，所述第三译码器的输入端用于接收所述输入信号中第二预设位数的第二数字信号，所述第三译码器的输出端与所述电流源电路电连接，所述第三译码器用于将所述第二数字信号进行译码得到第二输出信号，所述第二输出信号用于开启第二目标数量的所述电流源；

多个第二锁存器，在所述第一数字信号和所述译码电路之间、所述第二数字信号和所述第三译码器之间、所述输入信号中第三预设位数的第三数字信号和所述电流源电路之间均电连接有一个所述第二锁存器；

多个第三锁存器，在所述译码电路和所述电流源电路之间、所述第三译码器和所述电流源电路之间、所述第二锁存器和所述电流源电路之间均电连接有一个所述第三锁存器；

多个控制信号产生电路，在各所述第三锁存器和所述电流源电路之间均电连接有一个所述控制信号产生电路；

偏置电压产生电路，所述偏置电压产生电路与所述电流源电路电连接。

本公开的第二方面，提供一种芯片，所述芯片包括如上所述的数模转换器。

本公开的数模转换器中，数模转换器包括电流源电路和译码电路。译码电路与电流源电路电连接，通过接收第一数字信号和触发信号来输出第一输出信号，以从目标位置起开启第一目标数量的电流源。由于目标位置在触发信号的触发下发生改变，在触发信号未触发时不进行改变，目标位置在相邻两个触发信号之间保持不变。由于电流源开启的目标位置在一定时间不变，实现了电流源的复用以减小电流源电路输出的模拟信号的噪声，从而提高了数模转换器的动态性能。同时，由于减小了电流源开启和关闭的频率，电流源电路的开关损耗减小，从而降低了数模转换器的功耗。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本文。

附图说明

构成本文的一部分的附图用来提供对本文的进一步理解，本文的示意性实施例及其说明用于解释本文，并不构成对本文的不当限定。在附图中：

图1-1是一种数模转换器输入信号和输出信号的示意图；

图1-2是一种数模转换器中电流源电路的工作状态示意图；

图2是本公开一示例性实施例示出的数模转换器的结构示意图；

图3是本公开一示例性实施例示出的译码电路的结构示意图；

图4是本公开另一示例性实施例示出的译码电路的结构示意图；

图5是本公开一示例性实施例示出的触发信号产生电路的结构示意图；

图6是本公开另一示例性实施例示出的数模转换器的结构示意图；

图7-1是本公开一示例性实施例示出的数模转换器的仿真结果示意图；

图7-2是本公开另一示例性实施例示出的数模转换器的仿真结果示意图；

图7-3是本公开另一示例性实施例示出的数模转换器的仿真结果示意图；

图8-1是本公开另一示例性实施例示出的数模转换器的仿真结果示意图；

图8-2是本公开另一示例性实施例示出的数模转换器的仿真结果示意图；

图8-3是本公开另一示例性实施例示出的数模转换器的仿真结果示意图。

图中：

10、电流源电路；20、译码电路；21、叠加电路；22、译码器组；23、运算电路；30、第三译码器；40、第二锁存器；50、第三锁存器；60、控制信号产生电路；70、偏置电压产生电路；80、时钟模块；211、第一加法器；212、第二加法器；213、第一锁存器；214、第三加法器；221、第一译码器；222、第二译码器；XOR、异或门；MUX、选择电路；INV1、第一反相器；INV2、第二反相器；INV3、第三反相器；INV4、第四反相器；CMP1、第一比较器；CMP2、第二比较器。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。

目前，数模转换器用于将数字信号转换为模拟信号，在芯片中得到了广泛的应用。例如，数模转换器可以应用于芯片中的音视频信号转换、图像信号转换等。随着通信技术的发展和集成电路技术的发展，具有高分辨率和高转换速率的电流驱动型数模转换器问世。但是，对于一个N位的温度计码的电流型数模转换器，包含（2^N-1）个相同的电流源，每个电流源都会存在一定的随机误差。并且，由于开启和关闭电流源的晶体管受工艺的限制，会导致实际开启和关闭的电流源与预期开启和关闭的电流源存在偏差，影响模拟信号的输出。

相关技术中，提供了一种数模转换器，数模转换器包括译码器、数据权重平均（Data Weighted Averaging，DWA）模块和电流源电路。译码器与数据权重平均模块电连接，数据权重平均模块与电流源电路电连接。译码器用于将输入信号进行译码后输出至数据权重平均模块，数据权重平均模块将译码后的输入信号进行转换后，输出至电流源电路以开启电流源电路中目标数量的电流源。例如，数模转换器的位数为6位，输入信号为单音正弦数字信号，电流源电路中共有63个温度计码制式的电流源依次开启以将输入信号转换为模拟信号。如图1-1所示，在模拟信号的step i至step i+6的7个点，对电流源电路中电流源开启和关闭情况进行说明。其中，横坐标表示时间，纵坐标表示幅值。如图1-2所示，在step i处，电流源开启的目标位置为6号，共开启4个电流源。即，6号至9号的4个电流源被开启。在step i+1处，电流源开启的目标位置为10号，共开启7个电流源。即，10号至16号的7个电流源被开启。在step i+2处，电流源开启的目标位置为17号，共开启10个电流源。即，17号至26号的10个电流源被开启，以此类推。在step i+5处，电流源开启的目标位置为56号，共开启20个电流源。即，56号至63号以及1号至12号的20个电流源被开启。在step i+6处，电流源开启的目标位置为13号，共开启24个电流源。即，13号至36号的24个电流源被开启。其中，横坐标表示电流源的编号，纵坐标表示电流源对应的控制开关的控制信号。

根据上述的数模转换器的工作原理可知，数模转换器对输入信号进行转换时，由于平均使用了各电流源，能够降低电流源的偏差对模拟信号的影响。但是，数模转换器每次对输入信号进行转换时，电流源开启的目标位置都会发生变化，导致电流源电路中电流源的控制开关频繁开启和断开。由于控制开关频繁开启和断开，会对输出的模拟信号产生噪声，影响数模转换器的动态性能。

基于此，本公开提供了一种数模转换器，通过接收第一数字信号和触发信号来输出第一输出信号，以从目标位置起开启第一目标数量的电流源。由于目标位置在触发信号的触发下发生变化，在相邻两个触发信号之间目标位置保持不变，以实现电流源的复用。通过电流源的复用能够降低控制开关开启和关闭的频率，以减小电流源电路输出的模拟信号的噪声，从而提高了数模转换器的动态性能。同时，由于减小了电流源开启和关闭的频率，控制开关开启和关闭的损耗减小，从而降低了数模转换器的功耗。

本公开一示例性实施例提供了一种数模转换器，如图2所示，数模转换器包括电流源电路10和译码电路20。电流源电路10包括多个电流源。译码电路20与电流源电路10电连接，用于接收触发信号Trigger和输入信号中第一预设位数的第一数字信号DIN1，并输出第一输出信号DOUT1，第一输出信号DOUT1用于从目标位置起，开启第一目标数量的电流源，第一目标数量与第一数字信号DIN1表征的数值相对应。其中，触发信号Trigger用于触发目标位置发生变化。

本实施例中，数模转换器包括电流源电路和译码电路。译码电路与电流源电路电连接，通过接收第一数字信号和触发信号来输出第一输出信号，以从目标位置起开启第一目标数量的电流源。由于目标位置在触发信号的触发下发生改变，在触发信号未触发时不进行改变，目标位置在相邻两个触发信号之间保持不变。由于电流源开启的目标位置在一定时间不变，实现了电流源的复用以减小电流源电路输出的模拟信号的噪声，从而提高了数模转换器的动态性能。同时，由于减小了电流源开启和关闭的频率，电流源电路的开关损耗减小，从而降低了数模转换器的功耗。

示例性地，第一预设位数可以为输入信号的部分位数，也可以为输入信号的全部位数。当第一预设位数为输入信号的部分位数时，第一预设位数可以为从输入信号的最高位起连续的部分位数，也可以为从输入信号的最低位起连续的部分位数，还可以为输入信号的最高位和最低位之间连续的部分位数。

示例性地，目标位置可以为电流源电路10中，开启的电流源的起始编号。例如，当需要开启第10号至15号的电流源时，目标位置为10号。

一实施例中，如图3所示，译码电路20包括叠加电路21、译码器组22和运算电路23。叠加电路21用于接收第一数字信号DIN1和触发信号Trigger，输出第一叠加信号S_R和第二叠加信号S_AHEAD，并在触发信号Trigger的触发下将第二叠加信号S_AHEAD更新为第一叠加信号S_R。译码器组22与叠加电路21电连接，用于将第一叠加信号S_R和第二叠加信号S_AHEAD进行译码，得到第一译码信号S_R_T和第二译码信号S_A_T。运算电路23与译码器组22以及电流源电路10均电连接，用于将第一译码信号S_R_T和第二译码信号S_A_T进行运算，得到第一输出信号DOUT1。

本实施例中，译码电路包括叠加电路、译码器组和运算电路。通过叠加电路能够将第一数字信号进行叠加得到第一叠加信号，并在触发信号的触发下，将第二叠加信号更新为第一叠加信号来改变目标位置。在触发信号未触发的情况下，将第二叠加信号进行锁存，保持目标位置不变。通过将第一叠加信号和第二叠加信号进行译码，得到第一译码信号和第二译码信号，并将第一译码信号和第二译码信号进行运算得到第一输出信号。通过叠加电路、译码器组和运算电路的组合，能够使第一输出信号在触发信号的触发下改变目标位置，从而提高了数模转换器的动态性能。

一实施例中，如图4所示，叠加电路21包括第一加法器211、第二加法器212和第一锁存器213。第一加法器211的第一输入端用于接收第一数字信号DIN1。第二加法器212的第一输入端与第一加法器211的第一输出端电连接，第二输入端与第一加法器211的第二输出端电连接，输出端与译码器组22电连接，第二加法器212的输出端用于输出第一叠加信号S_R。第一锁存器213的输入端与第二加法器212的输出端电连接，输出端与第一加法器211的第二输入端以及译码器组22均电连接，时钟端用于接收触发信号Trigger，第一锁存器的输出端用于输出第二叠加信号S_AHEAD。

本实施例中，通过第一加法器将第一数字信号和第二叠加信号叠加，以第一输出端输出和信号，以第二输出端输出进位信号。通过第二加法器将和信号与进位信号进行叠加，得到第一叠加信号。当进位信号为0时，第一数字信号和第二叠加信号叠加后未发生进位，第一叠加信号与和信号相同。当进位信号为1时，第一数字信号和第二叠加信号叠加后发生进位，第一叠加信号为和信号加1。第一锁存器的输入端接收第一叠加信号，输出端输出第二叠加信号。当触发信号未触发第一锁存器时，第一锁存器将第二叠加信号锁存，使第一加法器将第一数字信号与固定的第二叠加信号叠加以保持目标位置不变。当触发信号触发第一锁存器时，第一锁存器将第二叠加信号更新为第一叠加信号，使第一加法器将第一数字信号与变化后的第二叠加信号叠加以改变目标位置。通过以第一加法器、第二加法器和第一锁存器组成叠加电路，能够对第一数字信号进行叠加以使译码电路输出第一输出信号，降低了叠加电路结构的复杂性。同时，由于在触发信号触发的情况改变第一数字信号叠加的第二叠加信号，使目标位置发生变化，从而提高了数模转换器的动态性能。

示例性地，第一加法器211为全加器。第二加法器212为全加器或半加器。当第二加法器212为全加器时，第二加法器212的输出端为全加器的第一输出端。即，第二加法器212输出的第一叠加信号S_R为和信号。

一实施例中，第一加法器211的第三输入端用于接收第一间隔信号S，第一间隔信号S用于设置目标位置变化前后的间隔。

本实施例中，通过在第一加法器的第三输入端输入第一间隔信号，可以在触发信号触发目标位置发生变化时，选择预期间隔的位置作为变化后的目标位置来开启电流源。第一加法器通过叠加第一间隔信号，能够根据需要选择目标位置的电流源开启以实现电流源的平均使用，从而提高了数模转换器的动态性能。

示例性地，当第一加法器211的第三输入端不接收第一间隔信号S时，在触发信号Trigger触发前后，两个目标位置的间隔为1。当第一加法器211的第三输入端接收第一间隔信号S时，在触发信号Trigger触发前后，两个目标位置的间隔为1+S。

一实施例中，译码器组22包括第一译码器221和第二译码器222。第一译码器221的输入端与第二加法器212的输出端电连接，输出端与运算电路23电连接，用于将第一叠加信号S_R进行译码，得到第一译码信号S_R_T。第二译码器222的输入端与第一锁存器213的输出端电连接，输出端与运算电路23电连接，用于将第二叠加信号S_AHEAD进行译码，得到第二译码信号S_A_T。

本实施例中，通过第一译码器，能够将第一叠加信号进行译码，得到第一译码信号。通过第二译码器，能够将第二叠加信号进行译码，得到第二译码信号。通过将第一译码信号和第二译码信号输出至运算电路，来生成第一输出信号。通过第一译码器和第二译码器进行译码，将二进制码进行转换以控制电流源电路，从而提高了数模转换器的可靠性。

示例性地，第一译码器221和第二译码器222可以为温度计码译码器，转换的第一译码信号S_R_T和第二译码信号S_A_T为温度计码格式的信号。可以理解的是，第一译码器221和第二译码器222不仅限于温度计码译码器，还可以为其他具有译码功能的译码器，此处不作限定。

一实施例中，运算电路23包括异或门XOR、第一反相器INV1和选择电路MUX。异或门XOR的第一输入端与第一译码器221的输出端电连接，第二输入端与第二译码器222的输出端电连接，输出端用于输出异或信号。第一反相器INV1的输入端与异或门XOR的输出端电连接，输出端用于输出同或信号。选择电路MUX的第一输入端与异或门XOR的输出端电连接，第二输入端与第一反相器INV1的输出端电连接，选择端与第一加法器211的第二输出端电连接，输出端与电流源电路10电连接，用于根据第一加法器211的第二输出端输出的进位信号，选择异或信号或同或信号作为第一输出信号DOUT1。

本实施例中，通过异或门以及第一反相器对第一译码信号和第二译码信号进行运算，能够得到第一译码信号和第二译码信号的异或信号以及同或信号。若直接以异或信号作为第一输出信号，会造成部分电流源长期无法使用的问题，导致电流源无法平均使用而影响数模转换器的动态性能。若直接以同或信号作为第一输出信号，由于电流源的数量有限，第一输出信号可能会因目标位置与最大位置之间的电流源数量不足而导致数模转换器输出的模拟信号异常。通过以进位信号来选择异或信号或同或信号作为第一输出信号，提高了数模转换器的动态性能和可靠性。

示例性地，当进位信号为0时，选择同或信号作为第一输出信号DOUT1，每次触发信号Trigger触发后会使目标位置逐渐增加。当进位信号为1时，选择异或信号作为第一输出信号DOUT1，以最小位置作为目标位置。其中，最小位置是指电流源的最小编号，最大位置是指电流源的最大编号。

示例性地，除可以以异或门XOR、第一反相器INV1和选择电路MUX组成运算电路23外，还可以以同或门、第一反相器INV1和选择电路MUX组成运算电路23。可以理解的是，也可以以其他逻辑门电路组成运算电路23，此处不作限定。

一实施例中，运算电路23还包括多个第二反相器INV2、多个第三反相器INV3和多个第四反相器INV4。各第二反相器INV2均串联于异或门XOR的输出端和选择电路MUX的第一输入端之间。各第三反相器INV3均串联于第一加法器211的第二输出端和选择电路MUX的选择端之间。各第四反相器INV4均串联于选择电路MUX的输出端和电流源电路10之间。其中，第二反相器INV2、第三反相器INV3和第四反相器INV4的个数均为偶数。

本实施例中，通过在异或门的输出端和选择电路的第一输入端之间串联第二反相器、在第一加法器的第二输出端与选择电路的选择端之间串联第三反相器以及在选择电路的输出端与电流源电路之间串联第四反相器，能够增强运算电路中信号的驱动能力，从而提高了数模转换器的可靠性。

示例性地，第二反相器INV2的个数为2个，第三反相器INV3的个数为4个，第四反相器INV4的个数为2个。当运算电路23包括第四反相器INV4时，第四反相器INV4输出第一输出信号DOUT1。当运算电路23不包括第四反相器INV4时，选择电路MUX输出第一输出信号DOUT1。

一实施例中，如图5所示，数模转换器还包括触发信号产生电路。触发信号产生电路包括第一比较器CMP1、第三加法器214和第二比较器CMP2。第一比较器CMP1的第一输入端用于接收输入信号DIN，第二输入端用于接收触发阈值信号Vt。第三加法器214的输入端与第一比较器CMP1的输出端电连接。第二比较器CMP2的第一输入端与第三加法器214的输出端电连接，第二输入端用于接收第二间隔信号N，输出端与译码电路20电连接，用于输出触发信号Trigger。其中，第二间隔信号N用于设置相邻两个触发信号Trigger的时间间隔。

本实施例中，通过第一比较器、第三加法器和第二比较器组成触发信号产生电路，能够根据触发阈值信号和第二间隔信号，产生触发信号。第一比较器通过在输入信号高于和/或低于触发阈值信号后，使输出的信号发生电平翻转，来触发第三加法器进行自增。当第三加法器自增到第二间隔信号后，能够触发第二比较器输出翻转的信号，以触发译码电路来改变目标位置。通过触发阈值信号和第二间隔信号进行配合，能够以输入信号的周期的倍数作为相邻两个触发信号的时间间隔，以在不同的场景下选择不同的时间间隔来提高数模转换器的可靠性。

示例性地，对触发阈值信号Vt和第二间隔信号N在数模转换器中的应用进行说明。例如，若触发阈值信号Vt为0.2V，第二间隔信号N为1。当输入信号DIN从0.2V以下上升到0.2V以上时，第二比较器CMP2输出的触发信号Trigger会由低电平变为高电平，以上升沿触发译码电路20来改变目标位置。当输入信号DIN下一次从0.2V以下上升到0.2V以上时，第二比较器CMP2输出的触发信号Trigger会由低电平变为高电平，以上升沿触发译码电路20来改变目标位置。若触发阈值信号Vt为0.2V，第二间隔信号N为2。当输入信号DIN从0.2V以下上升到0.2V以上时，第二比较器CMP2输出的触发信号Trigger会由低电平变为高电平，以上升沿触发译码电路20来改变目标位置。当输入信号DIN下一次从0.2V以下上升到0.2V以上时，第二比较器CMP2输出的触发信号Trigger仍为低电平，不会以上升沿触发译码电路20来改变目标位置。当输入信号DIN再一次从0.2V以下上升到0.2V以上时，第二比较器CMP2输出的触发信号Trigger会由低电平变为高电平，以上升沿触发译码电路20来改变目标位置。

示例性地，第三加法器214为自增加法器。当第一比较器CMP1输出的信号由低电平转为高电平时，第三加法器214的输出自增1。第三加法器214的输出使第二比较器CMP2的输出发生翻转后，第三加法器214自动将输出清零。

示例性地，数模转换器还包括时钟模块。时钟模块包括触发信号产生电路。

一实施例中，如图6所示，数模转换器还包括第三译码器30、多个第二锁存器40、多个第三锁存器50、多个控制信号产生电路60和偏置电压产生电路70。第三译码器30的输入端用于接收输入信号中第二预设位数的第二数字信号DIN2，输出端与电流源电路10电连接，用于将第二数字信号DIN2进行译码得到第二输出信号DOUT2，第二输出信号DOUT2用于开启第二目标数量的电流源。在第一数字信号DIN1和译码电路20之间、第二数字信号DIN2和第三译码器30之间、输入信号中第三预设位数的第三数字信号DIN3和电流源电路10之间均电连接有一个第二锁存器40。在译码电路20和电流源电路10之间、第三译码器30和电流源电路10之间、第二锁存器40和电流源电路10之间均电连接有一个第三锁存器50。在各第三锁存器50和电流源电路10之间均电连接有一个控制信号产生电路60。偏置电压产生电路70与电流源电路10电连接。时钟模块80除用于向译码电路20输出触发信号Trigger外，还向各第二锁存器40和各第三锁存器50输出时钟信号。时钟模块80也可以向各控制信号产生电路60输出时钟信号。其中，第二目标数量与第二数字信号DIN2表征的数值相对应。

本实施例中，通过第三译码器将第二数字信号进行译码得到第二输出信号，以开启第二目标数量的电流源。通过第二锁存器和第三锁存器对信号进行锁存，避免信号因延时而使数模转换器输出的模拟信号异常。通过控制信号产生电路，能够将第一输出信号、第二输出信号以及第三数字信号进行同步来调整负载平衡，以稳定开启电流源电路中的电流源。通过偏置电压产生电路，能够使电流源电路中的电流源稳定运行。由于第三数字信号无需译码器进行译码，能够减少电路占用的数模转换器的面积。通过第三译码器、多个第二锁存器、多个第三锁存器、多个控制信号产生电路和偏置电压产生电路，能够降低数模转换器输出的模拟信号的噪声，从而提高了数模转换器的动态性能。

示例性地，第三译码器30可以为温度计码译码器，转换输出的信号为温度计码格式的信号。可以理解的是，第三译码器30不仅限于温度计码译码器，还可以为其他具有译码功能的译码器，此处不作限定。

示例性地，第一预设位数、第二预设位数和第三预设位数为输入信号中不同的预设位数，且构成输入信号中全部的位数。第一预设位数、第二预设位数和第三预设位数可以为一位或多位。

示例性地，对本公开提供的数模转换器进行仿真说明工作原理。如图6所示，输入信号为12位的单音正弦数字信号。第一数字信号DIN1为单音正弦数字信号中的高6位的数字信号，第二数字信号DIN2为单音正弦信号中的中4位的数字信号，第三数字信号DIN3为单音正弦数字信号中的低2位的数字信号。第一加法器211和第二加法器212为六位加法器。第一译码器221和第二译码器222为6-63温度计码译码器。第三译码器30为4-15温度计码译码器。如图7-1所示，第一间隔信号S为0，第二间隔信号N为2，输入信号的频率为9.96MHz，时钟信号的频率为122.88MHz，触发阈值信号Vt为0.2V。可以看出，当输入信号从0.2V以下达到0.2V以上时，触发信号Trigger触发译码电路20改变目标位置。且，每间隔两个输入信号的周期，产生一次触发信号Trigger。如图7-2所示，第一间隔信号S为0，第二间隔信号N为1，输入信号的频率为1.96MHz，时钟信号的频率为122.88MHz，触发阈值信号Vt为0.15V。可以看出，当输入信号从0.15V以下达到0.15V以上时，触发信号Trigger触发译码电路20改变目标位置。且，每间隔一个输入信号的周期，产生一次触发信号Trigger。如图7-3所示，第一间隔信号S为0，第二间隔信号N为0.5，输入信号的频率为3.6MHz，时钟信号的频率为122.88MHz，触发阈值信号Vt为0.5V。可以看出，当输入信号从0.5V以下达到0.5V以上以及从0.5V以上达到0.5V以下时，触发信号Trigger触发译码电路20改变目标位置。即，每间隔半个输入信号的周期，产生一次触发信号Trigger。其中，第一信号表示第一输出信号DOUT1中某一位的信号。第二信号表示第一输出信号DOUT1中各位信号之和。在各仿真结果图中，纵坐标的单位为mV，图7-1的横坐标的单位为ns，图7-2和图7-3的横坐标的单位为us。虽然从短时间来看，电流源的目标位置保持不变。但是从长时间来看，电流源的目标位置会不断发生变化，以实现电流源的平均使用来提高数模转换器的动态性能。

示例性地，对本公开提供的数模转换器进行仿真说明工作性能。如图6所示，输入信号为12位的单音正弦数字信号。第一数字信号DIN1为单音正弦数字信号中的高6位的数字信号，第二数字信号DIN2为单音正弦信号中的中4位的数字信号，第三数字信号DIN3为单音正弦数字信号中的低2位的数字信号。第一加法器211和第二加法器212为六位加法器。第一译码器221和第二译码器222为6-63温度计码译码器。第三译码器30为4-15温度计码译码器。在电流源电路10的各电流源中，加入均值为0、方差为σ的电流偏差，来模拟实际电流源与理想电流源的偏差。如图8-1所示，在方差σ较小时，第二间隔信号N越大，数模转换器的有效位数（Equivalent Number of Bits，ENOB）越大。在方差σ较大时，第二间隔信号N越大，数模转换器的有效位数越小。如图8-2所示，在方差σ较小时，第二间隔信号N越大，数模转换器的无杂散动态范围（Spurious-free Dynamic Range，SFDR）越大。在方差σ较大时，第二间隔信号N越大，数模转换器的无杂散动态范围越小。如图8-3所示，第二间隔信号N越大，数模转换器的电流功耗（Power）越小。因此，在不同的工艺下，可以根据需要选择合适的第二间隔信号N，来提高数模转换器的有效位数、无杂散动态范围以及降低数模转换器的电流功耗。综合有效位数、无杂散动态范围以及电流功耗，本公开提供的数模转换器的性能优于相关技术中数模转换器的性能。其中，曲线S1表示相关技术中的数模转换器的特性曲线。曲线S2表示本公开中第二间隔信号N=0.25时的数模转换器的特性曲线。曲线S3表示本公开中第二间隔信号N=1时的数模转换器的特性曲线。曲线S4表示本公开中第二间隔信号N=2时的数模转换器的特性曲线。

本公开一示例性实施例提供了一种芯片，芯片包括如上所述的数模转换器。

上面描述的内容可以单独地或者以各种方式组合起来实施，而这些变型方式都在本公开的保护范围之内。

在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的物品或者设备中还存在另外的相同要素。

尽管已描述了本公开的优选实施例，但本领域技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本公开范围的所有变更和修改。

显然，本领域技术人员可以对本公开进行各种改动和变型而不脱离本公开的精神和范围。这样，倘若本公开的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开的意图也包含这些改动和变型在内。

Claims (10)

1.一种数模转换器，其特征在于，所述数模转换器包括：

电流源电路，所述电流源电路包括多个电流源；

译码电路，所述译码电路与所述电流源电路电连接，所述译码电路用于接收触发信号和输入信号中第一预设位数的第一数字信号，并输出第一输出信号，所述第一输出信号用于从目标位置起，开启第一目标数量的所述电流源，所述第一目标数量与所述第一数字信号表征的数值相对应；

其中，所述触发信号用于触发所述目标位置发生变化。

2.根据权利要求1所述的数模转换器，其特征在于，所述译码电路包括：

叠加电路，所述叠加电路用于接收所述第一数字信号和所述触发信号，输出第一叠加信号和第二叠加信号，并在所述触发信号的触发下将所述第二叠加信号更新为所述第一叠加信号；

译码器组，所述译码器组与所述叠加电路电连接，所述译码器组用于将所述第一叠加信号和所述第二叠加信号进行译码，得到第一译码信号和第二译码信号；

运算电路，所述运算电路与所述译码器组以及所述电流源电路均电连接，所述运算电路用于将所述第一译码信号和所述第二译码信号进行运算，得到所述第一输出信号。

3.根据权利要求2所述的数模转换器，其特征在于，所述叠加电路包括：

第一加法器，所述第一加法器的第一输入端用于接收所述第一数字信号；

第二加法器，所述第二加法器的第一输入端与所述第一加法器的第一输出端电连接，所述第二加法器的第二输入端与所述第一加法器的第二输出端电连接，所述第二加法器的输出端与所述译码器组电连接，所述第二加法器的输出端用于输出所述第一叠加信号；

第一锁存器，所述第一锁存器的输入端与所述第二加法器的输出端电连接，所述第一锁存器的输出端与所述第一加法器的第二输入端以及所述译码器组均电连接，所述第一锁存器的时钟端用于接收所述触发信号，所述第一锁存器的输出端用于输出所述第二叠加信号。

4.根据权利要求3所述的数模转换器，其特征在于，所述第一加法器的第三输入端用于接收第一间隔信号，所述第一间隔信号用于设置所述目标位置变化前后的间隔。

5.根据权利要求3所述的数模转换器，其特征在于，所述译码器组包括：

第一译码器，所述第一译码器的输入端与所述第二加法器的输出端电连接，所述第一译码器的输出端与所述运算电路电连接，所述第一译码器用于将所述第一叠加信号进行译码，得到所述第一译码信号；

第二译码器，所述第二译码器的输入端与所述第一锁存器的输出端电连接，所述第二译码器的输出端与所述运算电路电连接，所述第二译码器用于将所述第二叠加信号进行译码，得到所述第二译码信号。

6.根据权利要求5所述的数模转换器，其特征在于，所述运算电路包括：

异或门，所述异或门的第一输入端与所述第一译码器的输出端电连接，所述异或门的第二输入端与所述第二译码器的输出端电连接，所述异或门的输出端用于输出异或信号；

第一反相器，所述第一反相器的输入端与所述异或门的输出端电连接，所述第一反相器的输出端用于输出同或信号；

选择电路，所述选择电路的第一输入端与所述异或门的输出端电连接，所述选择电路的第二输入端与所述第一反相器的输出端电连接，所述选择电路的选择端与所述第一加法器的第二输出端电连接，所述选择电路的输出端与所述电流源电路电连接，所述选择电路用于根据所述第一加法器的第二输出端输出的进位信号，选择所述异或信号或所述同或信号作为所述第一输出信号。

7.根据权利要求6所述的数模转换器，其特征在于，所述运算电路还包括：

多个第二反相器，各所述第二反相器均串联于所述异或门的输出端和所述选择电路的第一输入端之间；

多个第三反相器，各所述第三反相器均串联于所述第一加法器的第二输出端和所述选择电路的选择端之间；

多个第四反相器，各所述第四反相器均串联于所述选择电路的输出端和所述电流源电路之间；

其中，所述第二反相器、所述第三反相器和所述第四反相器的个数均为偶数。

8.根据权利要求1至7任一项所述的数模转换器，其特征在于，所述数模转换器还包括：

第一比较器，所述第一比较器的第一输入端用于接收所述输入信号，所述第一比较器的第二输入端用于接收触发阈值信号；

第三加法器，所述第三加法器的输入端与所述第一比较器的输出端电连接；

第二比较器，所述第二比较器的第一输入端与所述第三加法器的输出端电连接，所述第二比较器的第二输入端用于接收第二间隔信号，所述第二比较器的输出端与所述译码电路电连接，所述第二比较器用于输出所述触发信号；

其中，所述第二间隔信号用于设置相邻两个所述触发信号的时间间隔。

9.根据权利要求1至7任一项所述的数模转换器，其特征在于，所述数模转换器还包括：

第三译码器，所述第三译码器的输入端用于接收所述输入信号中第二预设位数的第二数字信号，所述第三译码器的输出端与所述电流源电路电连接，所述第三译码器用于将所述第二数字信号进行译码得到第二输出信号，所述第二输出信号用于开启第二目标数量的所述电流源；

多个第二锁存器，在所述第一数字信号和所述译码电路之间、所述第二数字信号和所述第三译码器之间、所述输入信号中第三预设位数的第三数字信号和所述电流源电路之间均电连接有一个所述第二锁存器；

多个第三锁存器，在所述译码电路和所述电流源电路之间、所述第三译码器和所述电流源电路之间、所述第二锁存器和所述电流源电路之间均电连接有一个所述第三锁存器；

多个控制信号产生电路，在各所述第三锁存器和所述电流源电路之间均电连接有一个所述控制信号产生电路；

偏置电压产生电路，所述偏置电压产生电路与所述电流源电路电连接。

10.一种芯片，其特征在于，所述芯片包括如权利要求1至9任一项所述的数模转换器。