CN117157767A - 薄膜晶体管及其制备方法、显示基板、显示装置 - Google Patents

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CN117157767A
CN117157767A CN202280000584.5A CN202280000584A CN117157767A CN 117157767 A CN117157767 A CN 117157767A CN 202280000584 A CN202280000584 A CN 202280000584A CN 117157767 A CN117157767 A CN 117157767A
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王明
倪柳松
仵康康
胡迎宾
许晨
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Hefei Xinsheng Optoelectronics Technology Co Ltd
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BOE Technology Group Co Ltd
Hefei Xinsheng Optoelectronics Technology Co Ltd
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Abstract

一种薄膜晶体管及其制备方法、显示基板、显示装置，该薄膜晶体管，包括：基底以及在基底上叠设的遮挡层、缓冲层、有源层、栅绝缘层和导电层；其中，导电层包括：栅电极、源电极和漏电极；有源层包括：沟道区域、位于沟道区域两侧的源过渡区域和漏过渡区域、位于源过渡区域的远离沟道区域一侧的源连接区域、以及位于漏过渡区域的远离沟道区域一侧的漏连接区域；源过渡区域和漏过渡区域均包括：依次连接的第一子区、第二子区和第三子区，第一子区位于第二子区的远离沟道区域的一侧，第三子区位于第二子区的靠近沟道区域的一侧，第二子区的厚度为沟道区域的厚度的k倍，k为0.8至1.5。

Description

薄膜晶体管及其制备方法、显示基板、显示装置 技术领域
本公开实施例涉及但不限于显示技术领域，尤其涉及一种薄膜晶体管及其制备方法、显示基板、显示装置。
背景技术
有机发光二极管(Organic Light Emitting Diode，OLED)和量子点发光二极管(Quantum-dot Light Emitting Diodes，QLED)为主动发光显示器件，具有自发光、广视角、高对比度、低耗电、极高反应速度、轻薄、可弯曲和成本低等优点。随着显示技术的不断发展，以OLED或QLED为发光器件、由薄膜晶体管(Thin Film Transistor，TFT)进行信号控制的显示装置已成为目前显示领域的主流产品。TFT是目前显示装置中的主要开关元件，TFT的电学特性直接关系到显示装置的显示效果。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
第一方面，本公开实施例提供了一种薄膜晶体管，包括：基底以及在基底上叠设的遮挡层、缓冲层、有源层、栅绝缘层和导电层；其中，
所述导电层包括：栅电极、源电极和漏电极；
所述有源层包括：沟道区域、位于所述沟道区域两侧的源过渡区域和漏过渡区域、位于所述源过渡区域的远离所述沟道区域一侧的源连接区域、以及位于所述漏过渡区域的远离所述沟道区域一侧的漏连接区域；
所述源连接区域与所述源电极连接，所述漏连接区域与所述漏电极连接；
所述源过渡区域和所述漏过渡区域均包括：依次连接的第一子区、第二子区和第三子区，所述第一子区位于所述第二子区的远离所述沟道区域的一侧，所述第三子区位于所述第二子区的靠近所述沟道区域的一侧，所述第二 子区的厚度为所述沟道区域的厚度的k倍，k为0.8至1.5。
第二方面，本公开实施例还提供了一种显示基板，包括：上述实施例中所述的薄膜晶体管。
第三方面，本公开实施例还提供了一种显示装置，包括：上述实施例中所述的显示基板。
第四方面，本公开实施例还提供了一种薄膜晶体管的制备方法，包括：
在基底上依次形成遮挡层、缓冲层和有源层；
在有源层上依次形成栅绝缘层和导电层，通过两次导体化处理使所述有源层形成沟道区域、位于所述沟道区域两侧的源过渡区域和漏过渡区域、位于所述源过渡区域的远离所述沟道区域一侧的源连接区域、以及位于所述漏过渡区域的远离所述沟道区域一侧的漏连接区域；所述导电层包括：栅电极、源电极和漏电极；所述源连接区域与所述源电极连接，所述漏连接区域与所述漏电极连接；所述源过渡区域和所述漏过渡区域均包括：依次连接的第一子区、第二子区和第三子区，所述第一子区位于所述第二子区的远离所述沟道区域的一侧，所述第三子区位于所述第二子区的靠近所述沟道区域的一侧，所述第一子区的厚度和所述第三子区的厚度均与所述沟道区域的厚度相等，所述第二子区的厚度为所述沟道区域的厚度的k倍，k为0.8至1.5。
本公开的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本公开而了解。本公开的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
附图用来提供对本公开技术方案的理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开的技术方案的限制。附图中每个部件的形状和大小不反映真实比例，目的只是示意说明本公开内容。
图1A为一些技术中第一次导体化处理后的示意图；
图1B为一些技术中形成导电层图案后的示意图；
图1C为一些技术中第二次导体化处理后的示意图；
图2为本公开示例性实施例中的薄膜晶体管的一种结构示意图；
图3为本公开示例性实施例中的薄膜晶体管的另一种结构示意图；
图4为本公开示例性实施例中的薄膜晶体管的又一种结构示意图；
图5为本公开示例性实施例中形成遮挡层图案后的示意图；
图6为本公开示例性实施例中沉积第二金属氧化物薄膜的示意图；
图7为本公开示例性实施例中的对第一金属氧化物薄膜和第二金属氧化物薄膜第一次刻蚀工艺后的示意图；
图8为本公开示例性实施例中的形成有源层图案后的示意图；
图9为本公开示例性实施例中的形成栅绝缘层图案以及第一次导体化处理后的示意图；
图10为本公开示例性实施例中形成导电层图案后的示意图；
图11为本公开示例性实施例中对栅绝缘层进行第二次刻蚀后的示意图；
图12为本公开示例性实施例中第二次导体化处理以及形成钝化层图案后的示意图；
图13为本公开示例性实施例中第二次导体化处理后的示意图。
具体实施方式
本文描述了多个实施例，但是该描述是示例性的，而不是限制性的，在本文所描述的实施例包含的范围内可以有更多的实施例和实现方案。尽管在附图中示出了许多可能的特征组合，并在示例性实施方式中进行了讨论，但是所公开的特征的许多其它组合方式是可能的。除非特意加以限制的情况以外，任何实施例的任何特征或元件可以与任何其它实施例中的任何其他特征或元件结合使用，或可以替代任何其它实施例中的任何其他特征或元件。
在描述具有代表性的实施例时，说明书可能已经将方法或过程呈现为特定的步骤序列。然而，在该方法或过程不依赖于本文步骤的特定顺序的程度 上，该方法或过程不应限于的特定顺序的步骤。如本领域普通技术人员将理解的，其它的步骤顺序是可能的。因此，说明书中阐述的步骤的特定顺序不应被解释为对权利要求的限制。此外，针对该方法或过程的权利要求不应限于按照所写顺序执行它们的步骤，本领域技术人员可以容易地理解，这些顺序可以变化，并且仍然保持在本公开实施例的精神和范围内。
本公开中的附图比例可以作为实际工艺中的参考，但不限于此。例如，沟道的宽长比、各个膜层的厚度和间距等，可以根据实际需要进行调整。例如，在附图中，有时为了明确起见，夸大表示了每个构成要素的大小、层的厚度或区域。因此，本公开的一个方式并不一定限定于该尺寸，附图中每个部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的一个方式不局限于附图所示的形状或数值等。
在本公开示例性实施例中，“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。
在本公开示例性实施例中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述每个构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本公开示例性实施例中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据情况理解上述术语在本公开中的含义。
在本公开示例性实施例中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”例如可以是电极或布线，或者是晶体管等开关元件，或者是电阻器、电感器 或电容器等其它功能元件等。
在本公开示例性实施例中，晶体管是指至少包括栅电极(栅极或控制极)、漏电极(漏电极端子、漏区域或漏极)以及源电极(源电极端子、源区域或源极)这三个端子的元件。晶体管在漏电极与源电极之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。注意，在本说明书中，沟道区域是指电流主要流过的区域。
在本公开示例性实施例中，为了区分晶体管除栅电极(栅极或控制极)之外的两极，直接描述了其中一极为第一极，另一极为第二极，其中，第一极可以为漏电极且第二极可以为源电极，或者，第一极可以为源电极且第二极可以为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时可以互相调换。因此，在本说明书中，“源电极”和“漏电极”可以互相调换。
在本公开示例性实施例中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
在本说明书中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成为“导电膜”。与此同样，有时可以将“绝缘膜”换成为“绝缘层”。
本说明书中三角形、矩形、梯形、五边形或六边形等并非严格意义上的，可以是近似三角形、矩形、梯形、五边形或六边形等，可以存在公差导致的一些小变形，可以存在导角、弧边以及变形等。
在本公开示例性实施例中，“约”是指不严格限定界限，允许工艺和测量误差范围内的数值。
随着显示技术的快速发展，薄膜晶体管技术由非晶硅(a-Si)薄膜晶体管发展到氧化物(Oxide)薄膜晶体管。氧化物薄膜晶体管的有源层采用氧化物有源层(Oxide)，氧化物有源层的载流子迁移率是非晶硅有源层的20至30倍，具有迁移率大、开态电流高、开关特性更优、均匀性更好的特点，可以大大提高薄膜晶体管的特性，提高像素的响应速度，实现更快的刷新率，可以适用于需要快速响应和较大电流的应用。
氧化物薄膜晶体管包括两种类型，分别是底栅型薄膜晶体管和顶栅型薄膜晶体管，其中，底栅型薄膜晶体管的结构特点是：源电极和漏电极分别覆盖在氧化物有源层的两侧，源电极与漏电极之间形成沟道(channel)区域；顶栅型薄膜晶体管的结构特点是：源电极和漏电极分别通过过孔与金属氧化物有源层连接。由于顶栅型薄膜晶体管具有短沟道的特点，开态电流(Ion)得以有效提升，因而可以显著提升显示效果，有效降低功耗。由于顶栅型薄膜晶体管中栅电极与源漏电极之间交叠面积小，产生的寄生电容较小，具有较小的电路延迟和较高的开关速度，因而发生栅极与漏极短路(GDS)等不良的可能性较低。
图1A为一些技术中第一次导体化后的示意图，图1B为一些技术中形成导电层图案后的示意图，图1C为一些技术中第二次导体化后的示意图。其中，图1A至图1C中以氧化物有源层采用IGZO为例，在图1A和图1B中，氧化物有源层中的第一区域101为未被导体化的IGZO，氧化物有源层中的第二区域102为导体化的IGZO(通过第一次导体化处理形成)；在图1C中，氧化物有源层中的第一区域101为导体化的IGZO(通过第二次导体化处理形成)，氧化物有源层中的空白区域103为被损伤的IGZO，氧化物有源层中的第一子区为导体化的IGZO(通过两次导体化处理形成)，氧化物有源层中的第二子区为导体化的IGZO(通过第一次导体化处理形成)。此外，图1C中是以箭头表示电流流向为例进行示意的。
如图1A至图1C所示，在一些采用5Mask工艺制备的显示产品中，，由于制备TFT的过程中通常采用一道Mask对栅绝缘层(GI)与缓冲层(Buffer)进行刻蚀(Etch)工艺，使得GI整体刻蚀时间较长，而且在栅电极(Gate)61与氧化物有源层(如，IGZO)的搭接区域，氧化物有源层会进行两次干刻工艺和两次导体化处理。因此，如图1C所示，容易导致金属氧化物有源层会出现部分缺失。
此外，如图1C所示，在GI整面刻蚀过程中，由于存在光刻(Photoresist，PR)胶保护，使得栅电极(Gate)边缘区域仅可以保留约0.7微米的导体化的IGZO，而电流主要通过该部分IGZO流出。因此，由于氧化物有源层出现部分缺失可以导致导通通道很短，使得电流流过能力限制明显，从而，导 致薄膜晶体管的电流输出效率降低，薄膜晶体管的电学特性变差。进而，当该薄膜晶体管应用到显示产品时，会影响显示品质。
本公开实施例提供一种薄膜晶体管。该薄膜晶体管可以包括：基底以及在基底上叠设的遮挡层、缓冲层、有源层、栅绝缘层和导电层；其中，
导电层可以包括：栅电极、源电极和漏电极；
有源层可以包括：沟道区域、位于沟道区域两侧的源过渡区域和漏过渡区域、位于源过渡区域的远离沟道区域一侧的源连接区域、以及位于漏过渡区域的远离沟道区域一侧的漏连接区域；
源连接区域与源电极连接，漏连接区域与漏电极连接；
源过渡区域和漏过渡区域均可以包括：依次连接的第一子区、第二子区和第三子区，第一子区位于第二子区的远离沟道区域的一侧，第三子区位于第二子区的靠近沟道区域的一侧，第二子区的厚度可以为沟道区域的厚度的k倍，k可以为0.8至1.5。
例如，k可以包括但不限于为0.8、0.85、0.9、0.95、1、1.5、1.2、1.25、1.3、1.35、1.4、1.45或者1.5等。这里，本公开实施例对此不作限定。
其中，膜层的厚度可以是指膜层在垂直于薄膜晶体管的平面的方向上的尺寸特征。例如，有源层的沟道区域的厚度可以是指有源层的沟道区域在垂直于薄膜晶体管的平面的方向上的尺寸特征，有源层的源过渡区域中的第二子区的厚度可以是指有源层的源过渡区域中的第二子区在垂直于薄膜晶体管的平面的方向上的尺寸特征，有源层的漏过渡区域中的第二子区的厚度可以是指有源层的漏过渡区域中的第二子区在垂直于薄膜晶体管的平面的方向上的尺寸特征。
图2为本公开示例性实施例中的薄膜晶体管的一种结构示意图，图3为本公开示例性实施例中的薄膜晶体管的另一种结构示意图，图4为本公开示例性实施例中的薄膜晶体管的又一种结构示意图。其中，图2至图4中均是以第二子区的厚度大于沟道区域的厚度为例进行示意的。
在一种示例性实施例中，如图2至图4所示，本公开示例性实施例提供的薄膜晶体管可以包括：基底10、设置在基底10上的遮挡(Shield，SHL) 层20、设置在遮挡层20的远离基底10一侧的缓冲(Buffer)层30、设置缓冲层30的远离基底10一侧的有源(Active，ACT)层40，设置在有源层40的远离基底10一侧的栅绝缘(GI)层50、设置在栅绝缘层50的远离基底10一侧的导电层、以及设置在导电层的远离基底10一侧的钝化层70。其中，导电层可以包括：栅电极61、源电极62和漏电极63。有源层40可以包括：沟道区域41、位于沟道区域41两侧的源过渡区域42和漏过渡区域44、位于源过渡区域42的远离沟道区域41一侧的源连接区域43、以及位于漏过渡区域44的远离沟道区域41一侧的漏连接区域45；源连接区域43与源电极62连接，漏连接区域45与漏电极63连接；源过渡区域42和漏过渡区域44均可以包括：依次连接的第一子区1、第二子区2和第三子区3，第一子区1位于第二子区2的远离沟道区域41的一侧，第三子区3位于第二子区2的靠近沟道区域41的一侧，第二子区2的厚度可以为沟道区域41的厚度的k倍，k可以约为0.8至1.5。如此，由于薄膜晶体管中有源层40中的源过渡区域42和漏过渡区域44中的第二子区2的厚度为沟道区域41的厚度的k倍，且k可以约为0.8至1.5，避免了第二子区2发生缺失，从而，可以提高源过渡区域42和漏过渡区域44的导电能力，进而，可以提升薄膜晶体管的电流输出能力。
这里，在制备薄膜晶体管的过程中，有源层中的源过渡区域42和漏过渡区域44中的第二子区2为有源层中受到双次刻蚀和双次导体化的区域。
在一种示例性实施例中，k可以设置为1至1.5，例如，k可以约为1、1.5、1.2、1.25、1.3、1.35、1.4、1.45或者1.5等。如此，可以更为有效地防止由于两次导体化导致的薄膜晶体管不良。
在一种示例性实施例中，如图2和图3所示，第一子区1的厚度和第三子区3的厚度均可以与沟道区域41的厚度相等。
在一种示例性实施例中，第一子区1的厚度可以约为20nm至200nm，第二子区2的厚度可以为16nm至300nm，第三子区3的厚度可以约为20nm至200nm，沟道区域41的厚度可以约为20nm至200nm。这里，本公开实施例对此不作限定。
在一种示例性实施例中，栅电极61、源电极62和漏电极63同材料同层 设置。如此，可以减少图案化工艺次数，缩短工艺时间，降低工艺成本。这里，“同层设置”可以是指两种(或两种以上)结构通过同一次图案化工艺得以图案化而形成的结构，它们的材料可以相同或不同。例如，形成同层设置的多种结构的前驱体的材料是相同的，最终形成的材料可以相同或不同。
在一种示例性实施例中，第二子区2的导电率大于第一子区1的导电率，且第二子区2的导电率大于第三子区3的导电率。如此，有利于提高薄膜晶体管的电学特性。
在一种示例性实施例中，第二子区2的氧元素含量小于第一子区1的氧元素含量，且第二子区2的氧元素含量小于第三子区3的氧元素含量。如此，有利于提高薄膜晶体管的电学特性。
在一种示例性实施例中，第二子区2的导电率大于源连接区域43的导电率，且第二子区2的导电率大于漏连接区域45的导电率。
在一种示例性实施例中，第二子区2的氧元素含量小于源连接区域43的导电率，且第二子区2的氧元素含量小于漏连接区域45的氧元素含量。
在一种示例性实施例中，如图2所示，以第二子区2的厚度大于沟道区域41的厚度(例如，k可以约为1至1.5)为例，第一子区1的材料和第三子区3的材料均可以为第一导体材料，第一导体材料为对第一金属氧化物膜进行一次导体化处理得到，第二子区2的材料可以为第二导体材料，第二导体材料包括：叠设的第一子导体材料和第二子导体材料，第一子导体材料为对第一金属氧化物膜进行两次导体化处理得到，第二子导体材料为对第二金属氧化物膜进行两次导体化处理得到，第二金属氧化物膜设置于第一金属氧化物膜的远离基底10的一侧，第二金属氧化物膜的氧元素硬度小于第一金属氧化物膜的硬度。如此，可以加强信号传输能力，提高薄膜晶体管的电流输出能力，提升薄膜晶体管的电学性能。
在一种示例性实施例中，当第二子区2的厚度小于或等于沟道区域41的厚度(例如，k可以约为0.8至1)为例，第一子区1的材料和第三子区3的材料均可以为第一导体材料，所述第一导体材料为对第一金属氧化物膜进行一次导体化处理得到，第二子区2的材料可以为第三导体材料，第三导体材料为对第一金属氧化物膜进行两次导体化处理得到。如此，可以加强信号 传输能力，提高薄膜晶体管的电流输出能力，提升薄膜晶体管的电学性能。
在一种示例性实施例中，第二子区中的第二金属氧化物层的厚度小于第二子区中的第一金属氧化物层的厚度。例如，第二子区中的第二子导体材料的厚度小于第一子导体材料的厚度。
在一种示例性实施例中，第一金属氧化物膜和第二金属氧化物膜可以包括但不限于采用：包含铟和锡的氧化物、包含钨和铟的氧化物、包含钨和铟和锌的氧化物、包含钛和铟的氧化物、包含钛和铟和锡的氧化物、包含铟和锌的氧化物、包含硅和铟和锡的氧化物、包含铟和镓和锌的氧化物等金属氧化物。例如，第一金属氧化物膜和第二金属氧化物膜均可以采用铟镓锌氧化物(IGZO)形成。例如，第一金属氧化物膜和第二金属氧化物膜均可以采用铟锡锌氧化物(ITZO)形成。这里，本公开实施例对此不做限定。
在一种示例性实施例中，第二子区的宽度可以小于第一子区的宽度；或者，第二子区的宽度可以小于第三子区的宽度。
在一种示例性实施例中，如图4所示，源电极62至少部分覆盖源过渡区域42的第二子区2；或者，漏电极63至少部分覆盖漏过渡区域44的第二子区2。如此，可以避免由于工艺误差导致第一子区1出现过刻现象。
在一种示例性实施例中，如图4所示，源过渡区域42的第二子区2可以包括：被源电极62覆盖的第一部分(图中未标示)和未被源电极62覆盖的第二部分(图中未标示)，第一部分的宽度小于第二部分的宽度；或者，漏过渡区域44的第二子区2包括：被漏电极63覆盖的第三部分和未被漏电极63覆盖的第四部分，第三部分的宽度小于第四部分的宽度。
在一种示例性实施例中，如图4所示，有源层40还可以包括：位于源连接区域43的远离沟道区域41一侧的第一区域46以及位于漏连接区域45的远离沟道区域41一侧的第二区域47；其中，源过渡区域52的第二子区2的宽度小于第一区域46的宽度，或者，漏过渡区域44的第二子区2的宽度小于第二区域46的宽度。
这里，宽度可以是指沿着第一方向D1上的尺寸特征，第一方向D1与第二方向D2交叉，例如，第一方向D1与第二方向D2垂直，第二方向D2可以是指垂直于薄膜晶体管平面的方向或者薄膜晶体管的厚度方向。
在一种示例性实施例中，如图2和图4所示，源电极62搭设在有源层40的源过渡区域42的第一子区1，且通过第一过孔K1与有源层40的源连接区域43连接；以及，漏电极63搭设在有源层40的漏过渡区域44的第一子区1，且通过第二过孔K2与有源层40的漏连接区域45连接。如此，有利于提高薄膜晶体管的电学特性。
在一种示例性实施例中，如图2和图3所示，有源层40在基底10上的正投影的边界位于遮挡层20在基底10上的正投影的边界范围内。
在一种示例性实施例中，如图2和图3所示，遮挡层20可以包括：间隔设置的第一遮挡层201和第二遮挡层202，有源层40在基底10上的正投影的边界位于第一遮挡层201在基底上的正投影的边界范围内，源电极62通过第三过孔K3与第二遮挡层202连接。例如，第二遮挡层202可以被配置为进行栅极信号的传输，如此，可以形成双栅结构的薄膜晶体管，即薄膜晶体管可以包括同沟道的下晶体管和上晶体管。由于下晶体管的栅极(第二遮挡层202)的信号电压值小于上晶体管的栅极(栅电极61)的信号电压值，因而，下晶体管的阈值电压负偏程度小于上晶体管的的阈值电压负偏程度，降低了薄膜晶体管整体的负偏程度，可以保证薄膜晶体管的稳定性，保证晶体管电学特性的均一性。例如，第一遮挡层201可以被配置为对薄膜晶体管进行遮光处理，如此，可以降低照射到薄膜晶体管上的光强度，降低漏电流，从而，可以减少光照对薄膜晶体管特性的影响。
在一种示例性实施例中，遮挡层可以采用银(Ag)、铜(Cu)、铝(Al)、钛(Ti)和钼(Mo)等金属材料中的任意一种或更多种，可以是单层结构，或者多层复合结构，如Ti/Al/Ti等。这里，本公开实施例对此不做限定。
在一种示例性实施例中，针对有源层40的源过渡区域42和漏过渡区域44，第二子区2通过第一次导体化处理和第二次导体化处理形成，第一子区1通过第一次导体化处理形成，第三子区3通过第二次导体化处理形成，沟道区域41在自对准的第二次导体化处理过程中形成。如此，由于第二子区2是经过两次导体化处理形成的，因此，可以提高第二子区2的导电能力，有利于提高像素驱动电路的电学特性。而且，由于沟道区域是在自对准的第二次导体化处理过程中形成的，因此，可以提升栅电极与下方沟道区域之间的 对位精度，可以提升薄膜晶体管的电学特性。
在一种示例性实施例中，本公开示例性实施例中的薄膜晶体管可以应用于具有像素驱动电路的显示基板中，如OLED、量子点显示(QLED)、发光二极管显示(Micro LED或Mini LED)或量子点发光二极管显示(QDLED)等显示基板。这里，本公开实施例对此不做限定。
下面通过薄膜晶体管的制备过程进行示例性说明。本公开所说的“图案化工艺”，对于金属材料、无机材料或透明导电材料，包括涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，对于有机材料，包括涂覆有机材料、掩模曝光和显影等处理。沉积可以采用溅射、蒸镀、化学气相沉积中的任意一种或多种，涂覆可以采用喷涂、旋涂和喷墨打印中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种，本公开不做限定。“薄膜”是指将某一种材料在基底上利用沉积、涂覆或其它工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需图案化工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”需图案化工艺，则在图案化工艺前称为“薄膜”，图案化工艺后称为“层”。经过图案化工艺后的“层”中包含至少一个“图案”。本公开所说的“A和B同层设置”是指，A和B通过同一次图案化工艺同时形成，膜层的“厚度”为膜层在垂直于薄膜晶体管方向上的尺寸。本公开示例性实施例中，“B的正投影位于A的正投影的范围之内”或者“A的正投影包含B的正投影”是指，B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界重叠。
在一种示例性实施例中，以图2所示薄膜晶体管的结构为例，如图5至图12所示，薄膜晶体管的制备过程可以包括如下操作：
(1)形成遮挡层图案。
在一种示例性实施例中，形成遮挡层图案可以包括：在基底10上依次沉积第一金属薄膜，通过图案化工艺对第一金属薄膜进行构图，在基底10上形成遮挡层20图案。
在一种示例性实施例中，如图5所示，以遮挡层20可以包括：第一遮挡层201和第二遮挡层202为例，通过半色调的图案化工艺对第一金属薄膜进 行构图，可以包括：先在第一金属薄膜上涂覆一层光刻胶，采用掩膜板(Mask)对光刻胶进行曝光，显影后形成光刻胶图案，光刻胶图案可以包括未曝光区域和完全曝光区域，未曝光区域包括第一遮挡层201和第二遮挡层202图案所在位置，未曝光区域的光刻胶具有第一厚度，完全曝光区域的光刻胶被完全去除，在基底上10形成遮挡层20图案。
在一种示例性实施例中，第一金属薄膜的厚度可以约为100nm(纳米)至1000nm。这里，本公开实施例对此不作限定。
(2)形成有源层图案。
在一种示例性实施例中，如图6至图8所示，形成有源层图案可以包括：在形成前述图案的基底10上，依次沉积第一绝缘薄膜、第一金属氧化物薄膜81和第二金属氧化物薄膜82，通过半色调的图案化工艺对第一金属氧化物薄膜81和第二金属氧化物薄膜82进行构图，形成覆盖遮挡层20图案的缓冲(Buffer)层30，以及形成在缓冲(Buffer)层30上的有源层40图案。
在一种示例性实施例中，如图6至图8所示，通过半色调的图案化工艺对第一金属氧化物薄膜81和第二金属氧化物薄膜82进行构图，可以包括：先在第二金属氧化物薄膜82涂覆一层光刻胶，采用半色调掩膜板(Halftone Mask)对光刻胶进行曝光，显影后形成光刻胶图案，光刻胶图案包括未曝光区域、部分曝光区域和完全曝光区域，未曝光区域包括有源层40中沟道区域41、源过渡区域42、漏过渡区域44、源连接区域43以及漏连接区域45所在位置，未曝光区域的光刻胶具有第一厚度。部分曝光区域包括源过渡区域42中第二子区2和漏过渡区域44中第二子区2所在位置，部分曝光区域的光刻胶具有第二厚度，第二厚度小于第一厚度。其它区域为完全曝光区域，完全曝光区域的光刻胶被完全去除，暴露出第二金属氧化物薄膜82的表面。随后，采用第一次刻蚀工艺去除完全曝光区域的第一金属氧化物薄膜81和第二金属氧化物薄膜82。随后，采用灰化工艺去除部分曝光区域的光刻胶，使部分曝光区域暴露出第二金属氧化物薄膜82的表面。随后，采用第二次刻蚀工艺去除部分曝光区域的第二金属氧化物薄膜82，暴露出部分曝光区域的第一金属氧化物薄膜81。最后，剥离剩余的光刻胶，在基底上形成有源层40图案。如此，可以在有源层40中沟道区域41、源过渡区域42中第一子区1和第三 子区3、漏过渡区域44中第一子区1和第三子区3、源连接区域43以及漏连接区域45所在位置形成一层金属氧化物膜，而在源过渡区域42中第二子区2和漏过渡区域44中第二子区2所在位置形成双层金属氧化物膜。这样，由于源过渡区域42中第二子区2和漏过渡区域44中第二子区2所在位置存在较厚的金属氧化物膜，可以增加源过渡区域42中第二子区2和漏过渡区域44中第二子区2所在位置的耐刻蚀能力，从而，可以在后续工艺中避免源过渡区域42中第二子区2和漏过渡区域44中第二子区2中的金属氧化物膜被刻蚀穿，从而，可以提高导电能力。
在一种示例性实施例中，第二金属氧化物膜82的沉积工艺与第一金属氧化物膜81的沉积工艺不同。例如，第二金属氧化物膜82的氧元素含量大于第一金属氧化物膜81的氧元素含量，且第二金属氧化物膜82的功率小于第一金属氧化物膜81的功率。如此，可以使得第二金属氧化物薄膜82与第一金属氧化物薄膜81存在明显膜质差，相对来说，第一金属氧化物薄膜81的硬度大于第二金属氧化物膜82的硬度，从而，一方面，进行适当时间的第二次刻蚀工艺，可以将第一金属氧化物薄膜81上方的第二金属氧化物薄膜82刻蚀掉，另一方面，可以增加第一金属氧化物薄膜81的耐刻蚀度，避免第一金属氧化物薄膜81出现部分缺失。这里，功率是指沉积金属氧化物膜时，沉积工艺所采用的溅射功率。
在一种示例性实施例中，第二金属氧化物膜的氧元素含量可以约为30％至50％，第一金属氧化物膜的氧元素含量可以约为20％至30％。这里，本公开实施例对此不作限定。
在一种示例性实施例中，第二金属氧化物膜的功率可以约为4kw(千瓦)至6kw，第一金属氧化物膜的功率可以约为8kw至14kw。这里，本公开实施例对此不作限定。
在一种示例性实施例中，第一金属氧化物膜和第二金属氧化物膜可以包括但不限于采用：包含铟和锡的氧化物、包含钨和铟的氧化物、包含钨和铟和锌的氧化物、包含钛和铟的氧化物、包含钛和铟和锡的氧化物、包含铟和锌的氧化物、包含硅和铟和锡的氧化物、包含铟和镓和锌的氧化物等金属氧化物。例如，第一金属氧化物膜和第二金属氧化物膜均可以采用铟镓锌氧化 物(IGZO)形成。例如，第一金属氧化物膜和第二金属氧化物膜均可以采用铟锡锌氧化物(ITZO)形成。这里，本公开实施例对此不做限定。
在一种示例性实施例中，形成有源层图案后，第一金属氧化物薄膜的厚度和第二金属氧化物薄膜的厚度可以约为20nm至200nm。这里，本公开实施例对此不作限定。
在一种示例性实施例中，第一绝缘薄膜的厚度可以约为200nm至1000nm。这里，本公开实施例对此不作限定。
(3)形成栅绝缘(GI)层图案。
在一种示例性实施例中，如图9所示，形成栅绝缘(GI)层50图案可以包括：在形成前述图案的基底10上，依次沉积第二绝缘薄膜，通过半色调的图案化工艺对第二绝缘薄膜进行构图，形成栅绝缘(GI)层50图案以及开设在栅绝缘(GI)层50上的多个过孔图案，多个过孔图案至少包括第一过孔K1、第二过孔K2、第三过孔K3、第四过孔K4和第五过孔K5。
在一种示例性实施例中，如图9所示，通过半色调的图案化工艺对第二绝缘薄膜进行构图可以包括：先在第二绝缘薄膜上涂覆一层光刻胶，采用半色调掩膜板对光刻胶进行曝光，显影后形成光刻胶图案，光刻胶图案包括未曝光区域、部分曝光区域和完全曝光区域，完全曝光区域包括第三过孔K3图案所在位置，部分曝光区域包括第一过孔K1、第二过孔K2、第四过孔K4和第五过孔K5图案所在位置，其它区域为未曝光区域，未曝光区域的光刻胶具有第一厚度，部分曝光区域的光刻胶具有第二厚度，第二厚度小于第一厚度。随后，采用第一次刻蚀工艺去除完全曝光区域的第二绝缘薄膜和第一绝缘层，形成第三过孔K3图案，使得第三过孔K3暴露出第二遮挡层202，以便后续形成的源电极62可以通过第三过孔K3与第二遮挡层202连接。随后，采用灰化工艺去除部分曝光区域的光刻胶，使部分曝光区域暴露出第二绝缘薄膜。随后，采用第二次刻蚀工艺去除部分曝光区域的第二绝缘薄膜，形成第一过孔K1、第二过孔K2、第四过孔K4和第五过孔K5图案，使得第一过孔K1、第二过孔K2、第四过孔K4和第五过孔K5暴露出有源层40，以便后续进行第二次导体化处理。最后，剥离剩余的光刻胶，形成栅绝缘(GI)层50图案以及开设在栅绝缘(GI)层50上的多个过孔图案。
在一种示例性实施例中，多个过孔图案至少包括第一过孔K1、第二过孔K2、第三过孔K3、第四过孔K4和第五过孔K5。第一过孔K1位于有源层40中的源连接区域43所在位置，暴露出有源层40中的源连接区域43的表面，第一过孔K1被配置为使后续形成的薄膜晶体管的源电极62与源连接区域43连接。第二过孔K2位于有源层40中的漏连接区域45所在位置，暴露出有源层40中的漏连接区域45的表面，第二过孔K2被配置为使后续形成的薄膜晶体管的漏电极63与漏连接区域45连接。第三过孔K3位于遮挡层20中的第二遮挡层202所在位置，暴露出遮挡层20中的第二遮挡层202的表面，第三过孔K3被配置为使后续形成的薄膜晶体管的源电极62与遮挡层20中的第二遮挡层202连接。第四过孔K4位于有源层40中的源过渡区域42中第一子区1和第二子区2所在位置，暴露出有源层40中的源过渡区域42中第一子区1和第二子区2的表面，以便后续进行导体化处理。第五过孔K5位于有源层40中的漏过渡区域44中第一子区1和第二子区2所在位置，暴露出有源层40中的漏过渡区域44中第一子区1和第二子区2的表面，以便后续进行导体化处理。
在一种示例性实施例中，位于有源层40所在位置的栅绝缘(GI)层50覆盖有源层40的部分区域。
在一种示例性实施例中，第二绝缘薄膜的厚度可以约为100nm至500nm。这里，本公开实施例对此不作限定。
(4)第一次导体化处理。
在一种示例性实施例中，如图9所示，在形成开设在栅绝缘(GI)层50上的多个过孔图案之后，进行第一次导体化处理。第一次导体化处理可以包括：在形成前述图案的基底上，对有源层40中未被栅绝缘(GI)层50覆盖的部分区域进行第一次导体化处理，即：对源过渡区域42的第一子区1、漏过渡区域44的第一子区1、源连接区域43和漏连接区域45所在位置的有源层进行第一次导体化处理，形成有源层的源过渡区域42的第一子区1、漏过渡区域44的第一子区1、源连接区域43和漏连接区域45；以及对有源层的源过渡区域42的第二子区2、漏过渡区域44的第二子区2进行导体化处理，形成一次导体化后的第二子区2。
(5)形成导电层图案。
在一种示例性实施例中，如图10所示，形成导电层图案可以包括：在形成有前述图案的基底上，沉积第二金属薄膜。在第二金属薄膜上涂覆一层光刻胶，通过掩膜、曝光和显影形成光刻胶图案，利用第一次刻蚀工艺刻蚀第二金属薄膜，形成导电层图案，保留导电层上的光刻胶。导电层图案至少可以包括栅电极61、源电极62和漏电极63图案。
在一种示例性实施例中，如图10所示，源电极62通过第一过孔K1与有源层40经过导体化处理的源连接区域43连接，源电极62的第一端搭设在有源层40经过导体化处理的源过渡区域42的第一子区1上，源电极62的第二端通过第三过孔K3与第二遮挡层202连接。
在一种示例性实施例中，如图10所示，漏电极63通过第二过孔K2与有源层40经过导体化处理的漏连接区域45连接，源电极62的第一端搭设在有源层40经过导体化处理的漏过渡区域44的第一子区1上。
在一种示例性实施例中，第二金属薄膜的厚度可以约为100nm至1000nm。这里，本公开实施例对此不作限定。
(6)第二次刻蚀处理。
在一种示例性实施例中，如图11所示，第二次刻蚀处理可以包括：以导电层图案和保留导电层上的光刻胶为掩膜，通过第二次刻蚀工艺自对准向下刻蚀栅绝缘(GI)层50，去除有源层的源过渡区域42的第三子区3和漏过渡区域44的第三子区3覆盖的栅绝缘(GI)层50。
在一种示例性实施例中，如图11所示，栅电极61在基底10上正投影的边界位于栅绝缘(GI)层50在基底上正投影的边界范围内，有源层的沟道区域41在基底10上正投影的边界位于栅绝缘(GI)层50在基底上正投影的边界范围内。
(7)第二次导体化处理。
在一种示例性实施例中，如图11和图12所示，第二次导体化处理可以包括：以栅绝缘(GI)层50、设置在栅绝缘(GI)层50上的导电层图案(如导电层图案至少可以包括栅电极61、源电极62和漏电极63图案)、以及保 留在导电层上的光刻胶为掩膜，对有源层40中未被栅绝缘(GI)层50覆盖的另一部分区域进行导体化处理，即：对未导体化的有源层40的沟道区域41、未导体化的有源层40的源过渡区域42的第三子区3和未导体化的漏过渡区域44的第三子区3所在位置进行导体化处理，形成有源层40的沟道区域41、有源层40的源过渡区域42的第三子区3和漏过渡区域44的第三子区3；以及对一次导体化后的源过渡区域42的第二子区2和一次导体化后的漏过渡区域44的第二子区2所在位置均进行导体化处理，形成二次导体化后的源过渡区域42的第二子区2和二次导体化后的漏过渡区域44的第二子区2。剥离剩余的光刻胶。
这里，由于第二次导体化处理是利用栅绝缘(GI)层50、导电层图案以及保留在导电层上的光刻胶作为掩膜，是一种自对准导体化处理工艺，因而最终形成的沟道宽度与栅电极61的宽度基本上相同。如此，可以提升栅电极61与下方沟道区域之间的对位精度，极大地提升薄膜晶体管的电学特性。
在一种示例性实施例中，有源层经过两次导体化处理，使得有源层形成五个区域：沟道区域41、位于沟道区域41两侧的源过渡区域42和漏过渡区域44、位于源过渡区域42的远离沟道区域41一侧的源连接区域43、以及位于漏过渡区域44的远离沟道区域41一侧的漏连接区域45。其中，沟道区域41在基底上正投影的边界与栅电极61在基底上正投影的边界基本上重叠。
在一种示例性实施例中，由于采用两次导体化处理和两次刻蚀处理，第一次导体化处理的区域与第二次导体化处理的区域有重叠区域，即第二子区2所在位置。由于有源层40中源过渡区域42中第二子区2和漏过渡区域44中第二子区2所在位置存在较厚的金属氧化物膜，可以增加源过渡区域42中第二子区2和漏过渡区域44中第二子区2所在位置的耐刻蚀能力，从而，可以避免源过渡区域42中第二子区2和漏过渡区域44中第二子区2中的金属氧化物膜被刻蚀穿，从而，可以提高导电能力。
在一种示例性实施例中，由于有源层40中源过渡区域42中第二子区2和漏过渡区域44中第二子区2经过两次导体化处理，经过两次导体化处理的有源层40中源过渡区域42中第二子区2和漏过渡区域44中第二子区2的电阻更低，导电能力更强，第二子区2的导电率大于第一子区1的导电率，且 第二子区2的导电率大于第三子区3的导电率。如此，有利于提高薄膜晶体管的电学特性。
在一种示例性实施例中，由于有源层40中源过渡区域42中第二子区2和漏过渡区域44中第二子区2经过两次导体化处理，使得经过两次导体化处理的有源层40中源过渡区域42中第二子区2和漏过渡区域44中第二子区2受到两次氦(He)等离子处理，导致膜层内氧元素含量进一步降低，因而，第二子区2的氧元素含量小于第一子区1的氧元素含量，且第二子区2的氧元素含量小于第三子区3的氧元素含量。如此，有利于提高薄膜晶体管的电学特性。
在一种示例性实施例中，由于有源层40中源过渡区域42中第二子区2和漏过渡区域44中第二子区2经过两次导体化处理，而有源层40中源连接区域43和漏连接区域45只经过第一次导体化处理，因而，第二子区2的导电率大于源连接区域43的导电率，且第二子区2的导电率大于漏连接区域45的导电率。第二子区2的氧元素含量小于源连接区域43的氧元素含量，且第二子区2的氧元素含量小于漏连接区域45的氧元素含量。
在一种示例性实施例中，两次导体化处理过程中，对栅绝缘(GI)层50进行了两次刻蚀处理，刻蚀过程的过刻会刻蚀掉有源层40中源过渡区域42中第二子区2和漏过渡区域44中第二子区2的部分厚度，因此，相较于步骤2形成有源层图案，步骤7之后，第二子区2中的第二金属氧化物层81的厚度会变薄，甚至会完全缺失。所以，步骤7之后，当第二子区2中的第二金属氧化物层81仅变薄时，例如，第二子区2中的第二金属氧化物层81的厚度小于第二子区2中的第一金属氧化物层82的厚度，第二子区2的材料可以为第二导体材料，第二导体材料包括：叠设的第一子导体材料和第二子导体材料，第一子导体材料为对第一金属氧化物膜进行两次导体化处理得到，第二子导体材料为对第二金属氧化物膜进行两次导体化处理得到，使得第二子区2的厚度大于沟道区域41的厚度(例如，k可以约为1至1.5)；而步骤7之后，当第二子区2中的第二金属氧化物层81发生完全缺失时，第二子区2的材料可以为第三导体材料，第三导体材料为对第一金属氧化物膜进行两次导体化处理得到，使得第二子区2的厚度小于或等于沟道区域41的厚度(例 如，k可以约为0.8至1)。如此，由于在形成有源层图案时，通过步骤2在第二子区2中形成了两层不同的金属氧化物膜，使得第二子区2的厚度较厚，那么，在经过双次刻蚀工艺和双次导体化处理后，在最终形成的薄膜晶体管中可以避免第二子区发生缺失，从而，可以加强信号传输能力，提高薄膜晶体管的电流输出能力，提升薄膜晶体管的电学性能。
在一种示例性实施例中，由于步骤2使得有源层40中源过渡区域42中第二子区2和漏过渡区域44中第二子区2所在位置存在较厚的金属氧化物膜，因此，最终形成的有源层40中的源过渡区域42和漏过渡区域44中的第二子区2的厚度可以为沟道区域41的厚度的k倍，且k可以约为0.8至1.5。如此，如图13所示，避免了第二子区2发生缺失，从而，可以提高源过渡区域42和漏过渡区域44的导电能力，进而，可以提升薄膜晶体管的电流输出能力。
(8)形成钝化(Passivation，Pas)层图案。
在一种示例性实施例中，如图12所示，形成钝化层图案可以包括：在形成有前述图案的基底上，沉积第三绝缘薄膜，形成覆盖前述结构的钝化层70图案。
在一种示例性实施例中，第三绝缘薄膜的厚度可以约为200nm至1000nm。这里，本公开实施例对此不做限定。
在一种示例性实施例中，遮挡层和导电层可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)、钛(Ti)和钼(Mo)中的任意一种或更多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Ti/Al/Ti等。这里，本公开实施例对此不做限定。
在一种示例性实施例中，缓冲层、栅绝缘层和钝化层可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或更多种，可以是单层、多层或复合层。这里，本公开实施例对此不做限定。
在一种示例性实施例中，基底可以是柔性基底，或者可以是刚性基底。例如，刚性基底可以包括但不限于玻璃或者石英等材料。例如，柔性基底可以包括但不限于采用聚酰亚胺(PI)或者聚对苯二甲酸乙二酯(PET)等材 料，柔性基底可以是单层结构，或者可以是无机材料层和柔性材料层构成的叠层结构。这里，本公开实施例对此不做限定。
本公开示例性实施例还提供了一种薄膜晶体管的制备方法。该薄膜晶体管为上述一个或多个示例性实施例中的薄膜晶体管。
在一种示例性实施例中，该薄膜晶体管的制备方法可以包括：
步骤S1：在基底上依次形成遮挡层、缓冲层和有源层；
步骤S2：在有源层上依次形成栅绝缘层和导电层，通过两次导体化处理使有源层形成沟道区域、位于沟道区域两侧的源过渡区域和漏过渡区域、位于源过渡区域的远离沟道区域一侧的源连接区域、以及位于漏过渡区域的远离沟道区域一侧的漏连接区域；导电层可以包括：栅电极、源电极和漏电极；源连接区域与源电极连接，漏连接区域与漏电极连接；源过渡区域和漏过渡区域均可以包括：依次连接的第一子区、第二子区和第三子区，第一子区位于第二子区的远离沟道区域的一侧，第三子区位于第二子区的靠近沟道区域的一侧，第一子区的厚度和第三子区的厚度均与沟道区域的厚度相等，第二子区的厚度为沟道区域的厚度的k倍，k可以约为0.8至1.5。
在一种示例性实施例中，步骤S1可以包括：
步骤S11：在基底上依次形成遮挡层和缓冲层；
步骤S12：在缓冲层上形成两层金属氧化物膜，对两层金属氧化物膜进行图案化处理，形成有源层，两层金属氧化物膜可以包括：叠设的第一金属氧化物膜和第二金属氧化物膜，第二金属氧化物膜的氧元素含量大于第一金属氧化物膜的氧元素含量，且第二金属氧化物膜的功率小于第一金属氧化物膜的功率。
在一种示例性实施例中，步骤S2可以包括：
步骤S21：在有源层上形成栅绝缘层；
步骤S22：对未被栅绝缘层覆盖的有源层进行第一次导体化处理，形成有源层的源过渡区域的第一子区、漏过渡区域的第一子区、源连接区域和漏连接区域；
步骤S23：在栅绝缘层上形成导电层；
步骤S24：使用自对准刻蚀方式，去除源过渡区域的栅绝缘层和漏过渡区域的栅绝缘层，以暴露出未导体化的漏过渡区域的第三子区和未导体化的源过渡区域的第三子区；
步骤S25：对未被栅绝缘层覆盖的有源层进行第二次导体化处理，形成有源层的沟道区域、源过渡区域的第二子区和第三子区、以及漏过渡区域的第二子区和第三子区。
有关薄膜晶体管的制备过程，已在之前的薄膜晶体管实施例中详细说明，对于本公开薄膜晶体管的制备方法实施例中未披露的技术细节，本领域的技术人员请参照本公开薄膜晶体管实施例中的描述而理解，这里不再赘述。
本公开实施例提供一种显示基板，该显示基板可以包括：上述一个或多个实施例中的薄膜晶体管。
在一种示例性实施例中，在垂直于显示基板的平面上，显示基板可以包括：设置在基底上的驱动电路层、设置在驱动电路层远离基底一侧的发光结构层以及设置在发光结构层远离基底一侧的封装结构层。在一些可能的实现方式中，显示基板可以包括其它膜层，如触控结构层等。这里，本公开实施例对此不做限定。
在一种示例性实施例中，每个子像素的驱动电路层可以包括：构成像素驱动电路的多个晶体管和存储电容，多个晶体管中的至少一个可以为上述一个或多个实施例中的薄膜晶体管。例如，像素驱动电路可以采用3T1C、4T1C、5T1C、5T2C、6T1C、7T1C或8T1C结构等。这里，本公开实施例对此不做限定。
在一种示例性实施例中，发光结构层可以包括：阳极、像素定义层、有机发光层和阴极，阳极通过过孔与驱动晶体管的漏电极连接，有机发光层与阳极连接，阴极与有机发光层连接，有机发光层在阳极和阴极驱动下出射相应颜色的光线。封装结构层可以包括叠设的第一封装层、第二封装层和第三封装层，第一封装层和第三封装层可以采用无机材料，第二封装层可以采用 有机材料，第二封装层设置在第一封装层和第三封装层之间，可以保证外界水汽无法进入发光结构层。这里，本公开实施例对此不做限定。
在一种示例性实施例中，有机发光层可以包括：发光层(EML)以及如下任意一层或多层：空穴注入层HIL)、空穴传输层(HTL)、电子阻挡层(EBL)、空穴阻挡层(HBL)、电子传输层(ETL)和电子注入层(EIL)。在一种示例性实施例中，所有子像素的空穴注入层、空穴传输层、电子阻挡层、空穴阻挡层、电子传输层和电子注入层中的一层或多层可以是连接在一起的共通层，相邻子像素的发光层可以有少量的交叠，或者可以是隔离的。这里，本公开实施例对此不做限定。
在一种示例性实施例中，本公开示例性实施例中的显示基板可以包括但不限于为OLED显示基板、QLED显示基板、发光二极管显示(Micro LED或Mini LED)或量子点发光二极管(QDLED)显示基板等。这里，本公开实施例对此不做限定。
此外，本公开实施例中的显示基板除了可以包括上述所列出的结构以外，还可以包括其它必要的组成和结构，例如，栅线、数据线、像素电极或者公共电极等部件。本领域技术人员可根据该显示基板的种类进行相应地设计和补充，在此不再赘述。
以上显示基板实施例的描述，与上述薄膜晶体管实施例的描述是类似的，具有同薄膜晶体管实施例相似的有益效果。对于本公开显示基板实施例中未披露的技术细节，本领域的技术人员请参照本公开薄膜晶体管实施例中的描述而理解，这里不再赘述。
本公开实施例还提供一种显示装置，该显示装置可以包括：上述一个或多个实施例中的显示基板。
在一种示例性实施例中，该显示装置可以包括但不限于为OLED显示装置、QLED显示装置、发光二极管(Micro LED或Mini LED)显示装置或量子点发光二极管(QDLED)显示装置等具有像素驱动电路的显示装置。例如，以显示装置采用OLED显示装置为例，显示装置可以为48英寸(inch)的电视机(TV)。这里，本公开实施例对此不做限定。
在一种示例性实施例中，该显示装置可以包括但不限于为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框或者导航仪等任何具有显示功能的产品或部件。这里，本公开实施例对显示装置的类型不做限定。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本公开的限制。
以上显示装置实施例的描述，与上述薄膜晶体管、显示基板实施例的描述是类似的，具有同薄膜晶体管、显示基板实施例相似的有益效果。对于本公开显示装置实施例中未披露的技术细节，本领域的技术人员请参照本公开薄膜晶体管、显示基板实施例中的描述而理解，这里不再赘述。
虽然本公开所揭露的实施方式如上，但上述的内容仅为便于理解本公开而采用的实施方式，并非用以限定本公开。任何本公开所属领域内的技术人员，在不脱离本公开所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本公开的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (20)

  1. 一种薄膜晶体管，包括：基底以及在基底上叠设的遮挡层、缓冲层、有源层、栅绝缘层和导电层；其中，
    所述导电层包括：栅电极、源电极和漏电极；
    所述有源层包括：沟道区域、位于所述沟道区域两侧的源过渡区域和漏过渡区域、位于所述源过渡区域的远离所述沟道区域一侧的源连接区域、以及位于所述漏过渡区域的远离所述沟道区域一侧的漏连接区域；
    所述源连接区域与所述源电极连接，所述漏连接区域与所述漏电极连接；
    所述源过渡区域和所述漏过渡区域均包括：依次连接的第一子区、第二子区和第三子区，所述第一子区位于所述第二子区的远离所述沟道区域的一侧，所述第三子区位于所述第二子区的靠近所述沟道区域的一侧，所述第二子区的厚度为所述沟道区域的厚度的k倍，k为0.8至1.5。
  2. 根据权利要求1所述的薄膜晶体管，其中，所述第一子区的厚度和所述第三子区的厚度均与所述沟道区域的厚度相等。
  3. 根据权利要求1所述的薄膜晶体管，其中，所述第二子区的导电率大于所述第一子区的导电率，且所述第二子区的导电率大于所述第三子区的导电率。
  4. 根据权利要求1所述的薄膜晶体管，其中，所述第二子区的氧元素含量小于所述第一子区的氧元素含量，且所述第二子区的氧元素含量小于所述第三子区的氧元素含量。
  5. 根据权利要求1至4任一项所述的薄膜晶体管，其中，所述第二子区的导电率大于所述源连接区域的导电率，且所述第二子区的导电率大于所述漏连接区域的导电率。
  6. 根据权利要求1至4任一项所述的薄膜晶体管，其中，所述第二子区的氧元素含量小于所述源连接区域的导电率，且所述第二子区的氧元素含量小于所述漏连接区域的氧元素含量。
  7. 根据权利要求1至4任一项所述的薄膜晶体管，其中，所述第一子区的材料和所述第三子区的材料均为第一导体材料，所述第一导体材料为对第 一金属氧化物膜进行一次导体化处理得到，所述第二子区的材料包括：第二导体材料或者第三导体材料，第二导体材料包括：叠设的第一子导体材料和第二子导体材料，第一子导体材料为对第一金属氧化物膜进行两次导体化处理得到，第二子导体材料为对第二金属氧化物膜进行两次导体化处理得到，第三导体材料为对第一金属氧化物膜进行两次导体化处理得到，所述第二金属氧化物膜的硬度小于所述第一金属氧化物膜的硬度。
  8. 根据权利要求7所述的薄膜晶体管，其中，所述第二子区中的第二金属氧化物层的厚度小于所述第二子区中的第一金属氧化物层的厚度。
  9. 根据权利要求7所述的薄膜晶体管，其中，所述第一金属氧化物膜和所述第二金属氧化物膜均采用铟镓锌氧化物IGZO形成。
  10. 根据权利要求1至4任一项所述的薄膜晶体管，其中，所述第二子区的宽度小于所述第一子区的宽度；或者，所述第二子区的宽度小于所述第三子区的宽度。
  11. 根据权利要求1至4任一项所述的薄膜晶体管，其中，所述源电极至少部分覆盖所述源过渡区域的第二子区；或者，所述漏电极至少部分覆盖所述漏过渡区域的第二子区。
  12. 根据权利要求11所述的薄膜晶体管，其中，所述源过渡区域的第二子区包括：被所述源电极覆盖的第一部分和未被所述源电极覆盖的第二部分，第一部分的宽度小于第二部分的宽度；或者，所述漏过渡区域的第二子区包括：被所述漏电极覆盖的第三部分和未被所述漏电极覆盖的第四部分，第三部分的宽度小于第四部分的宽度。
  13. 根据权利要求11所述的薄膜晶体管，其中，所述有源层还包括：位于所述源连接区域的远离所述沟道区域一侧的第一区域以及位于所述漏连接区域的远离所述沟道区域一侧的第二区域；所述源过渡区域的第二子区的宽度小于所述第一区域的宽度，或者，所述漏过渡区域的第二子区的宽度小于所述第二区域的宽度。
  14. 根据权利要求1至4任一项所述的薄膜晶体管，其中，所述源电极搭设在所述源过渡区域的第一子区，且通过第一过孔与所述源连接区域连接；以及，所述漏电极搭设在所述漏过渡区域的第一子区，且通过第二过孔与所 述漏连接区域连接。
  15. 根据权利要求14所述的薄膜晶体管，其中，所述遮挡层包括：间隔设置的第一遮挡层和第二遮挡层，所述有源层在基底上的正投影的边界位于所述第一遮挡层在基底上的正投影的边界范围内，所述源电极通过第三过孔与所述第二遮挡层连接。
  16. 根据权利要求1至4任一项所述的薄膜晶体管，其中，所述第二子区通过第一次导体化处理和第二次导体化处理形成，所述第一子区通过第一次导体化处理形成，所述第三子区通过第二次导体化处理形成，所述沟道区域在自对准的第二次导体化处理过程中形成。
  17. 一种显示基板，包括：如权利要求1至16任一所述的薄膜晶体管。
  18. 一种显示装置，包括：如权利要求17所述的显示基板。
  19. 一种薄膜晶体管的制备方法，包括：
    在基底上依次形成遮挡层、缓冲层和有源层；
    在有源层上依次形成栅绝缘层和导电层，通过两次导体化处理使所述有源层形成沟道区域、位于所述沟道区域两侧的源过渡区域和漏过渡区域、位于所述源过渡区域的远离所述沟道区域一侧的源连接区域、以及位于所述漏过渡区域的远离所述沟道区域一侧的漏连接区域；所述导电层包括：栅电极、源电极和漏电极；所述源连接区域与所述源电极连接，所述漏连接区域与所述漏电极连接；所述源过渡区域和所述漏过渡区域均包括：依次连接的第一子区、第二子区和第三子区，所述第一子区位于所述第二子区的远离所述沟道区域的一侧，所述第三子区位于所述第二子区的靠近所述沟道区域的一侧，所述第一子区的厚度和所述第三子区的厚度均与所述沟道区域的厚度相等，所述第二子区的厚度为所述沟道区域的厚度的k倍，k为0.8至1.5。
  20. 根据权利要求19所述的制备方法，其中，所述在基底上依次形成遮挡层、缓冲层和有源层，包括：
    在基底上依次形成遮挡层和缓冲层；
    在缓冲层上形成两层金属氧化物膜，对两层金属氧化物膜进行图案化处理，形成所述有源层，所述两层金属氧化物膜包括：叠设的第一金属氧化物 膜和第二金属氧化物膜，所述第二金属氧化物膜的氧元素含量大于所述第一金属氧化物膜的氧元素含量，且所述第二金属氧化物膜的功率小于所述第一金属氧化物膜的功率。
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