CN117153981A - 发光二极管外延片及其制备方法、led - Google Patents
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Abstract
本发明公开了一种发光二极管外延片及其制备方法、LED，所述发光二极管外延片包括衬底，所述衬底上依次设有N型半导体层、有源层、复合插入层、P型半导体层；所述有源层包括周期性交替排布的势阱层和势垒层，与所述复合插入层相邻的所述势垒层中包括BxAlyInzGa1‑x‑y‑zN层，所述复合插入层包括P型掺杂DInGaN层和DInGaN/GaN超晶格层，其中，D为Al或B，0≤x≤1，0≤y≤1，0≤z≤1。本发明提供的发光二极管外延片能够增强LED对电子的阻挡能力，提高对电子束缚能力，改善电子溢流问题的同时，提高空穴的注入效率。
Description
技术领域
本发明涉及光电技术领域，尤其涉及一种发光二极管外延片及其制备方法、LED。
背景技术
目前为增强GaN基LED对电子的束缚能力，减少电子的溢流的问题，通常会在有源层与P型半导体层间插入AlGaN层、AlN层或者其组合的复合插入层，以此来增强对电子的阻挡能力，但上述电子阻挡的引入也伴随着一些问题的出现，复合插入层在增强对电子的阻挡能力的同时，也降低了空穴的注入效率，降低了载流子在有源层的复合效率，且上述复合插入层与有源层以及P型半导体层间存在较大的晶格失配，这不仅引入了强极化电场、也使得外延层的晶体质量下降，影响器件的性能。
因此，减小电子泄露、增加空穴注入效率、削弱强极化电场、促进载流子在有源区的高效复合，成为提升LED发光效率的关键。
发明内容
本发明所要解决的技术问题在于，提供一种发光二极管外延片，其能够增强LED对电子的阻挡能力，提高对电子束缚能力，改善电子溢流问题的同时，提高空穴的注入效率。
本发明所要解决的技术问题还在于，提供一种发光二极管外延片的制备方法，其工艺简单，能够稳定制得发光效率良好的发光二极管外延片。
为了解决上述技术问题，本发明提供了一种发光二极管外延片，包括衬底，所述衬底上依次设有N型半导体层、有源层、复合插入层、P型半导体层；
所述有源层包括周期性交替排布的势阱层和势垒层，与所述复合插入层相邻的所述势垒层中包括BxAlyInzGa1-x-y-zN层，所述复合插入层包括P型掺杂DInGaN层和DInGaN/GaN超晶格层，其中，D为Al或B，0≤x≤1，0≤y≤1，0≤z≤1。
在一种实施方式中，与所述复合插入层相邻的所述势垒层中包括多个所述BxAlyInzGa1-x-y-zN层。
在一种实施方式中，相邻的所述BxAlyInzGa1-x-y-zN层中，靠近所述N型半导体层的BxAlyInzGa1-x-y-zN层的禁带宽度小于靠近所述复合插入层的BxAlyInzGa1-x-y-zN层的禁带宽度。
在一种实施方式中，相邻的所述BxAlyInzGa1-x-y-zN层的晶格失配度为0.1％-3％。
在一种实施方式中，所述P型掺杂DInGaN层的禁带宽度小于所述BxAlyInzGa1-x-y-zN层的禁带宽度。
在一种实施方式中，所述BxAlyInzGa1-x-y-zN层的厚度为0.1nm～10nm。
为解决上述问题，本发明还提供了一种发光二极管外延片的制备方法，包括以下步骤：
S1、准备衬底；
S2、在所述衬底上依次沉积N型半导体层、有源层、复合插入层、P型半导体层；
所述有源层包括周期性交替排布的势阱层和势垒层，与所述复合插入层相邻的所述势垒层中包括BxAlyInzGa1-x-y-zN层，所述复合插入层包括P型掺杂DInGaN层和DInGaN/GaN超晶格层，其中，D为Al或B，0≤x≤1，0≤y≤1，0≤z≤1。
在一种实施方式中，所述有源层采用下述方法制得：
交替生长多个周期的势阱层和势垒层，在生长最后一个势垒层时插入所述BxAlyInzGa1-x-y-zN层。
在一种实施方式中，在生长最后一个势垒层时插入多个所述BxAlyInzGa1-x-y-zN层，相邻的所述BxAlyInzGa1-x-y-zN层中，靠近所述N型半导体层的BxAlyInzGa1-x-y-zN层的禁带宽度小于靠近所述复合插入层的BxAlyInzGa1-x-y-zN层的禁带宽度。
相应地，本发明还提供了一种LED，所述LED包括上述的发光二极管外延片。
实施本发明，具有如下有益效果：
本发明提供的发光二极管外延片，其具有特定结构的有源层和复合插入层，所述有源层包括周期性交替排布的势阱层和势垒层，与所述复合插入层相邻的所述势垒层中包括BxAlyInzGa1-x-y-zN层，所述复合插入层包括P型掺杂DInGaN层和DInGaN/GaN超晶格层，其中，D为Al或B。
本发明在最后一个势垒层中插入BxAlyInzGa1-x-y-zN层，其可减少因晶格失配而产生缺陷密度，提高最后一个势垒层的晶体质量，也能为后续复合插入层提供更良好的生长平台。
相对最后一个势垒层，复合插入层中具有更小禁带宽度以及更低势垒高度的P型掺杂DInGaN层可容纳从有源层溢流出的电子，且高浓度掺杂的P型掺杂DInGaN层可防止电子溢流至P型半导体层，也能给有源层提供大量空穴，而复合插入层中DInGaN/GaN超晶格层能加强P型掺杂DInGaN层对电子以及空穴的容纳能力，提高空穴向有源层注入的效率，以及防止电子进一步的向P型半导体层溢流，从而造成漏电现象。另一方面，DInGaN/GaN超晶格层可降低位错的延伸，有效减少外延层缺陷密度，为后续的P型半导体层提供良好的生长平台，提高外延层的晶体质量，提升器件的性能。
附图说明
图1为本发明提供的发光二极管外延片的结构示意图；
图2为本发明提供的发光二极管外延片的制备方法的流程图；
图3为本发明提供的发光二极管外延片的制备方法的步骤S2的流程图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面对本发明作进一步地详细描述。
除非另外说明或存在矛盾之处，本文中使用的术语或短语具有以下含义：
本发明中，“优选”仅为描述效果更好的实施方式或实施例，应当理解，并不构成对本发明保护范围的限制。
本发明中，以开放式描述的技术特征中，包括所列举特征组成的封闭式技术方案，也包括包含所列举特征的开放式技术方案。
本发明中，涉及到数值区间，如无特别说明，则包括数值区间的两个端点。
为解决上述问题，本发明提供了一种发光二极管外延片，如图1所示，包括衬底1，所述衬底1上依次设有N型半导体层2、有源层3、复合插入层4、P型半导体层5；
所述有源层3包括周期性交替排布的势阱层和势垒层，与所述复合插入层4相邻的所述势垒层中包括BxAlyInzGa1-x-y-zN层，所述复合插入层4包括P型掺杂DInGaN层41和DInGaN/GaN超晶格层42，其中，D为Al或B，0≤x≤1，0≤y≤1，0≤z≤1。
所述有源层3的具体结构如下：
在一种实施方式中，有源层3为周期性交替排布的势阱层和势垒层，有源层生长周期为6-12个，所述势阱层为InGaN层，所述势垒层为GaN层或/和AlGaN层，最后一个势垒层中插入所述BxAlyInzGa1-x-y-zN层，所述BxAlyInzGa1-x-y-zN层的厚度为0.1nm～10nm。所述BxAlyInzGa1-x-y-zN层的示例性厚度为1nm、2nm、3nm、4nm、5nm、6nm、7nm、8nm、9nm，但不限于此。在一种实施方式中，与所述复合插入层4相邻的所述势垒层中包括多个所述BxAlyInzGa1-x-y-zN层。优选地，相邻的所述BxAlyInzGa1-x-y-zN层中，靠近所述N型半导体层2的BxAlyInzGa1-x-y-zN层的禁带宽度小于靠近所述复合插入层4的BxAlyInzGa1-x-y-zN层的禁带宽度。这样使得多个所述BxAlyInzGa1-x-y-zN层之间呈现沿生长方向禁带宽度逐渐增大，可有效阻挡电子的泄露，提高了对电子的阻挡能力，减少有源层的电子进一步迁移至P型半导体层，减少非辐射复合，且带隙的整体上移也降低了空穴向有源层的注入难度，加强了有源区电子和空穴的复合，提高了有源层的内量子效率。更佳地，相邻的所述BxAlyInzGa1-x-y-zN层的晶格失配度为0.1％-3％，这样因晶格失配产生的缺陷密度较少。
最佳地，所述有源层的最后一个势垒层，即与所述复合插入层相邻的所述势垒层中包括GaN层、Aly1In0.353y1Ga1-1.353y1N层和Bx1Aly2Inz1N层，其中，0.2≤y1≤0.7，x1+y2+z1＝1。在此组分配比下，所述Aly1In0.353y1Ga1-1.353y1N层与GaN层间具有几乎为零的晶格失配度，可减少因晶格失配而产生的缺陷，提高势垒层的晶体质量，也能为后续的氮化物子层提供更良好的生长平台，且Aly1In0.353y1Ga1-1.353y1N层相比于GaN层具有更高的禁带宽度以及更高的势垒，可阻挡有源层的电子迁移至P型半导体层，减少非辐射复合，提高发光效率。
优选地，所述Bx1Aly2Inz1N层中，x1＝0.1，y2＝0.67，z1＝0.23，在此组分配比下，所述Bx1Aly2Inz1N层具有远高于Aly1In0.353y1Ga1-1.353y1N层和GaN层的禁带宽度和势垒，且所述Bx1Aly2Inz1N层与Aly1In0.353y1Ga1-1.353y1N层、GaN层之间仅有小于2％的晶格失配度，因晶格失配产生的缺陷密度较少，而B原子的引入，一方面使得B0.1Al0.67In0.23N层带隙上移，提高了对电子的阻挡能力，降低了空穴向有源层的注入难度，加强了有源区电子和空穴的复合效率，另一方面B原子具有更小的原子质量，在一定程度上可填平外延层生长过程所产生的缺陷，提高了势垒层的晶体质量。
所述复合插入层4的具体结构如下：
在一种实施方式中，所述P型掺杂DInGaN层41的禁带宽度小于所述BxAlyInzGa1-x-y-zN层的禁带宽度。相对最后一个势垒层，复合插入层中具有更小禁带宽度以及更低势垒高度的P型掺杂DInGaN层可容纳从有源层溢流出的电子，且高浓度的Mg掺杂的P型掺杂DInGaN层41可防止电子溢流至P型半导体层，也能给有源层提供大量空穴。
所述复合插入层4中的DInGaN/GaN超晶格层42能加强P型掺杂DInGaN层对电子以及空穴的容纳能力，提高空穴向有源层注入的效率，以及防止电子进一步的向P型半导体层溢流，从而造成漏电现象。另一方面，DInGaN/GaN超晶格层可降低位错的延伸，有效减少外延层缺陷密度，为后续的P型半导体层提供良好的生长平台，提高外延层的晶体质量，提升器件的性能。
优选地，所述复合插入层中所述P型掺杂DInGaN层41为P型掺杂AlInGaN层，P型掺杂剂为Mg；所述DInGaN/GaN超晶格层42为BInGaN/GaN超晶格结构层。相对势垒层具有更小禁带宽度以及更低势垒高度的P型掺杂AlInGaN层可容纳从有源层溢流出的电子，且高浓度Mg掺杂的P型掺杂AlInGaN层，可防止电子溢流至P型半导体层，并为有源层提供大量空穴。而BInGaN/GaN超晶格结构层能加强P型掺杂AlInGaN层对电子以及空穴的容纳能力，提高空穴向有源层注入的效率，以及防止电子进一步的向P型半导体层溢流，从而造成漏电现象，另一方面，BInGaN/GaN的超晶格结构可降低位错的延伸，原子半径更小的B原子有利于填平生长过程中出现的缺陷，结合具有相对更高晶体质量的GaN，可有效减少外延层缺陷密度，为后续的P型半导体层提供良好的生长平台，提高外延层的晶体质量，提升器件的性能。
相应地，本发明提供了一种发光二极管外延片的制备方法，如图2所示，包括以下步骤：
S1、准备衬底1；
在一种实施方式中，所述衬底可选用蓝宝石衬底、SiO2蓝宝石复合衬底、硅衬底、碳化硅衬底、氮化镓衬底、氧化锌衬底中的一种。优选地，衬底选用蓝宝石衬底。
S2、在所述衬底1上依次沉积N型半导体层2、有源层3、复合插入层4、P型半导体层5；
如图3所示，步骤S2包括以下步骤：
S21、在衬底1上沉积N型半导体层2。
在一种实施方式中，N型半导体层包括缓冲层、GaN本征层和N型GaN层，具体制备方法如下：
将反应室的温度控制在750℃～820℃，压力控制为100torr～200torr，通入N源、Al源，生长厚度为5nm～25nm的AlN缓冲层；
将反应室的温度控制在1000℃～1250℃，压力控制为100torr～300torr，通入N源、Ga源，生长厚度为1μm～1.7μm的GaN本征层；
将反应室的温度控制在1000℃～1200℃，压力控制为100torr～600torr，通入N源、Ga源、Si源，生长厚度为1μm～3μm的N型GaN层。
S22、在N型半导体层2上沉积有源层3。
在一种实施方式中，所述有源层采用下述方法制得：
交替生长多个周期的势阱层和势垒层，在生长最后一个势垒层时插入所述BxAlyInzGa1-x-y-zN层。
优选地，在生长最后一个势垒层时插入多个所述BxAlyInzGa1-x-y-zN层，相邻的所述BxAlyInzGa1-x-y-zN层中，靠近所述N型半导体层的BxAlyInzGa1-x-y-zN层的禁带宽度小于靠近所述复合插入层的BxAlyInzGa1-x-y-zN层的禁带宽度。
更佳地，所述势阱层的制备工艺为：反应室温度为750℃～850℃，压力为150torr～250torr，承载衬底的石墨基座转速为600转/min～1000转/min，NH3作为N(氮)源，TEGa(三乙基镓)作为Ga(镓)源，TMIn(三甲基铟)作为In(铟)源，并控制所沉积的InGaN势阱层厚度为1nm～5nm。
进一步地，在势阱层上沉积除最后一个势垒层外其它势垒层的具体工艺为：反应室温度为800℃～900℃，压力为150torr～250torr，承载衬底的石墨基座转速为600转/min～1000转/min，NH3作为N(氮)源、TEGa(三乙基镓)作为Ga(镓)源，并控制所沉积的GaN势垒层厚度为8nm～14nm。
最佳地，沉积最后一个势垒层时，插入3层BxAlyInzGa1-x-y-zN层，其中，第一子层为GaN层，第二子层为Aly1In0.353y1Ga1-1.353y1N、第三子层为B0.1Al0.67In0.23N层，具体制备工艺如下：
第一子层GaN层的沉积工艺为：反应室温度为800℃～900℃，150torr～250torr，承载衬底的石墨基座转速为600转/min～1000转/min，NH3作为N(氮)源、TEGa(三乙基镓)作为Ga(镓)源，并控制所沉积的第一子层GaN层厚度为2nm～7nm；
第二子层Aly1In0.353y1Ga1-1.353y1N层的沉积工艺为：反应室温度为800℃～900℃，100torr～200torr，承载衬底的石墨基座转速为700转/min～1100转/min，NH3作为N(氮)源、TEGa(三乙基镓)作为Ga(镓)源，TMAl(三甲基铝)作为Al源，TMIn(三甲基铟)作为铟源，并控制所沉积的厚度为1nm～4nm；
第三子层B0.1Al0.67In0.23N层的沉积工艺为：反应室温度为800℃～900℃，100torr～150torr，承载衬底的石墨基座转速为700转/min～1100转/min，NH3作为N(氮)源、TMAl(三甲基铝)作为Al源，TMIn(三甲基铟)作为铟源，TEB(三乙基硼)作为B(硼)源，并控制所沉积的厚度为0.5nm～2nm。
S23、在有源层3上沉积复合插入层4。
在一种实施方式中，将反应室的温度控制在700℃～1200℃，压力控制为100torr～250torr，生长P型掺杂DInGaN层和DInGaN/GaN超晶格层。
优选地，所述P型掺杂DInGaN层为P型掺杂AlInGaN层，具体制备工艺为：反应室温度为750℃～850℃，压力为150torr～250torr，承载衬底的石墨基座转速为900转/min～1300转/min，NH3作为N(氮)源，TEGa(三乙基镓)作为Ga(镓)源，TMIn(三甲基铟)作为In(铟)源，TMAl(三甲基铝)作为Al源，CP2Mg(二茂镁)作为Mg(镁)源，并控制所沉积的厚度为3nm～15nm，Mg掺杂浓度为1×1019atoms/cm3～1×1021atoms/cm3。
优选地，所述DInGaN/GaN超晶格层为BInGaN/GaN超晶格结构层，具体工艺为：反应室温度为900℃～1000℃，压力为100torr～200torr，承载衬底的石墨基座转速为900转/min～1100转/min，NH3作为N(氮)源，TEGa(三乙基镓)作为Ga(镓)源，TMIn(三甲基铟)作为In(铟)源，TEB(三乙基硼)作为B(硼)源，在N2氛围下控制所沉积的单层BInGaN厚度为1nm～2nm，随后停止通入In(铟)源，B(硼)源，将反应室温度控制在1000℃～1100℃，压力控制在150torr～250torr，在H2或者H2和N2混合氛围下控制所沉积的单层GaN层厚度为2nm～3nm，重复上述步骤，使得BInGaN/GaN超晶格结构层为3-5个周期性层叠的BInGaN层和GaN层。
S24、在复合插入层4上沉积P型半导体层5。
在一种实施方式中，所述P型半导体体层为依次层叠的P型低Mg掺杂GaN层和P型高Mg掺杂GaN层。
优选地，P型低Mg掺杂GaN层的具体沉积工艺为：反应室温度为980℃～1050℃，NH3作为N(氮)源，TEGa作为Ga(镓)源，CP2Mg作为P型掺杂剂，在H2氛围下控制所沉积的P型低Mg掺杂GaN填平层厚度为15nm～20nm，其中Mg掺杂浓度为1×1018atoms/cm3～1×1020atoms/cm3。
优选地，P型Mg掺杂GaN层的具体沉积工艺为：反应室温度为930℃～1000℃，NH3作为N(氮)源，TEGa作为Ga(镓)源，CP2Mg作为P型掺杂剂，在H2或者H2和N2混合氛围下控制所沉积的P型Mg掺杂GaN层厚度为5nm～15nm，其中Mg的掺杂浓度为可为1×1020atoms/cm3～1×1022atoms/cm3。
相应地，本发明还提供了一种LED，所述LED包括上述的发光二极管外延片。所述LED的光电效率得到有效提升，且其他项电学性能良好。
下面以具体实施例进一步说明本发明：
实施例1
本实施例提供一种发光二极管外延片，包括衬底，所述衬底上依次设有N型半导体层、有源层、复合插入层、P型半导体层；
所述有源层包括周期性交替排布的势阱层和势垒层，与所述复合插入层相邻的所述势垒层中包括GaN层、Al0.2In0.0706Ga0.7294N层和B0.1Al0.67In0.23N层，所述复合插入层包括P型掺杂AlInGaN层和BInGaN/GaN超晶格层。
实施例2
本实施例提供一种发光二极管外延片，与实施例1不同之处在于：与所述复合插入层相邻的所述势垒层中包括GaN层和Al0.2In0.0706Ga0.7294N层；其它与实施例1相同。
实施例3
本实施例提供一种发光二极管外延片，与实施例1不同之处在于：与所述复合插入层相邻的所述势垒层中包括GaN层和B0.1Al0.67In0.23N层；其它与实施例1相同。
实施例4
本实施例提供一种发光二极管外延片，与实施例1不同之处在于：所述复合插入层包括P型掺杂BInGaN层和BInGaN/GaN超晶格层；其它与实施例1相同。
实施例5
本实施例提供一种发光二极管外延片，与实施例1不同之处在于：所述复合插入层包括P型掺杂AlInGaN层和AlInGaN/GaN超晶格层；其它与实施例1相同。
对比例1
本对比例提供一种发光二极管外延片，与实施例1不同之处在于：不设有复合插入层，其余参照实施例1。
对比例2
本对比例提供一种发光二极管外延片，与实施例1不同之处在于：有源层包括周期性交替排布的势阱层和势垒层，所述势垒层为GaN层，其余参照实施例1。
以实施例1～实施例5和对比例1～对比例2制得发光二极管外延片使用相同芯片工艺条件制备成10mil×24mil芯片，分别抽取300颗LED芯片，在120mA电流下测试所得芯片的发光强度，在HBM(Human Body Model)模型下运用静电仪测试所得芯片的抗静电能力，测试芯片能承受6000v静电的通过比例，具体测试结果如表1所示。
表1实施例1～实施例5和对比例1～对比例2制得LED的性能测试结果
由上述结果可知，本发明提供的发光二极管外延片在最后一个势垒层中插入多个BxAlyInzGa1-x-y-zN层，其可减少因晶格失配而产生缺陷密度，提高最后一个势垒层的晶体质量，也能为后续复合插入层提供更良好的生长平台。
相对最后一个势垒层，复合插入层中具有更小禁带宽度以及更低势垒高度的P型掺杂DInGaN层可容纳从有源层溢流出的电子，且高浓度掺杂的P型掺杂DInGaN层可防止电子溢流至P型半导体层，也能给有源层提供大量空穴，而复合插入层中DInGaN/GaN超晶格层能加强P型掺杂DInGaN层对电子以及空穴的容纳能力，提高空穴向有源层注入的效率，以及防止电子进一步的向P型半导体层溢流，从而造成漏电现象。另一方面，DInGaN/GaN超晶格层可降低位错的延伸，有效减少外延层缺陷密度，为后续的P型半导体层提供良好的生长平台，提高外延层的晶体质量，提升器件的性能。
以上所述是发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。
Claims (10)
1.一种发光二极管外延片，其特征在于，包括衬底，所述衬底上依次设有N型半导体层、有源层、复合插入层、P型半导体层；
所述有源层包括周期性交替排布的势阱层和势垒层，与所述复合插入层相邻的所述势垒层中包括BxAlyInzGa1-x-y-zN层，所述复合插入层包括P型掺杂DInGaN层和DInGaN/GaN超晶格层，其中，D为Al或B，0≤x≤1，0≤y≤1，0≤z≤1。
2.如权利要求1所述的发光二极管外延片，其特征在于，与所述复合插入层相邻的所述势垒层中包括多个所述BxAlyInzGa1-x-y-zN层。
3.如权利要求2所述的发光二极管外延片，其特征在于，相邻的所述BxAlyInzGa1-x-y-zN层中，靠近所述N型半导体层的BxAlyInzGa1-x-y-zN层的禁带宽度小于靠近所述复合插入层的BxAlyInzGa1-x-y-zN层的禁带宽度。
4.如权利要求2所述的发光二极管外延片，其特征在于，相邻的所述BxAlyInzGa1-x-y-zN层的晶格失配度为0.1％-3％。
5.如权利要求1所述的发光二极管外延片，其特征在于，所述P型掺杂DInGaN层的禁带宽度小于所述BxAlyInzGa1-x-y-zN层的禁带宽度。
6.如权利要求1所述的发光二极管外延片，其特征在于，所述BxAlyInzGa1-x-y-zN层的厚度为0.1nm～10nm。
7.一种如权利要求1～6任一项所述的发光二极管外延片的制备方法，其特征在于，包括以下步骤：
S1、准备衬底；
S2、在所述衬底上依次沉积N型半导体层、有源层、复合插入层、P型半导体层；
所述有源层包括周期性交替排布的势阱层和势垒层，与所述复合插入层相邻的所述势垒层中包括BxAlyInzGa1-x-y-zN层，所述复合插入层包括P型掺杂DInGaN层和DInGaN/GaN超晶格层，其中，D为Al或B，0≤x≤1，0≤y≤1，0≤z≤1。
8.如权利要求7所述的发光二极管外延片的制备方法，其特征在于，所述有源层采用下述方法制得：
交替生长多个周期的势阱层和势垒层，在生长最后一个势垒层时插入所述BxAlyInzGa1-x-y-zN层。
9.如权利要求8所述的发光二极管外延片的制备方法，其特征在于，在生长最后一个势垒层时插入多个所述BxAlyInzGa1-x-y-zN层，相邻的所述BxAlyInzGa1-x-y-zN层中，靠近所述N型半导体层的BxAlyInzGa1-x-y-zN层的禁带宽度小于靠近所述复合插入层的BxAlyInzGa1-x-y-zN层的禁带宽度。
10.一种LED，其特征在于，所述LED包括如权利要求1～6任一项所述的发光二极管外延片。
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