CN117153845A - 降低源漏电阻的半导体器件及制作方法 - Google Patents
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Abstract
本公开提供了一种降低源漏电阻的半导体器件及制作方法，该半导体器件包括：衬底和多个三维半导体器件阵列；三维半导体器件阵列设置在衬底上，各三维半导体器件阵列之间通过隔离槽分开；每个三维半导体器件阵列在竖直方向包括多个器件层，每一器件层包括源/漏层、沟道层和源/漏层的叠层，源/漏层与隔离槽相邻的端面被金属化；三维半导体器件阵列还包括阵列式布置的多个栅堆叠，栅堆叠在竖直方向穿过各器件层，包括栅导体和设置在栅导体与器件层之间的栅介质层，在栅堆叠与器件层相交之处限定器件单元。通过在半导体器件的侧壁上形成金属硅化物，可以降低器件源漏电阻，提高器件导通电流并提升阵列中器件的一致性。
Description
技术领域
本公开涉及半导体技术领域，尤其涉及一种降低源漏电阻的半导体器件及制作方法。
背景技术
随着集成电路产业发展，三维半导体器件以其卓越的集成度成为热门的研究方向。MOS晶体管的基本结构是源端/漏端/沟道和沟道上方的栅介质和栅。一种器件三维化的方法是源端/沟道/漏端竖直堆叠分布，通过打孔或形成槽腾出空间形成栅介质和栅。
然而，器件在竖直方向堆叠也造成三维器件阵列中心器件(例如公开号为CN112909011A的专利)引出困难。重掺杂硅电阻率大，通过重掺杂硅连接实现阵列中心源漏的引出，面临很大的源漏电阻问题，进一步导致阵列中器件特性一致性下降，甚至会导致使用中出现错误。
发明内容
鉴于上述问题，本发明提供了一种降低源漏电阻的半导体器件及制作方法，以解决上述技术问题。
本公开的一个方面提供了一种降低源漏电阻的半导体器件，包括：衬底和多个三维半导体器件阵列；所述三维半导体器件阵列设置在所述衬底上，各所述三维半导体器件阵列之间通过隔离槽分开；每个所述三维半导体器件阵列在竖直方向包括多个器件层，每一所述器件层包括源/漏层、沟道层和源/漏层的叠层，所述源/漏层与所述隔离槽相邻的端面被金属化，形成金属硅化物；所述三维半导体器件阵列还包括阵列式布置的多个栅堆叠，所述栅堆叠在竖直方向穿过各所述器件层，包括栅导体和设置在所述栅导体与所述器件层之间的栅介质层，在所述栅堆叠与所述器件层相交之处限定器件单元。
根据本公开的实施例，所述各个所述器件层中的所述源/漏层和沟道层沿所述隔离槽的延伸方向延伸，在各所述源/漏层形成阶梯结构的接触区。
根据本公开的实施例，所述三维半导体器件阵列上淀积氧化硅形成电介质隔离层，覆盖各所述三维半导体器件阵列的接触区和上表面以及各所述隔离槽，所述电介质隔离层上表面平坦化。
根据本公开的实施例，所述电介质隔离层的上表面竖直向下刻蚀多个接触孔，每一所述接触孔延伸至一个所述源/漏层的接触区。
根据本公开的实施例，上层所述器件层中下层的源/漏层与相邻的下层器件层中上层的源/漏层为同一源/漏层。
根据本公开的实施例，所述三维半导体器件阵列中各所述器件层的两层所述源/漏层之间以及所述三维半导体器件阵列的底部均设有氧化硅隔离层；所述栅堆叠的底部位于所述三维半导体器件阵列的底部的氧化硅隔离层中；所述沟道层设于所述栅介质层与两层所述源/漏层和所述氧化硅隔离层形成的结构之间。
根据本公开的实施例，所述源/漏层和所述沟道层为掺杂多晶硅材料。
根据本公开的实施例，所述衬底上表面设有掺杂锗硅层；所述栅堆叠的底部位于所述掺杂锗硅层中；所述器件层中的源/漏层、沟道层和源/漏层从下至上依次叠加；所述隔离槽的底部位于所述掺杂锗硅层中；所述沟道层及所述掺杂锗硅层与所述隔离槽相邻的端面形成介质内侧墙。
根据本公开的实施例，所述源/漏层为N掺杂硅材料，所述沟道层为P掺杂锗硅材料。
本公开另一方面提供了一种制作方法，包括：在衬底上生长多个器件层，每一所述器件层包括源/漏层、沟道层和源/漏层的叠层；在垂直于所述衬底的竖直方向穿过各所述器件层形成多个栅孔，在所述栅孔中形成栅堆叠，所述栅堆叠阵列式布置，包括包括栅导体和设置在所述栅导体与所述器件层之间的栅介质层，在所述栅堆叠与所述器件层相交之处限定器件单元；在垂直于所述衬底的竖直方向刻蚀所述器件层，形成隔离槽和通过所述隔离槽分开的三维半导体器件阵列；将各所述三维半导体器件阵列中的所述源/漏层与所述隔离槽相邻的端面金属化，形成金属硅化物。
在本公开实施例采用的上述至少一个技术方案能够达到以下有益效果：
本公开提供的一种降低源漏电阻的半导体器件提出通过在侧壁金属硅化物的方法，降低器件源漏电阻，提高器件导通电流和阵列中器件特性的一致性。
附图说明
为了更完整地理解本公开及其优势，现在将参考结合附图的以下描述，其中：
图1A示意性示出了本公开实施例提供的一种降低源漏电阻的半导体器件的俯视图；
图1B示意性示出了本公开实施例提供的一种降低源漏电阻的半导体器件的AA’方向截面图；
图2A示意性示出了本公开第二实施例提供的一种降低源漏电阻的半导体器件的器件层堆叠截面图；
图2B示意性示出了本公开第二实施例提供的一种降低源漏电阻的半导体器件的阵列式栅堆叠俯视图；
图2C示意性示出了本公开第二实施例提供的一种降低源漏电阻的半导体器件中刻蚀栅堆叠的栅孔的BB’方向截面图；
图2D示意性示出了本公开第二实施例提供的一种降低源漏电阻的半导体器件形成栅堆叠的BB’方向截面图；
图2E示意性示出了本公开第二实施例提供的一种降低源漏电阻的半导体器件中刻蚀隔离槽的俯视图；
图2F示意性示出了本公开第二实施例提供的一种降低源漏电阻的半导体器件的AA’方向截面图；
图2G示意性示出了本公开第二实施例提供的一种降低源漏电阻的半导体器件的侧面金属化的示意图；
图2H示意性示出了本公开第二实施例提供的一种降低源漏电阻的半导体器件填充介质的AA’方向截面图；
图2I示意性示出了本公开第二实施例提供的一种降低源漏电阻的半导体器件的俯视图；
图2J示意性示出了本公开第二实施例提供的一种降低源漏电阻的半导体器件的接触区CC’方向截面图；
图2K示意性示出了本公开第二实施例提供的一种降低源漏电阻的半导体器件的接触孔示意图；
图3A示意性示出了本公开第三实施例提供的一种降低源漏电阻的半导体器件的器件层堆叠截面图；
图3B示意性示出了本公开第三实施例提供的一种降低源漏电阻的半导体器件的阵列式栅堆叠俯视图；
图3C示意性示出了本公开第三实施例提供的一种降低源漏电阻的半导体器件中刻蚀栅堆叠的栅孔的BB’方向截面图；
图3D示意性示出了本公开第三实施例提供的一种降低源漏电阻的半导体器件形成栅堆叠的BB’方向截面图；
图3E示意性示出了本公开第三实施例提供的一种降低源漏电阻的半导体器件中刻蚀隔离槽的俯视图；
图3F示意性示出了本公开第三实施例提供的一种降低源漏电阻的半导体器件刻蚀隔离槽后AA’方向截面图；
图3G示意性示出了本公开第三实施例提供的一种降低源漏电阻的半导体器件刻蚀源/漏层示意图；
图3H示意性示出了本公开第三实施例提供的一种降低源漏电阻的半导体器件形成介质内侧墙的示意图；
图3I示意性示出了本公开第三实施例提供的一种降低源漏电阻的半导体器件的侧面金属化的示意图；
图3J示意性示出了本公开第三实施例提供的一种降低源漏电阻的半导体器件填充介质的AA’方向截面图；
图3K示意性示出了本公开第三实施例提供的一种降低源漏电阻的半导体器件的俯视图；
图3L示意性示出了本公开第三实施例提供的一种降低源漏电阻的半导体器件的接触区CC’方向截面图；
图3M示意性示出了本公开第三实施例提供的一种降低源漏电阻的半导体器件的接触孔示意图。
附图标记说明：
1-衬底；2-三维半导体器件阵列；21-氧化硅隔离层；22-源/漏层；23-沟道层；24-掺杂锗硅层；D1-器件层；3-隔离槽；4-栅堆叠；41-栅导体；42-栅介质层；5-金属化硅化物；6-电介质隔离层；7-接触孔；8-介质内侧墙；81-介质内侧墙凹槽。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。在下面的详细描述中，为便于解释，阐述了许多具体的细节以提供对本公开实施例的全面理解。然而，明显地，一个或多个实施例在没有这些具体细节的情况下也可以被实施。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在此使用的术语仅仅是为了描述具体实施例，而并非意在限制本公开。在此使用的术语“包括”、“包含”等表明了所述特征、步骤、操作和/或部件的存在，但是并不排除存在或添加一个或多个其他特征、步骤、操作或部件。
在此使用的所有术语(包括技术和科学术语)具有本领域技术人员通常所理解的含义，除非另外定义。应注意，这里使用的术语应解释为具有与本说明书的上下文相一致的含义，而不应以理想化或过于刻板的方式来解释。
图1A示意性示出了本公开实施例提供的一种降低源漏电阻的半导体器件的俯视图。
如图1A所示，在本公开实施例中，一种降低源漏电阻的半导体器件包括衬底1和多个三维半导体器件阵列2。三维半导体器件阵列2设置在衬底1上，各三维半导体器件阵列2之间通过隔离槽3分开。通过隔离槽3将阵列中的器件分开，便于引出，也便于减小器件间影响。
图1B示意性示出了本公开实施例提供的一种降低源漏电阻的半导体器件的AA’方向截面图。
如图1B所示，在本公开实施例中，每个三维半导体器件阵列2在竖直方向包括多个器件层，每一器件层包括下层源/漏层、沟道层和上层源/漏层的叠层，源/漏层与隔离槽3相邻的端面被金属化，形成金属硅化物5。此外，出于制作工艺上的简便，在源/漏层的端面被金属化的过程中，隔离槽3的底部也会被金属化。
参考图1A和图1B，三维半导体器件阵列2还包括阵列式布置的多个栅堆叠4，栅堆叠4在竖直方向穿过各器件层，包括栅导体41和设置在栅导体41与器件层之间的栅介质层42，在栅堆叠4与器件层相交之处限定器件单元。在栅堆叠4上面施加电压可以控制编程&擦除。在每个三维半导体器件阵列2的两端，各个器件层中的源/漏层和沟道层23沿隔离槽3的延伸方向延伸，在各源/漏层形成阶梯结构的接触区，用于形成各层(源/漏层和体层)的引出结构。
本公开实施例提供的半导体器件相比现有的竖直方向堆叠的半导体器件，在源/漏层与隔离槽3相邻的端面进行金属化处理，金属化结构的电阻率远低于硅的电阻率，通过可行的形成方法，可以有效解决源漏电阻问题。
本公开的第二实施例中提供了一种降低源漏电阻的半导体器件，图2A～2K示意性示出了该半导体器件的具体结构，并表示了该半导体器件的制备过程。
如图2A所示，在本公开的第二实施例中，该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。在衬底1上生长多个器件层D1，在该器件层D1中，源/漏层22为掺杂多晶硅，上层的源/漏层22和下层的源/漏层22之间为氧化硅层，沟道层23将在后续的工艺中形成。上层器件层的下层源/漏层22与相邻的下层器件层的上层源/漏层22可以为同一源/漏层，通过共用一个源/漏层，可以减小器件的体积和简化制作过程。三维半导体器件阵列2中顶层器件层的顶端以及三维半导体器件阵列2的底部均设有氧化硅隔离层。图2A只示意性示出了三层器件堆叠模式，实际操作中可以无限向上堆叠，直到工艺水平不能支持为止(一层器件由两层相邻多晶硅定义)。此例制造的器件可以是NMOS器件，该种方法亦可以形成PMOS或NOR flash。掺杂多晶硅的厚度可以参考10nm-500nm，氧化硅厚度参考5nm-500nm。
如图2B所示，在垂直于衬底1的竖直方向穿过各器件层形成多个栅孔。其中，栅孔可以通过光刻胶作为刻蚀掩膜，通过各向异性刻蚀如反应离子刻蚀(RIE)，来刻蚀衬底1上的各层形成。在栅孔中形成栅堆叠4，栅堆叠4阵列式布置，包括栅导体41和设置在栅导体41与器件层之间的栅介质层42，在栅堆叠4与器件层相交之处限定器件单元。
图2C示出了如图2B所示的栅堆叠4阵列的BB’方向截面图，在竖直方向穿过各器件层形成多个栅孔，栅孔刻蚀至最底层的氧化硅时停止。
如图2D所示，在栅孔中淀积多晶硅，可以原位掺杂也可以注入以调节沟道杂质浓度，在栅孔的侧壁和底部形成沟道层23，即沟道层23设于栅介质层42与上层源/漏层22、氧化硅隔离层和下层源/漏层22形成的结构之间。为了工艺实现上的简便，沟道层23在生长过程中还会生长在栅介质层42的底部与三维半导体器件阵列2的底部的氧化硅隔离层之间。然后在栅孔中淀积栅介质层42，最后淀积栅导体41，并将器件顶端平坦化。栅堆叠4的底部位于三维半导体器件阵列2的底部的氧化硅隔离层中。
如图2E所示，当栅堆叠4阵列制作完毕后，在垂直于衬底1的竖直方向刻蚀器件层，形成隔离槽3和通过隔离槽3分开的多个三维半导体器件阵列2，形成多个三维半导体器件阵列2。图2F示意性示出了刻蚀隔离槽3后的AA’方向截面图，可以看见，隔离槽3刻蚀至衬底1立刻停止，将每个三维半导体器件阵列2分隔开，便于引出，也便于减小器件间影响。
如图2G所示，通过ALD或者PVD等方式在槽中填充金属(镍或铂等材料)，退火形成金属硅化物5后腐蚀去掉金属，其中，各三维半导体器件阵列2中的源/漏层22与隔离槽3相邻的端面被金属化。进一步的，如图2H所示，在晶圆上沉积氧化硅形成电介质隔离层6，覆盖各三维半导体器件阵列2的接触区和上表面以及各隔离槽3，电介质隔离层6上表面平坦化。图2I示出了填充电介质隔离层6后的俯视图，其中示出了各个三维半导体器件阵列2的接触区。
图2H示意性示出了制作接触区的CC’方向截面图，从电介质隔离层6向下刻蚀每个三维半导体器件阵列2两端的器件层，在各源/漏层22形成阶梯结构的接触区。如图2K所示，在接触区上方填充氧化硅后平坦化，竖直向下刻蚀多个接触孔7，每一接触孔7延伸至一个源/漏层22的接触区，至此完成该降低源漏电阻的半导体器件。
本公开的第三实施例中提供了另一种降低源漏电阻的半导体器件，图3A～3M示意性示出了该半导体器件的具体结构，并表示了该半导体器件的制备过程。
如图3A所示，在本公开的第三实施例中，在衬底1上生长多个器件层，在该器件层中，源/漏层22为重掺杂硅材料，沟道层23为掺杂锗硅材料，下层源/漏层22、沟道层23和上层源/漏层22从下至上依次叠加。上层器件层的下层源/漏层22与相邻的下层器件层的上层源/漏层22可以为同一源/漏层，通过共用一个源/漏层，可以减小器件的体积和简化制作过程。三维半导体器件阵列2中顶层器件层的顶端设有氧化硅隔离层，衬底1上表面设有P轻掺杂锗硅层24。图3A只示意性示出了三层器件堆叠模式，实际操作中可以无限向上堆叠，直到工艺水平不能支持为止(一层器件由两层相邻多晶硅定义)。此例制造的器件可以是NMOS器件，该种方法亦可以形成PMOS或NOR flash。掺杂多晶硅的厚度可以参考10nm-500nm，氧化硅厚度参考5nm-500nm。
如图3B所示，在垂直于衬底1的竖直方向穿过各器件层形成多个栅孔，在栅孔中形成栅堆叠4，栅堆叠4阵列式布置，包括栅导体41和设置在栅导体41与器件层之间的栅介质层42，在栅堆叠4与器件层相交之处限定器件单元。
图3C示出了如图3B所示的栅堆叠4阵列的BB’方向截面图，在竖直方向穿过各器件层形成多个栅孔，栅孔刻蚀至最底层的掺杂锗硅层24时停止。
如图3D所示，在栅孔中淀积栅介质层42，然后淀积栅导体41，并将器件顶端平坦化。栅堆叠4的底部位于三维半导体器件阵列2的底部的掺杂锗硅层24中。
如图3E所示，当栅堆叠4阵列制作完毕后，在垂直于衬底1的竖直方向刻蚀器件层，形成隔离槽3和通过隔离槽3分开的多个三维半导体器件阵列2，形成多个三维半导体器件阵列2。图3F示意性示出了刻蚀隔离槽3后的AA’方向截面图，可以看见，隔离槽3刻蚀至掺杂锗硅层24停止。
如图3G所示，在沟道层23与隔离槽3相邻的侧壁上选择性刻蚀一定深度形成介质内侧墙凹槽81；如图3H所示，在沟道层23两侧沉积介质，进行各向异性刻蚀，形成介质内侧墙8。介质内侧墙8的材料可以包括氮化硅等。
如图3I所示，通过ALD或者PVD等方式在槽中填充金属(镍或铂等材料)，退火形成金属硅化物5后腐蚀去掉金属，其中，各三维半导体器件阵列2中的源/漏层22与隔离槽3相邻的端面被金属化。进一步的，如图3J所示，在衬底1上填充氧化硅形成电介质隔离层6，覆盖各三维半导体器件阵列2的接触区和上表面以及各隔离槽3，电介质隔离层6上表面平坦化。图3K示出了填充电介质隔离层6后的俯视图，其中示出了各个三维半导体器件阵列2的接触区。
图3L示意性示出了制作接触区的CC’方向截面图，从电介质隔离层6向下刻蚀每个三维半导体器件阵列2两端的器件层，在各源/漏层22形成阶梯结构的接触区。如图3M所示，在接触区上方填充氧化硅后平坦化，竖直向下刻蚀多个接触孔7，每一接触孔7延伸至一个源/漏层22的接触区，至此完成该降低源漏电阻的半导体器件。
本领域技术人员可以理解，本公开的各个实施例和/或权利要求中记载的特征可以进行多种组合或/或结合，即使这样的组合或结合没有明确记载于本公开中。特别地，在不脱离本公开精神和教导的情况下，本公开的各个实施例和/或权利要求中记载的特征可以进行多种组合和/或结合。所有这些组合和/或结合均落入本公开的范围。
尽管已经参照本公开的特定示例性实施例示出并描述了本公开，但是本领域技术人员应该理解，在不背离所附权利要求及其等同物限定的本公开的精神和范围的情况下，可以对本公开进行形式和细节上的多种改变。因此，本公开的范围不应该限于上述实施例，而是应该不仅由所附权利要求来进行确定，还由所附权利要求的等同物来进行限定。
Claims (10)
1.一种降低源漏电阻的半导体器件，其特征在于，包括：
衬底(1)和多个三维半导体器件阵列(2)；
所述三维半导体器件阵列(2)设置在所述衬底(1)上，各所述三维半导体器件阵列(2)之间通过隔离槽(3)分开；
每个所述三维半导体器件阵列(2)在竖直方向包括多个器件层，每一所述器件层包括源/漏层(22)、沟道层(23)和源/漏层(22)的叠层，所述源/漏层与所述隔离槽(3)相邻的端面被金属化，形成金属硅化物(5)；
所述三维半导体器件阵列(2)还包括阵列式布置的多个栅堆叠(4)，所述栅堆叠(4)在竖直方向穿过各所述器件层，包括栅导体(41)和设置在所述栅导体(41)与所述器件层之间的栅介质层(42)，在所述栅堆叠(4)与所述器件层相交之处限定器件单元。
2.根据权利要求1所述的降低源漏电阻的半导体器件，其特征在于，所述各个所述器件层中的所述源/漏层(22)和沟道层(23)沿所述隔离槽(3)的延伸方向延伸，在所述源/漏层(22)形成阶梯结构的接触区。
3.根据权利要求2所述的降低源漏电阻的半导体器件，其特征在于，所述三维半导体器件阵列(2)上淀积氧化硅形成电介质隔离层(6)，覆盖所述三维半导体器件阵列(2)的接触区和上表面以及各所述隔离槽(3)，所述电介质隔离层(6)上表面平坦化。
4.根据权利要求3所述的降低源漏电阻的半导体器件，其特征在于，所述电介质隔离层(6)的上表面竖直向下刻蚀多个接触孔(7)，每一所述接触孔(7)延伸至一个所述源/漏层(22)的接触区。
5.根据权利要求1所述的降低源漏电阻的半导体器件，其特征在于，上层所述器件层中下层的源/漏层(22)与相邻的下层器件层中上层的源/漏层(22)为同一源/漏层。
6.根据权利要求1至5任意一项所述的降低源漏电阻的半导体器件，其特征在于，各所述器件层的两层源/漏层(22)之间以及所述三维半导体器件阵列(2)的底部均设有氧化硅隔离层(21)；
所述栅堆叠(4)的底部位于所述三维半导体器件阵列(2)的底部的氧化硅隔离层(21)中；
所述沟道层(23)设于所述栅介质层(42)与两层所述源/漏层(22)和所述氧化硅隔离层(21)形成的结构之间。
7.根据权利要求6所述的降低源漏电阻的半导体器件，其特征在于，所述源/漏层(22)和所述沟道层(23)为掺杂多晶硅材料。
8.根据权利要求1至5任意一项所述的降低源漏电阻的半导体器件，其特征在于，所述衬底(1)上表面设有掺杂锗硅层(24)；
所述栅堆叠(4)的底部位于所述掺杂锗硅层(24)中；
所述器件层中的源/漏层(22)、沟道层(23)和源/漏层(22)从下至上依次叠加；
所述隔离槽(3)的底部位于所述掺杂锗硅层(24)中；
所述沟道层(23)及所述掺杂锗硅层(24)与所述隔离槽(3)相邻的端面形成介质内侧墙(8)。
9.根据权利要求8所述的降低源漏电阻的半导体器件，其特征在于，所述源/漏层(22)为重掺杂硅材料，所述沟道层(23)为掺杂锗硅材料。
10.一种制作方法，其特征在于，包括：
在衬底(1)上生长多个器件层，每一所述器件层包括源/漏层(22)、沟道层(23)和源/漏层(22)的叠层；
在垂直于所述衬底(1)的竖直方向穿过各所述器件层形成多个栅孔，在所述栅孔中形成栅堆叠(4)，所述栅堆叠(4)阵列式布置，包括栅导体(41)和设置在所述栅导体(41)与所述器件层之间的栅介质层(42)，在所述栅堆叠(4)与所述器件层相交之处限定器件单元；
在垂直于所述衬底(1)的竖直方向刻蚀所述器件层，形成隔离槽(3)和通过所述隔离槽(3)分开的多个三维半导体器件阵列(2)；
将各所述三维半导体器件阵列(2)中的所述源/漏层(22)与所述隔离槽(3)相邻的端面金属化，形成金属硅化物(5)。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202311051884.9A CN117153845A (zh) | 2023-08-21 | 2023-08-21 | 降低源漏电阻的半导体器件及制作方法 |
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| CN117153845A true CN117153845A (zh) | 2023-12-01 |
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Country Status (1)
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|---|---|
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-
2023
- 2023-08-21 CN CN202311051884.9A patent/CN117153845A/zh active Pending
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