CN117149274A - 移位寄存器、像素驱动电路及显示装置 - Google Patents

Abstract

本公开提供一种移位寄存器、像素移动电路和显示装置，属于显示技术领域。本公开的移位寄存器包括第一信号生成子电路、第二信号生成子电路、第一非门、第二非门、第一逻辑门、第二逻辑门和第三逻辑门。本发明的移位寄存器包括的薄膜晶体管数量少，且采用相同的宽长比设计，可以大幅降低薄膜晶体管的占用面积，从而减小电路面积，除此之外，本公开中的电路仅需上一行触发本行输出，不需要进行复位及复杂的降噪设计，简化了制作工艺，降低了不良率，增加了稳定性。

Description

移位寄存器、像素驱动电路及显示装置

技术领域

本公开属于显示技术领域，具体涉及一种移位寄存器、像素驱动电路和显示装置。

背景技术

目前的阵列基板栅极驱动(Gate Driver On Array)电路主要存在的问题包括:1、薄膜晶体管(Thin Film Transistor,TFT)的宽长比比较大，导致GOA电路的面积比较大，不利于窄边框产品的设计开发；2、GOA电路的输出信号的稳定性差，需要复杂的降噪电路，增加了产品的不良率。

基于上述问题，发明人提出了一种新型GOA电路，其包括的TFT数量少，且采用相同的宽长比设计，可以大幅降低TFT的占用面积，从而减小GOA面积，除此之外，本公开中的GOA电路仅需上一行触发本行输出，不需要进行复位及复杂的降噪设计，简化了制作工艺，降低了不良率，增加了稳定性。

发明内容

本发明旨在至少解决现有技术中存在的技术问题之一，提供一种移位寄存器、像素驱动电路及显示装置。

第一方面，本公开实施例提供了一种移位寄存器，其包括：

第一信号生成子电路，其具有输入端和输出端，所述第一信号生成子电路被配置为响应于所述第一输入信号，将第一电平信号或者第二电平信号传输至输出端；

第二信号生成子电路，其具有输入端和输出端，所述第二信号生成子电路被配置为响应于所述第一输入信号，将第一电平信号或者第二电平信号传输至输出端；所述第一信号生成子电路的输出信号和所述第二信号生成子电路的输出信号的有效电平相同，均为第一电平信号或者第二电平信号，且所述第二信号生成子电路的输出信号的有效电平的起始时刻与所述第一信号生成子电路的输出信号的有效电平的起始时刻相差预设时长；

第一非门，其具有输入端和输出端，所述第一非门的输入端连接所述第一信号生成子电路的输出端；

第二非门，其具有输入端和输出端，所述第二非门的输入端连接所述第二信号生成子电路的输出端；所述第二非门与所述第一非门的结构相同；

第一逻辑门，其具有第一输入端、第二输入端和输出端，所述第一输入端连接所述第一信号生成子电路的输出端，所述第二输入端连接所述第二非门的输出端；所述第一逻辑门为或非门或者与门；

第二逻辑门，其具有第一输入端、第二输入端和输出端，所述第一输入端连接所述第一非门的输出端，所述第二输入端连接所述第二信号生成子电路的输出端；所述第二逻辑门与所述第一逻辑门成镜像对称；

第三逻辑门，其具有第一输入端、第二输入端和输出端，所述第一输入端连接所述第一逻辑门的输出端，所述第二输入端连接所述第二逻辑门的输出端；所述第三逻辑门为或门或者或非门。

优选的是，所述第一信号生成子电路包括：

第一输出子电路，被配置为响应于所述第一输入信号，将第二电平信号传输至输出端输出；

第二输出子电路，被配置为响应于第一节点的电压，将第一电平信号传输至输出端输出；

第一存储子电路，被配置为根据所述第一节点电压和所述第二电平信号，控制所述第二输出子电路的工作时长；

第二存储子电路，被配置为根据所述输出端的电压和所述第二电平信号的电压，控制所述第一输出子电路的工作时长；

第一控制子电路，被配置为响应于第二节点电压和第二输入信号的电压，控制第一节点的充电或者放电的速度；或者，所述第一控制子电路，被配置为响应于第二节点电压、第二输入信号的电压和所述输出端的电压，控制第一节点充电或者放电的速度；

第二控制子电路，被配置为响应于第一输入信号的电压，控制第一节点电压的充电或者放电速度；

所述第一节点为所述第一存储子电路、第二输出子电路、第一控制子电路和第二控制子电路的连接节点；所述第二节点为所述第一控制子电路和所述第二控制子电路的连接节点。

优选的是，所述第一输出子电路包括第一晶体管，所述第一晶体管的控制极连接所述第一输入信号端，第一极连接所述第二电平信号端，第二极连接所述第一信号生成子电路的输出端。

优选的是，所述第二输出子电路包括第三晶体管，所述第三晶体管的控制极连接所述第一节点，第一极连接所述第一电平信号端，第二极连接所述第一信号生成子电路的输出端。

优选的是，所述第一存储子电路包括第一存储电容，所述第一存储电容的一极连接所述第一信号生成子电路的输出端，另一极连接所述第二电平信号端。

优选的是，所述第二存储子电路包括第二存储电容，所述第二存储电容的一极连接所述第一节点，另一极连接所述第二电平信号端。

优选的是，所述第一控制子电路包括第二晶体管、第四晶体管、第五晶体管、第七晶体管和第八晶体管，所述第二晶体管的控制极和第二极均连接所述第二节点，所述第二晶体管的第一极连接所述第一节点，所述第四晶体管的控制极连接所述第二节点，所述第四晶体管第一极连接所述第一节点，所述第四晶体管的第二极连接所述第五晶体管的第一极，所述第五晶体管的控制极连接所述第二输入信号，所述第五晶体管的第二极连接所述第二电平信号端，所述第七晶体管的控制极和第一极均连接第三电平信号，所述第七晶体管的第二极连接所述第八晶体管的第一极，所述第八晶体管的控制极连接所述第一输入信号端，所述第八晶体管的第二极连接所述第二电平信号端。

优选的是，所述第一控制子电路还包括：第六晶体管；

所述第六晶体管的控制极连接所述第一信号生成子电路的输出端，第一极连接所述第四晶体管的第二极和所述第五晶体管的第一极，第二极连接所述第二电平信号端。

优选的是，所述第二信号生成子电路包括：

第三输出子电路，被配置为响应于所述第一输入信号，将第二电平信号传输至输出端输出；

第四输出子电路，被配置为响应于第三节点的电压，将第一电平信号传输至所述第二信号生成子电路的输出端输出；

第三存储子电路，被配置为根据所述第三节点电压和所述第二电平信号，控制所述第四输出子电路的工作时长；

第四存储子电路，被配置为根据所述第二信号生成子电路的输出端的电压和所述第二电平信号的电压，控制所述第三输出子电路的工作时长；

第三控制子电路，被配置为响应于第四节点电压和第三输入信号的电压，控制第三节点的充电或者放电的速度；或者，所述第三控制子电路，被配置为响应于第四节点电压、第三输入信号的电压和所述第二信号生成子电路的输出端的电压，控制第三节点充电或者放电的速度；

第四控制子电路，被配置为响应于第一输入信号的电压，控制第三节点电压的充电或者放电速度；

所述第三节点为所述第三存储子电路、第四输出子电路、第三控制子电路和第四控制子电路的连接节点；所述第二节点为所述第三控制子电路和所述第四控制子电路的连接节点。

优选的是，所述第三输出子电路包括第九晶体管，所述第九晶体管的控制极连接所述第一输入信号端，第一极连接所述第二电平信号端，第二极连接所述的第二信号生成子电路的输出端。

优选的是，所述第四输出子电路包括第十一晶体管，所述第十一晶体管的控制极连接所述第一节点，第一极连接所述第一电平信号端，第二极连接所述的第二信号生成子电路的输出端。

优选的是，所述第三存储子电路包括第三存储电容，所述第三存储电容的一极连接所述的第二信号生成子电路的输出端，另一极连接所述第二电平信号端。

优选的是，所述第四存储子电路包括第四存储电容，所述第四存储电容的一极连接所述第一节点，另一极连接所述第二电平信号端。

优选的是，所述第二控制子电路包括第十晶体管、第十二晶体管、第十三晶体管、第十五晶体管和第十六晶体管，所述第十晶体管的控制极和第二极均连接所述第二节点，所述第十晶体管的第一极连接所述第一节点，所述第十二晶体管的控制极连接所述第二节点，所述第十二晶体管第一极连接所述第一节点，所述第十二晶体管的第二极连接所述第十三晶体管的第一极，所述第十三晶体管的控制极连接所述第三输入信号，所述第十三晶体管的第二极连接所述第二电平信号端，所述第十五晶体管的控制极和第一极均连接第三电平信号，所述第十五晶体管的第二极连接所述第十六晶体管的第一极，所述第十六晶体管的控制极连接所述第一输入信号端，所述第十六晶体管的第二极连接所述第二电平信号端。

优选的是，所述第三控制子电路还包括：第十四晶体管；

所述第十四晶体管的控制极连接所述的第二信号生成子电路的输出端，第一极连接所述第十二晶体管的第二极和所述第十三晶体管的第一极，第二极连接所述第二电平信号端。

优选的是，所述第一非门包括第十七晶体管和第十八晶体管；

所述第十七晶体管的控制极与所述第十八晶体管的控制极的连接节点为所述第一非门的输入端，所述第十七晶体管的第二极与所述第十八晶体管的第二极的连接节点为所述第一非门的输出端；

所述第十七晶体管的第一极连接所述第一电平信号端；

所述第十八晶体管的第一极连接所述第二电平信号端；

所述第十七晶体管和所述第十八晶体管的开关特性相反。

优选的是，所述第二非门包括第十九晶体管和第二十晶体管；

所述第十九晶体管的控制极与所述第二十晶体管的控制极的连接节点为所述第二非门的输入端，所述第十九晶体管的第二极与所述第二十晶体管的第二极的连接节点为所述第二非门的输出端；

所述第十九晶体管的第一极连接所述第一电平信号端；

所述第二十晶体管的第一极连接所述第二电平信号端；

所述第十九晶体管和所述第二十晶体管的开关特性相反。

优选的是，所述第一逻辑门包括第二十一晶体管、第二十二晶体管、第二十三晶体管和第二十四晶体管；

所述第二十一晶体管的控制极与所述第二十四晶体管的控制极的连接节点为所述第一逻辑门的第一输入端，所述第二十二晶体管的控制极与所述第二十三晶体管的控制极的连接节点为所述第一逻辑门的第二输入端，所述第二十二晶体管的第二极、所述第二十三晶体管的第一极与所述第二十四晶体管的第一极的连接节点为所述第一逻辑门的输出端；

所述第二十一晶体管的第一极连接所述第一电平信号端，第二极连接所述第二十二晶体管的第一极；

所述第二十二晶体管的第一极连接所述第二十一晶体管的第二极；

所述第二十三晶体管的第二极连接所述第二电平信号端；

所述第二十四晶体管的第二极连接所述第二电平信号端；

所述第二十一晶体管和所述第二十二晶体管的开关特性相同，所述第二十三晶体管和所述第二十四晶体管的开关特性相同，所述第二十一晶体管和所述第二十三晶体管的开关特性相反。

优选的是，所述第二逻辑门包括第二十五晶体管、第二十六晶体管、第二十七晶体管和第二十八晶体管；

所述第二十六晶体管的控制极与所述第二十七晶体管的控制极的连接节点为所述第二逻辑门的第一输入端，所述第二十五晶体管的控制极与所述第二十八晶体管的控制极的连接节点为所述第二逻辑门的第二输入端，所述第二十六晶体管的第一极、所述第二十七晶体管的第二极与所述第二十八晶体管的第二极的连接节点为所述第二逻辑门的输出端；

所述第二十五晶体管的第一极连接所述第二十六晶体管的第二极，第二极连接所述第一电平信号端；

所述第二十六晶体管的第二极连接所述第二十五晶体管的第一极；

所述第二十七晶体管的第一极连接所述第二电平信号端；

所述第二十八晶体管的第一极连接所述第二电平信号端；

所述第二十五晶体管和所述第二十六晶体管的开关特性与所述第二十一晶体管的开关特性相同，所述第二十七晶体管和所述第二十八晶体管的开关特性与所述第二十三晶体管的开关特性相同，所述第二十五晶体管和所述第二十七晶体管的开关特性相反。

优选的是，所述第三逻辑门包括第二十九晶体管、第三十晶体管、第三十一晶体管和第三十二晶体管；

所述第二十九晶体管的控制极与所述第三十一晶体管的控制极的连接节点为所述第三逻辑门的第一输入端，所述第三十晶体管的控制极与所述第三十二晶体管的控制极的连接节点为所述第三逻辑门的第二输入端，所述第二十九晶体管的第二极、所述第三十晶体管的第二极与所述第三十一晶体管的第一极的连接节点为所述第三逻辑门的输出端；

所述第二十九晶体管的第一极连接所述第一电平信号端；

所述第三十晶体管的第一极连接所述第一电平信号端；

所述第三十一晶体管的第二极连接所述第三十二晶体管的第一极；

所述第三十二晶体管的第一极连接所述第三十一晶体管的第二极，第二极连接所述第二电平信号端；

所述第二十九晶体管和所述第三十晶体管的开关特性相同，所述第三十一晶体管和所述第三十二晶体管开关特性相同，所述第二十九晶体管和所述第三十一晶体管的开关特性相反。

第二方面，本公开实施例提供了一种像素驱动电路，其中，所述像素驱动电路包括：级联的多个上述的移位寄存器；

本级所述移位寄存器的信号输入端连接上一级所述移位寄存器的信号输出端。

第三方面，本公开实施例提供了一种显示装置，其中，所述显示装置包括上述的像素驱动电路。

附图说明

图1为本公开提供的第一种示例的移位寄存器的结构示意图；

图2为本公开提供的第二种示例的移位寄存器的结构示意图；

图3为本公开提供的第一种和第二种示例的移位寄存器的数字逻辑门电路运行原理图；

图4为本公开提供的第一种和第二种示例的移位寄存器的仿真结果图；

图5为本公开提供的第二种示例的移位寄存器的四级级联电路的仿真结果图；

图6为本公开提供的第三种示例的移位寄存器的结构示意图；

图7为本公开提供的第四种示例的移位寄存器的结构示意图；

图8为本公开提供的第三种和第四种示例的移位寄存器的数字逻辑门电路运行原理图；

图9为本公开提供的第三种和第四种示例的移位寄存器的仿真结果图；

图10为本公开提供的第四种示例的移位寄存器的四级级联电路的仿真结果图；

图11为本公开提供的第五种示例的移位寄存器的结构示意图；

图12为本公开提供的第六种示例的移位寄存器的结构示意图；

图13为本公开提供的第五种和第六种示例的移位寄存器的数字逻辑门电路运行原理图；

图14为本公开提供的第五种和第六种示例的移位寄存器的仿真结果图；

图15为本公开提供的第六种示例的移位寄存器的四级级联电路的仿真结果图；

图16为本公开提供的第七种示例的移位寄存器的结构示意图；

图17为本公开提供的第八种示例的移位寄存器的结构示意图；

图18为本公开提供的第七种和第八种示例的移位寄存器的数字逻辑门电路运行原理图；

图19为本公开提供的第七种和第八种示例的移位寄存器的仿真结果图；

图20为本公开提供的第八种示例的移位寄存器的四级级联电路的仿真结果图；

图21为本公开提供的第九种示例的移位寄存器的结构示意图；

图22为本公开提供的第十种示例的移位寄存器的结构示意图；

图23为本公开提供的第九种和第十种示例的移位寄存器的数字逻辑门电路运行原理图；

图24为本公开提供的第九种和第十种示例的移位寄存器的仿真结果图；

图25为本公开提供的第十种示例的移位寄存器的四级级联电路的仿真结果图；

图26为本公开提供的第十一种示例的移位寄存器的结构示意图；

图27为本公开提供的第十二种示例的移位寄存器的结构示意图；

图28为本公开提供的第十一种和第十二种示例的移位寄存器的数字逻辑门电路运行原理图；

图29为本公开提供的第十一种和第十二种示例的移位寄存器的仿真结果图；

图30为本公开提供的第十二种示例的移位寄存器的四级级联电路的仿真结果图；

图31为本公开提供的第十三种示例的移位寄存器的结构示意图；

图32为本公开提供的第十四种示例的移位寄存器的结构示意图；

图33为本公开提供的第十三种和第十四种示例的移位寄存器的数字逻辑门电路运行原理图；

图34为本公开提供的第十三种和第十四种示例的移位寄存器的仿真结果图；

图35为本公开提供的第十四种示例的移位寄存器的四级级联电路的仿真结果图；

图36为本公开提供的第十五种示例的移位寄存器的结构示意图；

图37为本公开提供的第十六种示例的移位寄存器的结构示意图；

图38为本公开提供的第十五种和第十六种示例的移位寄存器的数字逻辑门电路运行原理图；

图39为本公开提供的第十五种和第十六种示例的移位寄存器的仿真结果图；

图40为本公开提供的第十六种示例的移位寄存器的四级级联电路的仿真结果图；

图41为本公开提供的数字逻辑门电路的原理图。

具体实施方式

为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明作进一步详细描述。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

在此需要说明的是，本公开实施例中的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件。本公开实施例中的晶体管的开关特性可以是N型或者P型。其中，组成非门的两个晶体管的开关特性相反。在本公开实施例中涉及到的逻辑门类型包括与门、或门、或非门和非门，具体结构如图41所示。

在本公开实施例中，每个晶体管的源极和漏极在结构上是没有区别的，可以互换，这里是为了区分除栅极外的两极，将其中一极称为源极，另一极称为漏极。其中，第一极可以是源极，第二极可以是漏极。对于N型晶体管来说，栅极输入高电平信号时，晶体管导通，栅极输入低电平信号时，晶体管截止，而对于P型晶体管来说，栅极输入低电平信号时，晶体管导通，栅极输入高电平信号时，晶体管截止。

在本公开实施例中，第一电平信号可以为高电平信号，也可以为低电平信号，根据晶体管的开关特性设置，相应地，第二电平信号与第一电平信号电压绝对值相同，符号相反，第三电平信号与第四电平信号电压绝对值相同，符号相反。本公开中的第一输入信号可以为STV信号或者上一级电路的输出信号，第二输入信号和第三输入信号的幅值不同，其中，第二输入信号和第三输入信号可以互换。

在本公开的第一信号生成子电路中，第一节点为第二输出子电路、第一存储子电路、第一控制子电路连接节点，第三节点为第二晶体管的控制极、第二晶体管的第二极、第四晶体管的控制极、第七晶体管的第二极和第八晶体管的第一极的连接节点，相应地，在第二信号生成子电路中，第二节点为第四输出子电路、第三存储子电路和第二控制子电路的连接节点，第四节点为第十晶体管的控制极、第十晶体管的第二极、第十二晶体管的控制极、第十五晶体管的第二极和第十六晶体管的第一极的连接节点。

第一方面，本公开提供一种具有占空比调节功能的移位寄存器，该移位寄存器包括第一信号生成子电路、第二信号生成子电路、第一非门、第二非门、第一逻辑门、第二逻辑门和第三逻辑门。

在一些示例中，第一信号生成子电路包括第一输出子电路、第二输出子电路、第一存储子电路、第二存储子电路和第一控制子电路。

第一输出子电路包括第一晶体管，第一晶体管的栅极连接第一输入信号，第一晶体管的第一极连接第二电平信号端，第一晶体管的第二极连接第一信号生成子电路的输出端。第一晶体管的栅极响应于第一输入信号，在第一输入信号的控制下打开或者关断。第一晶体管打开时将第二电平信号传输至第一信号生成子电路的输出端输出。

第二输出子电路包括第三晶体管，第三晶体管的栅极连接第一节点，第三晶体管的第一极连接第一电平信号端，第三晶体管的第二极连接第一信号生成子电路的输出端。第三晶体管的栅极响应于第一节点的电压，在第一节点电压的控制下打开或者关断。第三晶体管打开时将第一电平信号传输至第一信号生成子电路的输出端输出。

第一存储子电路包括第一存储电容，第一存储电容的一极连接第一节点，另一极连接第二电平信号端，通过两极的电压差控制第一存储电容的放点和充电时间，从而控制第二输出子电路的工作时长。

第二存储子电路包括第二存储电容，第二存储电容的一极连接第二电平信号端，另一极连接第一信号生成子电路的输出端，通过两极的电压差控制第二存储电容的放点和充电时间，从而控制第一输出子电路的工作时长。

在一些示例中，第一控制子电路包括第二晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管和第八晶体管，第二晶体管的控制极和第二极均连接第三节点，第二晶体管的第一极连接第一节点，第四晶体管的控制极连接第三节点，第四晶体管的第一极连接第一节点，第四晶体管的第二极和第五晶体管的第一极连接在一起，第五晶体管的控制极连接第二输入信号端，第五晶体管的第二极连接第二电平信号端，第七晶体管的控制极和第一极均连接第三电平信号，第七晶体管的第二极连接第三节点，第八晶体管的控制极连接第一输入信号，第八晶体管的第一极连接第三节点，第八晶体管的第二极连接第二电平信号端。

在一些第八晶体管为P型晶体管的示例中，第七晶体管处于常开状态，相当于一个二极管，在仿真过程中，设置第七晶体管的电阻值尽可能大，当第一输入信号输入低电平打开第八晶体管时，根据串联分压原理，第七晶体管会电压会分得更多的电压，也就是说，第三节点的电压会越接近第二电平信号的电压，第四晶体管的栅极响应于该电压，在该电压的控制下打开，而第五晶体管的栅极电压与源极电压的压差大于截止电压，因此第二电平信号可以通过第四晶体管和第五晶体管传输到第一节点，因此第三晶体管被打开，第一电平信号经过第三晶体管传输至第一信号生成子电路的输出端输出；当第一输入信号输入高电平信号时，第八晶体管被关断，第三电平信号通过常开的第七晶体管传输至第三节点，打开第二晶体管，关断第四晶体管，第三节点的高电平信号通过第二晶体管传输至第一节点，第三晶体管被关断，同时第一晶体管被打开，第二电平信号通过第一晶体管传输至第一信号生成子电路的输出端。

在一些第八晶体管为N型晶体管的示例中，第七晶体管处于常开状态，相当于一个二极管，在仿真过程中，设置第七晶体管的电阻值尽可能大，当第一输入信号输入高电平打开第八晶体管时，根据串联分压原理，第七晶体管会电压会分得更多的电压，也就是说，第三节点的电压会越接近第二电平信号的电压，第四晶体管的栅极响应于该电压，在该电压的控制下打开，而第五晶体管的栅极电压与源极电压的压差大于截止电压，因此第二电平信号可以通过第四晶体管和第五晶体管传输到第一节点，因此第三晶体管被打开，第一电平信号经过第三晶体管传输至第一信号生成子电路的输出端输出；当第一输入信号输入低电平信号时，第八晶体管被关断，第三电平信号通过常开的第七晶体管传输至第三节点，打开第二晶体管，关断第四晶体管，第三节点的高电平信号通过第二晶体管传输至第一节点，第三晶体管被关断，同时第一晶体管被打开，第二电平信号通过第一晶体管传输至第一信号生成子电路的输出端。

在另一些示例中，第一控制子电路还包括第六晶体管，第六晶体管的控制极连接第一信号生成子电路的输出端，第六晶体管的第一极连接第四晶体管的第二极和第五晶体管的第一极，第六晶体管的第二极连接第二电平信号端，第六晶体管的栅极响应于第一信号生成子电路的输出端电压，在第一信号生成子电路的输出端电压的控制下打开或者关断，第六晶体管打开时，第二电平信号通过第四晶体管、第五晶体管和第六晶体管传输至第一节点，可以调节第一节点的放电速度。

在一些示例中，第二信号生成子电路包括第三输出子电路、第四输出子电路、第三存储子电路、第四存储子电路和第二控制子电路。第二信号生成子电路与第一信号生成子电路的运行原理完全一致，在此不再赘述，二者在结构上的区别在于第一信号生成子电路中的第二输入信号的幅值为5V，第二信号生成子电路中的第三输入信号的幅值为6.8V，因此第五晶体管的栅源极压差更大，处于常开状态，而第十三晶体管的栅源极压差小，处于半全开状态，所以在第一输入信号转为低压时，第一节点会快速放电，第三晶体管快速开启，二第二节点会缓慢放电，第十一晶体管缓慢开启。

在一些示例中，第一非门包括第十七晶体管和第十八晶体管，第十七晶体管的控制极和第十八晶体管的控制极的连接节点作为第一非门的输入端与第一信号生成子电路的输出端相连，第十七晶体管的第二极和第十八晶体管的第二极的连接节点作为第一非门的输出端，第十七晶体管的第一极连接第一电平信号端，第十八晶体管的第一极连接第二电平信号端，第十七晶体管和第十八晶体管的开关特性相反。高电平信号经过第一非门后输出低电平信号，低电平信号经过第一非门后输出高电平信号。

在一些示例中，第二非门包括第十九晶体管和第二十晶体管，第十九晶体管的控制极和第二十晶体管的控制极的连接节点作为第二非门的输入端与第一信号生成子电路的输出端相连，第十九晶体管的第二极和第二十晶体管的第二极的连接节点作为第二非门的输出端，第十九晶体管的第一极连接第一电平信号端，第二十晶体管的第一极连接第二电平信号端，第十九晶体管和第二十晶体管的开关特性相反。高电平信号经过第二非门后输出低电平信号，低电平信号经过第二非门后输出高电平信号。

在一些示例中，第一逻辑门包括第二十一晶体管、第二十二晶体管、第二十三晶体管和第二十四晶体管。第二十一晶体管的控制极和第二十四晶体管的控制极的连接节点作为第一逻辑门的第一输入端与第一信号生成子电路的输出端连接，第二十二晶体管的控制极和第二十三晶体管的控制的连接节点作为第一逻辑门的第二输入端与第二非门的输出端连接，第二十二晶体管的第二极、第二十三晶体管的第一极与第二十四晶体管的第一极的连接节点为第一逻辑门的输出端，第二十一晶体管的第一极连接第一电平信号端，第二极连接第二十二晶体管的第一极，第二十二晶体管的第一极连接第二十一晶体管的第二极，第二十三晶体管的第二极连接第二电平信号端，第二十四晶体管的第二极连接第二电平信号端，第二十一晶体管和第二十二晶体管的开关特性相同，第二十三晶体管和第二十四晶体管的开关特性相同，第二十一晶体管和第二十三晶体管的开关特性相反。第一逻辑门的类型包括或非门和与门。

在一些示例中，第二逻辑门包括第二十五晶体管、第二十六晶体管、第二十七晶体管和第二十八晶体管，第二十六晶体管的控制极与第二十七晶体管的控制极的连接节点作为第二逻辑门的第一输入端与第一非门的输出端连接，第二十五晶体管的控制极与第二十八晶体管的控制极的连接节点作为第二逻辑门的第二输入端与第二信号生成子电路的输出端连接，第二十六晶体管的第一极、第二十七晶体管的第二极与第二十八晶体管的第二极的连接节点为第二逻辑门的输出端，第二十五晶体管的第一极连接第二十六晶体管的第二极，第二极连接第一电平信号端，第二十六晶体管的第二极连接第二十五晶体管的第一极，第二十七晶体管的第一极连接第二电平信号端，第二十八晶体管的第一极连接第二电平信号端，第二十五晶体管和第二十六晶体管的开关特性与第二十一晶体管的开关特性相同，第二十七晶体管和第二十八晶体管的开关特性与第二十三晶体管的开关特性相同，第二十五晶体管和第二十七晶体管的开关特性相反。第二逻辑门的类型包括或非门和与门。

在一些示例中，第三逻辑门包括第二十九晶体管、第三十晶体管、第三十一晶体管和第三十二晶体管，第二十九晶体管的控制极与第三十一晶体管的控制极的连接节点作为第三逻辑门的第一输入端与第一逻辑门的输出端连接，第三十晶体管的控制极与第三十二晶体管的控制极的连接节点作为第三逻辑门的第二输入端与第二逻辑门的输出端连接，第二十九晶体管的第二极、第三十晶体管的第二极与第三十一晶体管的第一极的连接节点为第三逻辑门的输出端，第二十九晶体管的第一极连接第一电平信号端，第三十晶体管的第一极连接第一电平信号端，第三十一晶体管的第二极连接第三十二晶体管的第一极，第三十二晶体管的第一极连接第三十一晶体管的第二极，第二极连接第二电平信号端，第二十九晶体管和第三十晶体管的开关特性相同，第三十一晶体管和第三十二晶体管开关特性相同，第二十九晶体管和第三十一晶体管的开关特性相反。第三逻辑门的类型包括或门和或非门。

本公开实施例中所提供的移位寄存器可以生成占空比可调的时钟信号。在该种情况下，可以将该移位寄存器应用像素驱动电路中，根据移位寄存器所生成的时钟信号控制驱动晶体管的开启时间，从而控制发光器件的发光亮度。

为了更清楚本公开实施例中的移位寄存器，以下结合具体示例对本公开实施例中触控器电路进行具体说明。

第一种示例:图1为本公开实施例的第一种示例的移位寄存器的示意图；如图1所示，该移位寄存器包括第一信号生成子电路1、第二信号生成子电路2、第一非门3、第二非门4、第一逻辑门5、第二逻辑门6和第三逻辑门7。其中，以下仅以第一电平信号VDD＝10V，第二电平信号VSS＝-10V，第三电平信号为VGH＝20V，第二输入信号DataA＝-5V，第三输入信号DataB＝-6.8V；第一存储电容C1＝200f，第二存储电容C2＝500f，第三存储电容C3＝200f，第四存储电容C4＝500f；第一晶体管M1、第二晶体管M2、第五晶体管M5、第六晶体管M6、第七晶体管M7、第九晶体管M9、第十晶体管M10、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十八晶体管M18、第二十晶体管M20、第二十三晶体管M23、第二十四晶体管M24、第二十七晶体管M27、第二十八晶体管M28、第二十九晶体管M29、第三十晶体管M30均为N型晶体管，第三晶体管M3、第四晶体管M4、第八晶体管M8、第十一晶体管M11、第十二晶体管M12、第十六晶体管M16、第十七晶体管M17、第十九晶体管M19、第二十一晶体管M21、第二十二晶体管M22、第二十五晶体管M25、第二十六晶体管M26、第三十一晶体管M31、第三十二晶体管M32均为P型晶体管为例对第一种示例中的移位寄存器进行仿真，应当理解，在实际产品的使用中可以根据实际需求对以上参数进行调整。

在第一种示例中，第一逻辑门5和第二逻辑门6均为或非门，第三逻辑门7为或门。第一至第三十二晶体管的连接方式采用上述连接方式，在此不再赘述。

接下来对第一种示例移位寄存器的工作过程进行描述。参照图1、图3及图4，利用第一种示例中的移位寄存器生成时钟信号的每一时钟周期信号的步骤包括：

第一阶段，第一输入信号端写入的第一输入信号为高电平信号，第一信号生成子电路1的输出端OUT1输出低电平信号，第二信号生成子电路2的输出端OUT2输出低电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门、两个或非门和一个或门最终输出低电平信号G1。

第二阶段，第一输入信号端写入的第一输入信号为低电平信号，第一信号生成子电路1的输出端OUT1输出高电平信号，由于第五晶体管和第十三晶体管的栅极电压的不同，第二节点的放电速度会更慢，因此，第二信号生成子电路2的输出端OUT2继续输出低电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门、两个或非门和一个或门最终输出高电平信号G1。

第三阶段，第一输入信号端继续写入低电平信号，第一信号生成子电路1的输出端OUT1输出高电平信号，第二信号生成子电路2的输出端OUT2输出高电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门、两个或非门和一个或门最终输出低电平信号G1。

上述三个阶段为一行GOA电路的具体驱动过程，将多个GOA电路级联，下一行的GOA电路在上一行GOA电路的输出信号的控制下继续输出具有一定占空比的方波信号。

第二种示例:图2为本公开实施例的第二种示例的移位寄存器的示意图；如图2所示，该移位寄存器包括第一信号生成子电路1、第二信号生成子电路2、第一非门3、第二非门4、第一逻辑门5、第二逻辑门6和第三逻辑门7，第二种示例与第一种示例的区别在于不包括第六晶体管M6和第十四晶体管M14,减少了晶体管的数量，但是由于第六晶体管M6和第十四晶体管M14可以加快电路放电的过程，因此第二种示例中的输出信号G2的上升时间(RiseTime，Tr)和下降时间(Fall，Tf)会增加。其中，以下仅以第一电平信号VDD＝10V，第二电平信号VSS＝-10V，第三电平信号为VGH＝20V，第二输入信号DataA＝-5V，第三输入信号DataB＝-6.8V；第一存储电容C1＝200f，第二存储电容C2＝500f，第三存储电容C3＝200f，第四存储电容C4＝500f；第一晶体管M1、第二晶体管M2、第五晶体管M5、第七晶体管M7、第九晶体管M9、第十晶体管M10、第十三晶体管M13、第十五晶体管M15、第十八晶体管M18、第二十晶体管M20、第二十三晶体管M23、第二十四晶体管M24、第二十七晶体管M27、第二十八晶体管M28、第二十九晶体管M29、第三十晶体管M30均为N型晶体管，第三晶体管M3、第四晶体管M4、第八晶体管M8、第十一晶体管M11、第十二晶体管M12、第十六晶体管M16、第十七晶体管M17、第十九晶体管M19、第二十一晶体管M21、第二十二晶体管M22、第二十五晶体管M25、第二十六晶体管M26、第三十一晶体管M31、第三十二晶体管M32均为P型晶体管为例对第二种示例中的移位寄存器进行仿真，应当理解，在实际产品的使用中可以根据实际需求对以上参数进行调整。

在第二种示例中，第一逻辑门5和第二逻辑门6均为或非门，第三逻辑门7为或门。第一至第三十二晶体管的连接方式采用上述连接方式，在此不再赘述。

接下来对第一种示例移位寄存器的工作过程进行描述。参照图2、图3及图4，利用第二种示例中的移位寄存器生成时钟信号的每一时钟周期信号的步骤包括：

第一阶段，第一输入信号端写入的第一输入信号为高电平信号，第一信号生成子电路1的输出端OUT1输出低电平信号，第二信号生成子电路2的输出端OUT2输出低电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门、两个或非门和一个或门最终输出低电平信号G1。

第二阶段，第一输入信号端写入的第一输入信号为低电平信号，第一信号生成子电路1的输出端OUT1输出高电平信号，由于第五晶体管和第十三晶体管的栅极电压的不同，第二节点的放电速度会更慢，因此，第二信号生成子电路2的输出端OUT2继续输出低电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门、两个或非门和一个或门最终输出高电平信号G1。

第三阶段，第一输入信号端继续写入低电平信号，第一信号生成子电路1的输出端OUT1输出高电平信号，第二信号生成子电路2的输出端OUT2输出高电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门、两个或非门和一个或门最终输出低电平信号G1。

上述三个阶段为一行GOA电路的具体驱动过程，将多个GOA电路级联，下一行的GOA电路在上一行GOA电路的输出信号的控制下继续输出具有一定占空比的方波信号，如图5所示。

第三种示例:图6为本公开实施例的第三种示例的移位寄存器的示意图；如图6所示，该移位寄存器包括第一信号生成子电路1、第二信号生成子电路2、第一非门3、第二非门4、第一逻辑门5、第二逻辑门6和第三逻辑门7。其中，以下仅以第一电平信号VDD＝10V，第二电平信号VSS＝-10V，第三电平信号为VGH＝20V，第二输入信号DataA＝-5V，第三输入信号DataB＝-6.8V；第一存储电容C1＝200f，第二存储电容C2＝500f，第三存储电容C3＝200f，第四存储电容C4＝500f；第二晶体管M2、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第十晶体管M10、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十八晶体管M18、第二十晶体管M20、第二十三晶体管M23、第二十四晶体管M24、第二十七晶体管M27、第二十八晶体管M28、第二十九晶体管M29、第三十晶体管M30均为N型晶体管，第一晶体管M1、第三晶体管M3、第四晶体管M4、第九晶体管M9、第十一晶体管M11、第十二晶体管M12、第十七晶体管M17、第十九晶体管M19、第二十一晶体管M21、第二十二晶体管M22、第二十五晶体管M25、第二十六晶体管M26、第三十一晶体管M31、第三十二晶体管M32均为P型晶体管为例对第三种示例中的移位寄存器进行仿真，应当理解，在实际产品的使用中可以根据实际需求对以上参数进行调整。

在第三种示例中，第一逻辑门5、第二逻辑门6和第三逻辑门7均为或非门。第一至第三十二晶体管的连接方式采用上述连接方式，在此不再赘述。

接下来对第三种示例移位寄存器的工作过程进行描述。参照图6、图8及图9，利用第三种示例中的移位寄存器生成时钟信号的每一时钟周期信号的步骤包括：

第一阶段，第一输入信号端写入的第一输入信号为低电平信号，第一信号生成子电路1的输出端OUT1输出低电平信号，第二信号生成子电路2的输出端OUT2输出低电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门和三个或非门最终输出高电平信号G1。

第二阶段，第一输入信号端写入的第一输入信号为高电平信号，第一信号生成子电路1的输出端OUT1输出高电平信号，由于第五晶体管和第十三晶体管的栅极电压的不同，第二节点的放电速度会更慢，因此，第二信号生成子电路2的输出端OUT2继续输出低电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门和三个或非门最终输出低电平信号G1。

第三阶段，第一输入信号端继续写入高电平信号，第一信号生成子电路1的输出端OUT1输出高电平信号，第二信号生成子电路2的输出端OUT2输出高电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门和三个或非门最终输出高电平信号G1。

上述三个阶段为一行GOA电路的具体驱动过程，将多个GOA电路级联，下一行的GOA电路在上一行GOA电路的输出信号的控制下继续输出具有一定占空比的方波信号。

第四种示例:图7为本公开实施例的第四种示例的移位寄存器的示意图；如图7所示，该移位寄存器包括第一信号生成子电路1、第二信号生成子电路2、第一非门3、第二非门4、第一逻辑门5、第二逻辑门6和第三逻辑门7，第四种示例与第三种示例的区别在于不包括第六晶体管M6和第十四晶体管M14,减少了晶体管的数量，但是由于第六晶体管M6和第十四晶体管M14可以加快电路放电的过程，因此第二种示例中的输出信号G2的上升时间(RiseTime，Tr)和下降时间(Fall，Tf)会增加。其中，以下仅以第一电平信号VDD＝10V，第二电平信号VSS＝-10V，第三电平信号为VGH＝20V，第二输入信号DataA＝-5V，第三输入信号DataB＝-6.8V；第一存储电容C1＝200f，第二存储电容C2＝500f，第三存储电容C3＝200f，第四存储电容C4＝500f；第二晶体管M2、第五晶体管M5、第七晶体管M7、第八晶体管M8、第十晶体管M10、第十三晶体管M13、第十五晶体管M15、第十六晶体管M16、第十八晶体管M18、第二十晶体管M20、第二十三晶体管M23、第二十四晶体管M24、第二十七晶体管M27、第二十八晶体管M28、第二十九晶体管M29、第三十晶体管M30均为N型晶体管，第一晶体管M1、第三晶体管M3、第四晶体管M4、第九晶体管M9、第十一晶体管M11、第十二晶体管M12、第十七晶体管M17、第十九晶体管M19、第二十一晶体管M21、第二十二晶体管M22、第二十五晶体管M25、第二十六晶体管M26、第三十一晶体管M31、第三十二晶体管M32均为P型晶体管为例对第四种示例中的移位寄存器进行仿真，应当理解，在实际产品的使用中可以根据实际需求对以上参数进行调整。

在第四种示例中，第一逻辑门5、第二逻辑门6和第三逻辑门7均为或非门。第一至第三十二晶体管的连接方式采用上述连接方式，在此不再赘述。

接下来对第四种示例移位寄存器的工作过程进行描述。参照图7、图8及图9，利用第四种示例中的移位寄存器生成时钟信号的每一时钟周期信号的步骤包括：

第一阶段，第一输入信号端写入的第一输入信号为低电平信号，第一信号生成子电路1的输出端OUT1输出低电平信号，第二信号生成子电路2的输出端OUT2输出低电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门和三个或非门最终输出高电平信号G1。

第二阶段，第一输入信号端写入的第一输入信号为高电平信号，第一信号生成子电路1的输出端OUT1输出高电平信号，由于第五晶体管和第十三晶体管的栅极电压的不同，第二节点的放电速度会更慢，因此，第二信号生成子电路2的输出端OUT2继续输出低电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门和三个或非门最终输出低电平信号G1。

第三阶段，第一输入信号端继续写入高电平信号，第一信号生成子电路1的输出端OUT1输出高电平信号，第二信号生成子电路2的输出端OUT2输出高电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门和三个或非门最终输出高电平信号G1。

上述三个阶段为一行GOA电路的具体驱动过程，将多个GOA电路级联，下一行的GOA电路在上一行GOA电路的输出信号的控制下继续输出具有一定占空比的方波信号，如图10所示。

第五种示例:图11为本公开实施例的第五种示例的移位寄存器的示意图；如图11所示，该移位寄存器包括第一信号生成子电路1、第二信号生成子电路2、第一非门3、第二非门4、第一逻辑门5、第二逻辑门6和第三逻辑门7。其中，以下仅以第一电平信号VDD＝10V，第二电平信号VSS＝-10V，第三电平信号为VGH＝20V，第二输入信号DataA＝-5V，第三输入信号DataB＝-6.8V；第一存储电容C1＝200f，第二存储电容C2＝500f，第三存储电容C3＝200f，第四存储电容C4＝500f；第一晶体管M1、第二晶体管M2、第五晶体管M5、第六晶体管M6、第七晶体管M7、第九晶体管M9、第十晶体管M10、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十八晶体管M18、第二十晶体管M20、第二十一晶体管M21、第二十二晶体管M22、第二十五晶体管M25、第二十六晶体管M26、第二十九晶体管M29、第三十晶体管M30均为N型晶体管，第三晶体管M3、第四晶体管M4、第八晶体管M8、第十一晶体管M11、第十二晶体管M12、第十六晶体管M16、第十七晶体管M17、第十九晶体管M19、第二十三晶体管M23、第二十四晶体管M24、第二十七晶体管M27、第二十八晶体管M28、第三十一晶体管M31、第三十二晶体管M32均为P型晶体管为例对第五种示例中的移位寄存器进行仿真，应当理解，在实际产品的使用中可以根据实际需求对以上参数进行调整。

在第五种示例中，第一逻辑门5和第二逻辑门6均为与门，第三逻辑门7为或门。第一至第三十二晶体管的连接方式采用上述连接方式，在此不再赘述。

接下来对第五种示例移位寄存器的工作过程进行描述。参照图11、图13及图14，利用第五种示例中的移位寄存器生成时钟信号的每一时钟周期信号的步骤包括：

第一阶段，第一输入信号端写入的第一输入信号为高电平信号，第一信号生成子电路1的输出端OUT1输出低电平信号，第二信号生成子电路2的输出端OUT2输出低电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门、两个与门和一个或门最终输出低电平信号G1。

第二阶段，第一输入信号端写入的第一输入信号为低电平信号，第一信号生成子电路1的输出端OUT1输出高电平信号，由于第五晶体管和第十三晶体管的栅极电压的不同，第二节点的放电速度会更慢，因此，第二信号生成子电路2的输出端OUT2继续输出低电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门、两个与门和一个或门最终输出高电平信号G1。

第三阶段，第一输入信号端继续写入低电平信号，第一信号生成子电路1的输出端OUT1输出高电平信号，第二信号生成子电路2的输出端OUT2输出高电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门、两个与门和一个或门最终输出低电平信号G1。

上述三个阶段为一行GOA电路的具体驱动过程，将多个GOA电路级联，下一行的GOA电路在上一行GOA电路的输出信号的控制下继续输出具有一定占空比的方波信号。

第六种示例:图12为本公开实施例的第六种示例的移位寄存器的示意图；如图12所示，该移位寄存器包括第一信号生成子电路1、第二信号生成子电路2、第一非门3、第二非门4、第一逻辑门5、第二逻辑门6和第三逻辑门7，第六种示例与第五种示例的区别在于不包括第六晶体管M6和第十四晶体管M14,减少了晶体管的数量，但是由于第六晶体管M6和第十四晶体管M14可以加快电路放电的过程，因此第二种示例中的输出信号G2的上升时间(RiseTime，Tr)和下降时间(Fall，Tf)会增加。其中，以下仅以第一电平信号VDD＝10V，第二电平信号VSS＝-10V，第三电平信号为VGH＝20V，第二输入信号DataA＝-5V，第三输入信号DataB＝-6.8V；第一存储电容C1＝200f，第二存储电容C2＝500f，第三存储电容C3＝200f，第四存储电容C4＝500f；第一晶体管M1、第二晶体管M2、第五晶体管M5、第七晶体管M7、第九晶体管M9、第十晶体管M10、第十三晶体管M13、第十五晶体管M15、第十八晶体管M18、第二十晶体管M20、第二十一晶体管M21、第二十二晶体管M22、第二十五晶体管M25、第二十六晶体管M26、第二十九晶体管M29、第三十晶体管M30均为N型晶体管，第三晶体管M3、第四晶体管M4、第八晶体管M8、第十一晶体管M11、第十二晶体管M12、第十六晶体管M16、第十七晶体管M17、第十九晶体管M19、第二十三晶体管M23、第二十四晶体管M24、第二十七晶体管M27、第二十八晶体管M28、第三十一晶体管M31、第三十二晶体管M32均为P型晶体管为例对第六种示例中的移位寄存器进行仿真，应当理解，在实际产品的使用中可以根据实际需求对以上参数进行调整。

在第六种示例中，第一逻辑门5和第二逻辑门6均为与门，第三逻辑门7为或非门。第一至第三十二晶体管的连接方式采用上述连接方式，在此不再赘述。

接下来对第六种示例移位寄存器的工作过程进行描述。参照图12、图13及图14，利用第六种示例中的移位寄存器生成时钟信号的每一时钟周期信号的步骤包括：

第一阶段，第一输入信号端写入的第一输入信号为高电平信号，第一信号生成子电路1的输出端OUT1输出低电平信号，第二信号生成子电路2的输出端OUT2输出低电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门、两个与门和一个或门最终输出低电平信号G1。

第二阶段，第一输入信号端写入的第一输入信号为低电平信号，第一信号生成子电路1的输出端OUT1输出高电平信号，由于第五晶体管和第十三晶体管的栅极电压的不同，第二节点的放电速度会更慢，因此，第二信号生成子电路2的输出端OUT2继续输出低电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门、两个与门和一个或门最终输出高电平信号G1。

第三阶段，第一输入信号端继续写入低电平信号，第一信号生成子电路1的输出端OUT1输出高电平信号，第二信号生成子电路2的输出端OUT2输出高电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门、两个与门和一个或门最终输出低电平信号G1。

上述三个阶段为一行GOA电路的具体驱动过程，将多个GOA电路级联，下一行的GOA电路在上一行GOA电路的输出信号的控制下继续输出具有一定占空比的方波信号，如图15所示。

第七种示例:图16为本公开实施例的第七种示例的移位寄存器的示意图；如图16所示，该移位寄存器包括第一信号生成子电路1、第二信号生成子电路2、第一非门3、第二非门4、第一逻辑门5、第二逻辑门6和第三逻辑门7。其中，以下仅以第一电平信号VDD＝10V，第二电平信号VSS＝-10V，第三电平信号为VGH＝20V，第二输入信号DataA＝-5V，第三输入信号DataB＝-6.8V；第一存储电容C1＝200f，第二存储电容C2＝500f，第三存储电容C3＝200f，第四存储电容C4＝500f；第二晶体管M2、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第十晶体管M10、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十八晶体管M18、第二十晶体管M20、第二十三晶体管M23、第二十四晶体管M24、第二十七晶体管M27、第二十八晶体管M28、第二十九晶体管M29、第三十晶体管M30均为N型晶体管，第一晶体管M1、第三晶体管M3、第四晶体管M4、第九晶体管M9、第十一晶体管M11、第十二晶体管M12、第十七晶体管M17、第十九晶体管M19、第二十一晶体管M21、第二十二晶体管M22、第二十五晶体管M25、第二十六晶体管M26、第三十一晶体管M31、第三十二晶体管M32均为P型晶体管为例对第七种示例中的移位寄存器进行仿真，应当理解，在实际产品的使用中可以根据实际需求对以上参数进行调整。

在第七种示例中，第一逻辑门5和第二逻辑门6均为与门，第三逻辑门7为或非门。第一至第三十二晶体管的连接方式采用上述连接方式，在此不再赘述。

接下来对第七种示例移位寄存器的工作过程进行描述。参照图16、图18及图19，利用第七种示例中的移位寄存器生成时钟信号的每一时钟周期信号的步骤包括：

第一阶段，第一输入信号端写入的第一输入信号为低电平信号，第一信号生成子电路1的输出端OUT1输出低电平信号，第二信号生成子电路2的输出端OUT2输出低电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门、两个与门和一个或非门最终输出高电平信号G1。

第二阶段，第一输入信号端写入的第一输入信号为高电平信号，第一信号生成子电路1的输出端OUT1输出高电平信号，由于第五晶体管和第十三晶体管的栅极电压的不同，第二节点的放电速度会更慢，因此，第二信号生成子电路2的输出端OUT2继续输出低电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门、两个与门和一个或非门最终输出低电平信号G1。

第三阶段，第一输入信号端继续写入高电平信号，第一信号生成子电路1的输出端OUT1输出高电平信号，第二信号生成子电路2的输出端OUT2输出高电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门、两个与门和一个或非门最终输出高电平信号G1。

上述三个阶段为一行GOA电路的具体驱动过程，将多个GOA电路级联，下一行的GOA电路在上一行GOA电路的输出信号的控制下继续输出具有一定占空比的方波信号。

第八种示例:图17为本公开实施例的第八种示例的移位寄存器的示意图；如图17所示，该移位寄存器包括第一信号生成子电路1、第二信号生成子电路2、第一非门3、第二非门4、第一逻辑门5、第二逻辑门6和第三逻辑门7，第八种示例与第七种示例的区别在于不包括第六晶体管M6和第十四晶体管M14,减少了晶体管的数量，但是由于第六晶体管M6和第十四晶体管M14可以加快电路放电的过程，因此第二种示例中的输出信号G2的上升时间(RiseTime，Tr)和下降时间(Fall，Tf)会增加。其中，以下仅以第一电平信号VDD＝10V，第二电平信号VSS＝-10V，第三电平信号为VGH＝20V，第二输入信号DataA＝-5V，第三输入信号DataB＝-6.8V；第一存储电容C1＝200f，第二存储电容C2＝500f，第三存储电容C3＝200f，第四存储电容C4＝500f；第二晶体管M2、第五晶体管M5、第七晶体管M7、第八晶体管M8、第十晶体管M10、第十三晶体管M13、第十五晶体管M15、第十六晶体管M16、第十八晶体管M18、第二十晶体管M20、第二十三晶体管M23、第二十四晶体管M24、第二十七晶体管M27、第二十八晶体管M28、第二十九晶体管M29、第三十晶体管M30均为N型晶体管，第一晶体管M1、第三晶体管M3、第四晶体管M4、第九晶体管M9、第十一晶体管M11、第十二晶体管M12、第十七晶体管M17、第十九晶体管M19、第二十一晶体管M21、第二十二晶体管M22、第二十五晶体管M25、第二十六晶体管M26、第三十一晶体管M31、第三十二晶体管M32均为P型晶体管为例对第八种示例中的移位寄存器进行仿真，应当理解，在实际产品的使用中可以根据实际需求对以上参数进行调整。

在第八种示例中，第一逻辑门5和第二逻辑门6均为与门，第三逻辑门7为或非门。第一至第三十二晶体管的连接方式采用上述连接方式，在此不再赘述。

接下来对第八种示例移位寄存器的工作过程进行描述。参照图17、图18及图19，利用第八种示例中的移位寄存器生成时钟信号的每一时钟周期信号的步骤包括：

第一阶段，第一输入信号端写入的第一输入信号为低电平信号，第一信号生成子电路1的输出端OUT1输出低电平信号，第二信号生成子电路2的输出端OUT2输出低电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门、两个与门和一个或非门最终输出高电平信号G1。

第二阶段，第一输入信号端写入的第一输入信号为高电平信号，第一信号生成子电路1的输出端OUT1输出高电平信号，由于第五晶体管和第十三晶体管的栅极电压的不同，第二节点的放电速度会更慢，因此，第二信号生成子电路2的输出端OUT2继续输出低电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门、两个与门和一个或非门最终输出低电平信号G1。

第三阶段，第一输入信号端继续写入高电平信号，第一信号生成子电路1的输出端OUT1输出高电平信号，第二信号生成子电路2的输出端OUT2输出高电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门、两个与门和一个或非门最终输出高电平信号G1。

上述三个阶段为一行GOA电路的具体驱动过程，将多个GOA电路级联，下一行的GOA电路在上一行GOA电路的输出信号的控制下继续输出具有一定占空比的方波信号，如图20所示。

第九种示例:图21为本公开实施例的第九种示例的移位寄存器的示意图；如图21所示，该移位寄存器包括第一信号生成子电路1、第二信号生成子电路2、第一非门3、第二非门4、第一逻辑门5、第二逻辑门6和第三逻辑门7。其中，以下仅以第一电平信号VSS＝-10V，第二电平信号VDD＝10V，第三电平信号LVSS＝-20V，第四电平信号VGH＝20V，第二输入信号DataA＝5V，第三输入信号DataB＝6.8V；第一存储电容C1＝200f，第二存储电容C2＝500f，第三存储电容C3＝200f，第四存储电容C4＝500f；第一晶体管M1、第三晶体管M3、第四晶体管M4、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十八晶体管M18、第二十晶体管M20、第二十三晶体管M23、第二十四晶体管M24、第二十七晶体管M27、第二十八晶体管M28、第二十九晶体管M29、第三十晶体管M30均为N型晶体管，第二晶体管M2、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第十晶体管M10、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十九晶体管M19、第二十一晶体管M21、第二十二晶体管M22、第二十五晶体管M25、第二十六晶体管M26、第三十一晶体管M31、第三十二晶体管M32均为P型晶体管为例对第九种示例中的移位寄存器进行仿真，应当理解，在实际产品的使用中可以根据实际需求对以上参数进行调整。

在第九种示例中，第一逻辑门5和第二逻辑门6均为或非门，第三逻辑门7为或门。第一至第三十二晶体管的连接方式采用上述连接方式，在此不再赘述。

接下来对第九种示例移位寄存器的工作过程进行描述。参照图21、图23及图24，利用第九种示例中的移位寄存器生成时钟信号的每一时钟周期信号的步骤包括：

第一阶段，第一输入信号端写入的第一输入信号为高电平信号，第一信号生成子电路1的输出端OUT1输出高电平信号，第二信号生成子电路2的输出端OUT2输出高电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门、两个或非门和一个或门最终输出低电平信号G1。

第二阶段，第一输入信号端写入的第一输入信号为低电平信号，第一信号生成子电路1的输出端OUT1输出低电平信号，由于第五晶体管和第十三晶体管的栅极电压的不同，第二节点的放电速度会更慢，因此，第二信号生成子电路2的输出端OUT2继续输出高电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门、两个或非门和一个或门最终输出高电平信号G1。

第三阶段，第一输入信号端继续写入低电平信号，第一信号生成子电路1的输出端OUT1输出低电平信号，第二信号生成子电路2的输出端OUT2输出低电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门、两个或非门和一个或门最终输出低电平信号G1。

上述三个阶段为一行GOA电路的具体驱动过程，将多个GOA电路级联，下一行的GOA电路在上一行GOA电路的输出信号的控制下继续输出具有一定占空比的方波信号。

第十种示例:图22为本公开实施例的第十种示例的移位寄存器的示意图；如图22所示，该移位寄存器包括第一信号生成子电路1、第二信号生成子电路2、第一非门3、第二非门4、第一逻辑门5、第二逻辑门6和第三逻辑门7，第十种示例与第九种示例的区别在于不包括第六晶体管M6和第十四晶体管M14,减少了晶体管的数量，但是由于第六晶体管M6和第十四晶体管M14可以加快电路放电的过程，因此第二种示例中的输出信号G2的上升时间(RiseTime，Tr)和下降时间(Fall，Tf)会增加。其中，以下仅以第一电平信号VSS＝-10V，第二电平信号VDD＝10V，第三电平信号LVSS＝-20V，第四电平信号VGH＝20V，第二输入信号DataA＝5V，第三输入信号DataB＝6.8V；第一存储电容C1＝200f，第二存储电容C2＝500f，第三存储电容C3＝200f，第四存储电容C4＝500f；第一晶体管M1、第三晶体管M3、第四晶体管M4、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十八晶体管M18、第二十晶体管M20、第二十三晶体管M23、第二十四晶体管M24、第二十七晶体管M27、第二十八晶体管M28、第二十九晶体管M29、第三十晶体管M30均为N型晶体管，第二晶体管M2、第五晶体管M5、第七晶体管M7、第八晶体管M8、第十晶体管M10、第十三晶体管M13、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十九晶体管M19、第二十一晶体管M21、第二十二晶体管M22、第二十五晶体管M25、第二十六晶体管M26、第三十一晶体管M31、第三十二晶体管M32均为P型晶体管为例对第十种示例中的移位寄存器进行仿真，应当理解，在实际产品的使用中可以根据实际需求对以上参数进行调整。

在第十种示例中，第一逻辑门5和第二逻辑门6均为或非门，第三逻辑门7为或门。第一至第三十二晶体管的连接方式采用上述连接方式，在此不再赘述。

接下来对第十种示例移位寄存器的工作过程进行描述。参照图22、图23及图24，利用第十种示例中的移位寄存器生成时钟信号的每一时钟周期信号的步骤包括：

第一阶段，第一输入信号端写入的第一输入信号为高电平信号，第一信号生成子电路1的输出端OUT1输出高电平信号，第二信号生成子电路2的输出端OUT2输出高电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门、两个或非门和一个或门最终输出低电平信号G1。

第二阶段，第一输入信号端写入的第一输入信号为低电平信号，第一信号生成子电路1的输出端OUT1输出低电平信号，由于第五晶体管和第十三晶体管的栅极电压的不同，第二节点的放电速度会更慢，因此，第二信号生成子电路2的输出端OUT2继续输出高电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门、两个或非门和一个或门最终输出高电平信号G1。

第三阶段，第一输入信号端继续写入低电平信号，第一信号生成子电路1的输出端OUT1输出低电平信号，第二信号生成子电路2的输出端OUT2输出低电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门、两个或非门和一个或门最终输出低电平信号G1。

上述三个阶段为一行GOA电路的具体驱动过程，将多个GOA电路级联，下一行的GOA电路在上一行GOA电路的输出信号的控制下继续输出具有一定占空比的方波信号，如图25所示。

第十一种示例:图26为本公开实施例的第十一种示例的移位寄存器的示意图；如图26所示，该移位寄存器包括第一信号生成子电路1、第二信号生成子电路2、第一非门3、第二非门4、第一逻辑门5、第二逻辑门6和第三逻辑门7。其中，以下仅以第一电平信号VSS＝-10V，第二电平信号VDD＝10V，第三电平信号LVSS＝-20V，第四电平信号VGH＝20V，第二输入信号DataA＝5V，第三输入信号DataB＝6.8V；第一存储电容C1＝200f，第二存储电容C2＝500f，第三存储电容C3＝200f，第四存储电容C4＝500f；第三晶体管M3、第四晶体管M4、第七晶体管M7、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十八晶体管M18、第二十晶体管M20、第二十三晶体管M23、第二十四晶体管M24、第二十七晶体管M27、第二十八晶体管M28、第二十九晶体管M29、第三十晶体管M30均为N型晶体管，第一晶体管M1、第二晶体管M2、第五晶体管M5、第六晶体管M6、第八晶体管M8、第十晶体管M10、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十九晶体管M19、第二十一晶体管M21、第二十二晶体管M22、第二十五晶体管M25、第二十六晶体管M26、第三十一晶体管M31、第三十二晶体管M32均为P型晶体管为例对第十一种示例中的移位寄存器进行仿真，应当理解，在实际产品的使用中可以根据实际需求对以上参数进行调整。

在第十一种示例中，第一逻辑门5、第二逻辑门6和第三逻辑门7均为或非门。第一至第三十二晶体管的连接方式采用上述连接方式，在此不再赘述。

接下来对第十一种示例移位寄存器的工作过程进行描述。参照图26、图28及图29，利用第十一种示例中的移位寄存器生成时钟信号的每一时钟周期信号的步骤包括：

第一阶段，第一输入信号端写入的第一输入信号为低电平信号，第一信号生成子电路1的输出端OUT1输出高电平信号，第二信号生成子电路2的输出端OUT2输出高电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门和三个或非门最终输出高电平信号G1。

第二阶段，第一输入信号端写入的第一输入信号为高电平信号，第一信号生成子电路1的输出端OUT1输出低电平信号，由于第五晶体管和第十三晶体管的栅极电压的不同，第二节点的放电速度会更慢，因此，第二信号生成子电路2的输出端OUT2继续输出高电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门和三个或非门最终输出低电平信号G1。

第三阶段，第一输入信号端继续写入高电平信号，第一信号生成子电路1的输出端OUT1输出低电平信号，第二信号生成子电路2的输出端OUT2输出低电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门和三个或非门最终输出高电平信号G1。

上述三个阶段为一行GOA电路的具体驱动过程，将多个GOA电路级联，下一行的GOA电路在上一行GOA电路的输出信号的控制下继续输出具有一定占空比的方波信号。

第十二种示例:图27为本公开实施例的第十二种示例的移位寄存器的示意图；如图27所示，该移位寄存器包括第一信号生成子电路1、第二信号生成子电路2、第一非门3、第二非门4、第一逻辑门5、第二逻辑门6和第三逻辑门7，第十二种示例与第十一种示例的区别在于不包括第六晶体管M6和第十四晶体管M14,减少了晶体管的数量，但是由于第六晶体管M6和第十四晶体管M14可以加快电路放电的过程，因此第二种示例中的输出信号G2的上升时间(Rise Time，Tr)和下降时间(Fall，Tf)会增加。。其中，以下仅以第一电平信号VSS＝-10V，第二电平信号VDD＝10V，第三电平信号LVSS＝-20V，第四电平信号VGH＝20V，第二输入信号DataA＝5V，第三输入信号DataB＝6.8V；第一存储电容C1＝200f，第二存储电容C2＝500f，第三存储电容C3＝200f，第四存储电容C4＝500f；第三晶体管M3、第四晶体管M4、第七晶体管M7、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十八晶体管M18、第二十晶体管M20、第二十三晶体管M23、第二十四晶体管M24、第二十七晶体管M27、第二十八晶体管M28、第二十九晶体管M29、第三十晶体管M30均为N型晶体管，第一晶体管M1、第二晶体管M2、第五晶体管M5、第六晶体管M6、第八晶体管M8、第十晶体管M10、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十九晶体管M19、第二十一晶体管M21、第二十二晶体管M22、第二十五晶体管M25、第二十六晶体管M26、第三十一晶体管M31、第三十二晶体管M32均为P型晶体管为例对第十二种示例中的移位寄存器进行仿真，应当理解，在实际产品的使用中可以根据实际需求对以上参数进行调整。

在第十二种示例中，第一逻辑门5、第二逻辑门6和第三逻辑门7均为或非门。第一至第三十二晶体管的连接方式采用上述连接方式，在此不再赘述。

接下来对第十二种示例移位寄存器的工作过程进行描述。参照图27、图28及图29，利用第十二种示例中的移位寄存器生成时钟信号的每一时钟周期信号的步骤包括：

第一阶段，第一输入信号端写入的第一输入信号为低电平信号，第一信号生成子电路1的输出端OUT1输出高电平信号，第二信号生成子电路2的输出端OUT2输出高电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门和三个或非门最终输出高电平信号G1。

第二阶段，第一输入信号端写入的第一输入信号为高电平信号，第一信号生成子电路1的输出端OUT1输出低电平信号，由于第五晶体管和第十三晶体管的栅极电压的不同，第二节点的放电速度会更慢，因此，第二信号生成子电路2的输出端OUT2继续输出高电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门和三个或非门最终输出低电平信号G1。

第三阶段，第一输入信号端继续写入高电平信号，第一信号生成子电路1的输出端OUT1输出低电平信号，第二信号生成子电路2的输出端OUT2输出低电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门和三个或非门最终输出高电平信号G1。

上述三个阶段为一行GOA电路的具体驱动过程，将多个GOA电路级联，下一行的GOA电路在上一行GOA电路的输出信号的控制下继续输出具有一定占空比的方波信号，如图30所示。

第十三种示例:图31为本公开实施例的第十三种示例的移位寄存器的示意图；如图31所示，该移位寄存器包括第一信号生成子电路1、第二信号生成子电路2、第一非门3、第二非门4、第一逻辑门5、第二逻辑门6和第三逻辑门7。其中，以下仅以第一电平信号VSS＝-10V，第二电平信号VDD＝10V，第三电平信号LVSS＝-20V，第四电平信号VGH＝20V，第二输入信号DataA＝5V，第三输入信号DataB＝6.8V；第一存储电容C1＝200f，第二存储电容C2＝500f，第三存储电容C3＝200f，第四存储电容C4＝500f；第一晶体管M1、第三晶体管M3、第四晶体管M4、第十三晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十八晶体管M18、第二十晶体管M20、第二十一晶体管M21、第二十二晶体管M22、第二十五晶体管M25、第二十六晶体管M26、第二十九晶体管M29、第三十晶体管M30均为N型晶体管，第二晶体管M2、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第十晶体管M10、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十十三晶体管M19、第二十三晶体管M23、第二十四晶体管M24、第二十七晶体管M27、第二十八晶体管M28、第三十一晶体管M31、第三十二晶体管M32均为P型晶体管为例对第十三种示例中的移位寄存器进行仿真，应当理解，在实际产品的使用中可以根据实际需求对以上参数进行调整。

在第十三种示例中，第一逻辑门5和第二逻辑门6均为与门，第三逻辑门7为或门。第一至第三十二晶体管的连接方式采用上述连接方式，在此不再赘述。

接下来对第十三种示例移位寄存器的工作过程进行描述。参照图31、图33及图34，利用第十三种示例中的移位寄存器生成时钟信号的每一时钟周期信号的步骤包括：

第一阶段，第一输入信号端写入的第一输入信号为高电平信号，第一信号生成子电路1的输出端OUT1输出高电平信号，第二信号生成子电路2的输出端OUT2输出高电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门、两个与门和一个或门最终输出低电平信号G1。

第二阶段，第一输入信号端写入的第一输入信号为低电平信号，第一信号生成子电路1的输出端OUT1输出低电平信号，由于第五晶体管和第十三晶体管的栅极电压的不同，第二节点的放电速度会更慢，因此，第二信号生成子电路2的输出端OUT2继续输出高电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门、两个与门和一个或门最终输出高电平信号G1。

第三阶段，第一输入信号端继续写入低电平信号，第一信号生成子电路1的输出端OUT1输出低电平信号，第二信号生成子电路2的输出端OUT2输出低电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门、两个与门和一个或门最终输出低电平信号G1。

上述三个阶段为一行GOA电路的具体驱动过程，将多个GOA电路级联，下一行的GOA电路在上一行GOA电路的输出信号的控制下继续输出具有一定占空比的方波信号。

第十四种示例:图32为本公开实施例的第十四种示例的移位寄存器的示意图；如图32所示，该移位寄存器包括第一信号生成子电路1、第二信号生成子电路2、第一非门3、第二非门4、第一逻辑门5、第二逻辑门6和第三逻辑门7，第十四种示例与第十三种示例的区别在于不包括第六晶体管M6和第十四晶体管M14,减少了晶体管的数量，但是由于第六晶体管M6和第十四晶体管M14可以加快电路放电的过程，因此第二种示例中的输出信号G2的上升时间(Rise Time，Tr)和下降时间(Fall，Tf)会增加。。其中，以下仅以第一电平信号VSS＝-10V，第二电平信号VDD＝10V，第三电平信号LVSS＝-20V，第四电平信号VGH＝20V，第二输入信号DataA＝5V，第三输入信号DataB＝6.8V；第一存储电容C1＝200f，第二存储电容C2＝500f，第三存储电容C3＝200f，第四存储电容C4＝500f；第一晶体管M1、第三晶体管M3、第四晶体管M4、第十三晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十八晶体管M18、第二十晶体管M20、第二十一晶体管M21、第二十二晶体管M22、第二十五晶体管M25、第二十六晶体管M26、第二十九晶体管M29、第三十晶体管M30均为N型晶体管，第二晶体管M2、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第十晶体管M10、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十十三晶体管M19、第二十三晶体管M23、第二十四晶体管M24、第二十七晶体管M27、第二十八晶体管M28、第三十一晶体管M31、第三十二晶体管M32均为P型晶体管为例对第十三种示例中的移位寄存器进行仿真，应当理解，在实际产品的使用中可以根据实际需求对以上参数进行调整。

在第十四种示例中，第一逻辑门5和第二逻辑门6均为与门，第三逻辑门7为或门。第一至第三十二晶体管的连接方式采用上述连接方式，在此不再赘述。

接下来对第十四种示例移位寄存器的工作过程进行描述。参照图32、图33及图34，利用第十四种示例中的移位寄存器生成时钟信号的每一时钟周期信号的步骤包括：

第一阶段，第一输入信号端写入的第一输入信号为高电平信号，第一信号生成子电路1的输出端OUT1输出高电平信号，第二信号生成子电路2的输出端OUT2输出高电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门、两个与门和一个或门最终输出低电平信号G1。

第二阶段，第一输入信号端写入的第一输入信号为低电平信号，第一信号生成子电路1的输出端OUT1输出低电平信号，由于第五晶体管和第十三晶体管的栅极电压的不同，第二节点的放电速度会更慢，因此，第二信号生成子电路2的输出端OUT2继续输出高电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门、两个与门和一个或门最终输出高电平信号G1。

第三阶段，第一输入信号端继续写入低电平信号，第一信号生成子电路1的输出端OUT1输出低电平信号，第二信号生成子电路2的输出端OUT2输出低电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门、两个与门和一个或门最终输出低电平信号G1。

上述三个阶段为一行GOA电路的具体驱动过程，将多个GOA电路级联，下一行的GOA电路在上一行GOA电路的输出信号的控制下继续输出具有一定占空比的方波信号，如图35所示。

第十五种示例:图36为本公开实施例的第十五种示例的移位寄存器的示意图；如图36所示，该移位寄存器包括第一信号生成子电路1、第二信号生成子电路2、第一非门3、第二非门4、第一逻辑门5、第二逻辑门6和第三逻辑门7。其中，以下仅以第一电平信号VSS＝-10V，第二电平信号VDD＝10V，第三电平信号LVSS＝-20V，第四电平信号VGH＝20V，第二输入信号DataA＝5V，第三输入信号DataB＝6.8V；第一存储电容C1＝200f，第二存储电容C2＝500f，第三存储电容C3＝200f，第四存储电容C4＝500f；第三晶体管M3、第四晶体管M4、第七晶体管M7、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十八晶体管M18、第二十晶体管M20、第二十三晶体管M23、第二十四晶体管M24、第二十七晶体管M27、第二十八晶体管M28、第二十九晶体管M29、第三十晶体管M30均为N型晶体管，第一晶体管M1、第二晶体管M2、第五晶体管M5、第六晶体管M6、第八晶体管M8、第十晶体管M10、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十九晶体管M19、第二十一晶体管M21、第二十二晶体管M22、第二十五晶体管M25、第二十六晶体管M26、第三十一晶体管M31、第三十二晶体管M32均为P型晶体管为例对第十五种示例中的移位寄存器进行仿真，应当理解，在实际产品的使用中可以根据实际需求对以上参数进行调整。

在第十五种示例中，第一逻辑门5和第二逻辑门6均为与门，第三逻辑门7为或非门。第一至第三十二晶体管的连接方式采用上述连接方式，在此不再赘述。

接下来对第十五种示例移位寄存器的工作过程进行描述。参照图36、图38及图39，利用第十五种示例中的移位寄存器生成时钟信号的每一时钟周期信号的步骤包括：

第一阶段，第一输入信号端写入的第一输入信号为低电平信号，第一信号生成子电路1的输出端OUT1输出高电平信号，第二信号生成子电路2的输出端OUT2输出高电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门、两个与门和一个或非门最终输出高电平信号G1。

第二阶段，第一输入信号端写入的第一输入信号为高电平信号，第一信号生成子电路1的输出端OUT1输出低电平信号，由于第五晶体管和第十三晶体管的栅极电压的不同，第二节点的放电速度会更慢，因此，第二信号生成子电路2的输出端OUT2继续输出高电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门、两个与门和一个或非门最终输出低电平信号G1。

第三阶段，第一输入信号端继续写入高电平信号，第一信号生成子电路1的输出端OUT1输出低电平信号，第二信号生成子电路2的输出端OUT2输出低电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门、两个与门和一个或非门最终输出高电平信号G1。

上述三个阶段为一行GOA电路的具体驱动过程，将多个GOA电路级联，下一行的GOA电路在上一行GOA电路的输出信号的控制下继续输出具有一定占空比的方波信号。

第十六种示例:图37为本公开实施例的第十六种示例的移位寄存器的示意图；如图37所示，该移位寄存器包括第一信号生成子电路1、第二信号生成子电路2、第一非门3、第二非门4、第一逻辑门5、第二逻辑门6和第三逻辑门7，第十六种示例与第十五种示例的区别在于不包括第六晶体管M6和第十四晶体管M14,减少了晶体管的数量，但是由于第六晶体管M6和第十四晶体管M14可以加快电路放电的过程，因此第二种示例中的输出信号G2的上升时间(Rise Time，Tr)和下降时间(Fall，Tf)会增加。。其中，以下仅以第一电平信号VSS＝-10V，第二电平信号VDD＝10V，第三电平信号LVSS＝-20V，第四电平信号VGH＝20V，第二输入信号DataA＝5V，第三输入信号DataB＝6.8V；第一存储电容C1＝200f，第二存储电容C2＝500f，第三存储电容C3＝200f，第四存储电容C4＝500f；第三晶体管M3、第四晶体管M4、第七晶体管M7、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十八晶体管M18、第二十晶体管M20、第二十三晶体管M23、第二十四晶体管M24、第二十七晶体管M27、第二十八晶体管M28、第二十九晶体管M29、第三十晶体管M30均为N型晶体管，第一晶体管M1、第二晶体管M2、第五晶体管M5、第六晶体管M6、第八晶体管M8、第十晶体管M10、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十九晶体管M19、第二十一晶体管M21、第二十二晶体管M22、第二十五晶体管M25、第二十六晶体管M26、第三十一晶体管M31、第三十二晶体管M32均为P型晶体管为例对第十六种示例中的移位寄存器进行仿真，应当理解，在实际产品的使用中可以根据实际需求对以上参数进行调整。

在第十六种示例中，第一逻辑门5和第二逻辑门6均为或非门，第三逻辑门7为或非门。第一至第三十二晶体管的连接方式采用上述连接方式，在此不再赘述。

接下来对第十六种示例移位寄存器的工作过程进行描述。参照图37、图38及图39，利用第十六种示例中的移位寄存器生成时钟信号的每一时钟周期信号的步骤包括：

第一阶段，第一输入信号端写入的第一输入信号为低电平信号，第一信号生成子电路1的输出端OUT1输出高电平信号，第二信号生成子电路2的输出端OUT2输出高电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门、两个或非门和一个或门最终输出高电平信号G1。

第二阶段，第一输入信号端写入的第一输入信号为高电平信号，第一信号生成子电路1的输出端OUT1输出低电平信号，由于第五晶体管和第十三晶体管的栅极电压的不同，第二节点的放电速度会更慢，因此，第二信号生成子电路2的输出端OUT2继续输出高电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门、两个或非门和一个或门最终输出低电平信号G1。

第三阶段，第一输入信号端继续写入高电平信号，第一信号生成子电路1的输出端OUT1输出低电平信号，第二信号生成子电路2的输出端OUT2输出低电平信号，之后输出端OUT1的信号和输出端OUT2的信号依次经过两个非门、两个或非门和一个或门最终输出高电平信号G1。

上述三个阶段为一行GOA电路的具体驱动过程，将多个GOA电路级联，下一行的GOA电路在上一行GOA电路的输出信号的控制下继续输出具有一定占空比的方波信号，如图40所示。

第二方面，本公开实施例提供了一种像素驱动电路，该像素驱动电路包括级联的多个如上述任一实施例提供的移位寄存器，本级所述移位寄存器的信号输入端连接上一级所述移位寄存器的信号输出端。其实现原理与上述的移位寄存器的工作原理类似，在此不再进行赘述。

第三方面，本公开实施例提供了一种显示装置，该显示装置包括如上述任一实施例提供的像素驱动电路，该显示装置可以为电视机、手机、显示器、笔记本电脑、导航仪等任何具有显示功能的产品或部件。其实现原理与上述的移位寄存器及栅极驱动电路的实现原理类似，在此不再赘述。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (22)

1.一种移位寄存器，其包括：

第一信号生成子电路，其具有输入端和输出端，所述第一信号生成子电路被配置为响应于所述第一输入信号，将第一电平信号或者第二电平信号传输至输出端；

第二信号生成子电路，其具有输入端和输出端，所述第二信号生成子电路被配置为响应于所述第一输入信号，将第一电平信号或者第二电平信号传输至输出端；所述第一信号生成子电路的输出信号和所述第二信号生成子电路的输出信号的有效电平相同，均为第一电平信号或者第二电平信号，且所述第二信号生成子电路的输出信号的有效电平的起始时刻与所述第一信号生成子电路的输出信号的有效电平的起始时刻相差预设时长；

第一非门，其具有输入端和输出端，所述第一非门的输入端连接所述第一信号生成子电路的输出端；

第二非门，其具有输入端和输出端，所述第二非门的输入端连接所述第二信号生成子电路的输出端；所述第二非门与所述第一非门的结构相同；

第一逻辑门，其具有第一输入端、第二输入端和输出端，所述第一输入端连接所述第一信号生成子电路的输出端，所述第二输入端连接所述第二非门的输出端；所述第一逻辑门为或非门或者与门；

第二逻辑门，其具有第一输入端、第二输入端和输出端，所述第一输入端连接所述第一非门的输出端，所述第二输入端连接所述第二信号生成子电路的输出端；所述第二逻辑门与所述第一逻辑门成镜像对称；

第三逻辑门，其具有第一输入端、第二输入端和输出端，所述第一输入端连接所述第一逻辑门的输出端，所述第二输入端连接所述第二逻辑门的输出端；所述第三逻辑门为或门或者或非门。

2.根据权利要求1所述的移位寄存器，其中，所述第一信号生成子电路包括：

第一输出子电路，被配置为响应于所述第一输入信号，将第二电平信号传输至输出端输出；

第二输出子电路，被配置为响应于第一节点的电压，将第一电平信号传输至输出端输出；

第一存储子电路，被配置为根据所述第一节点电压和所述第二电平信号，控制所述第二输出子电路的工作时长；

第二存储子电路，被配置为根据所述输出端的电压和所述第二电平信号的电压，控制所述第一输出子电路的工作时长；

第一控制子电路，被配置为响应于第一输入信号的电压和第二输入信号的电压，控制第一节点的充电或者放电的速度；或者，所述第一控制子电路，被配置为响应于第一输入信号的电压、第二输入信号的电压和所述第一信号生成子电路的输出端的电压，控制第一节点充电或者放电的速度；

所述第一节点为所述第一存储子电路、第二输出子电路和第一控制子电路的连接节点。

3.根据权利要求2所述的移位寄存器，其中，

所述第一输出子电路包括第一晶体管，所述第一晶体管的控制极连接所述第一输入信号端，第一极连接所述第二电平信号端，第二极连接所述第一信号生成子电路的输出端。

4.根据权利要求2所述的移位寄存器，其中，

所述第二输出子电路包括第三晶体管，所述第三晶体管的控制极连接所述第一节点，第一极连接所述第一电平信号端，第二极连接所述第一信号生成子电路的输出端。

5.根据权利要求2所述的移位寄存器，其中，

所述第一存储子电路包括第一存储电容，所述第一存储电容的一极连接所述第一信号生成子电路的输出端，另一极连接所述第二电平信号端。

6.根据权利要求2所述的移位寄存器，其中，

所述第二存储子电路包括第二存储电容，所述第二存储电容的一极连接所述第一节点，另一极连接所述第二电平信号端。

7.根据权利要求2所述的移位寄存器，其中，当所述第一控制子电路被配置为响应于第一输入信号的电压和第二输入信号的电压时，

所述第一控制子电路包括第二晶体管、第四晶体管、第五晶体管、第七晶体管和第八晶体管，所述第二晶体管的控制极和第二极均连接第三节点，所述第二晶体管的第一极连接所述第一节点，所述第四晶体管的控制极连接所述第三节点，所述第四晶体管的第一极连接所述第一节点，所述第四晶体管的第二极连接所述第五晶体管的第一极，所述第五晶体管的控制极连接所述第二输入信号，所述第五晶体管的第二极连接所述第二电平信号端，所述第七晶体管的控制极和第一极均连接第三电平信号，所述第七晶体管的第二极连接所述第八晶体管的第一极，所述第八晶体管的控制极连接所述第一输入信号端，所述第八晶体管的第二极连接所述第二电平信号端；

所述第三节点为所述第二晶体管的控制极、所述第二晶体管的第二极、所述第四晶体管的控制极、所述第七晶体管的第二极和所述第八晶体管的第一极的连接节点。

8.根据权利要求7所述的移位寄存器，其中，当所述第一控制子电路被配置为响应于第一输入信号的电压、第二输入信号的电压和所述第一信号生成子电路的输出端的电压时，所述第一控制子电路还包括：第六晶体管；

所述第六晶体管的控制极连接所述第一信号生成子电路的输出端，第一极连接所述第四晶体管的第二极和所述第五晶体管的第一极，第二极连接所述第二电平信号端。

9.根据权利要求1所述的移位寄存器，其中，所述第二信号生成子电路包括：

第三输出子电路，被配置为响应于所述第一输入信号，将第二电平信号传输至所述第二信号生成子电路的输出端输出；

第四输出子电路，被配置为响应于第二节点的电压，将第一电平信号传输至所述第二信号生成子电路的输出端输出；

第三存储子电路，被配置为根据所述第二节点电压和所述第二电平信号，控制所述第四输出子电路的工作时长；

第四存储子电路，被配置为根据所述第二信号生成子电路的输出端的电压和所述第二电平信号的电压，控制所述第三输出子电路的工作时长；

第二控制子电路，被配置为响应于第一输入信号和第三输入信号，控制第二节点的充电或者放电的速度；或者，所述第二控制子电路，被配置为响应于第一输入信号、第三输入信号和所述第二信号生成子电路的输出端的电压，控制第二节点充电或者放电的速度；

所述第二节点为所述第三存储子电路、第四输出子电路和第二控制子电路的连接节点。

10.根据权利要求9所述的移位寄存器，其中，

所述第三输出子电路包括第九晶体管，所述第九晶体管的控制极连接所述第一输入信号端，第一极连接所述第二电平信号端，第二极连接所述的第二信号生成子电路的输出端。

11.根据权利要求9所述的移位寄存器，其中，

所述第四输出子电路包括第十一晶体管，所述第十一晶体管的控制极连接所述第一节点，第一极连接所述第一电平信号端，第二极连接所述的第二信号生成子电路的输出端。

12.根据权利要求9所述的移位寄存器，其中，

所述第三存储子电路包括第三存储电容，所述第三存储电容的一极连接所述的第二信号生成子电路的输出端，另一极连接所述第二电平信号端。

13.根据权利要求9所述的移位寄存器，其中，

所述第四存储子电路包括第四存储电容，所述第四存储电容的一极连接所述第一节点，另一极连接所述第二电平信号端。

14.根据权利要求9所述的移位寄存器，其中，当第二控制子电路被配置为响应于第一输入信号和第三输入信号时，

所述第二控制子电路包括第十晶体管、第十二晶体管、第十三晶体管、第十五晶体管和第十六晶体管，所述第十晶体管的控制极和第二极均连接所述第四节点，所述第十晶体管的第一极连接所述第二节点，所述第十二晶体管的控制极连接所述第四节点，所述第十二晶体管第一极连接所述第二节点，所述第十二晶体管的第二极连接所述第十三晶体管的第一极，所述第十三晶体管的控制极连接所述第三输入信号，所述第十三晶体管的第二极连接所述第二电平信号端，所述第十五晶体管的控制极和第一极均连接第三电平信号，所述第十五晶体管的第二极连接所述第四节点，所述第十六晶体管的控制极连接所述第一输入信号端，所述第十六晶体管的第一极连接所述第四节点，所述第十六晶体管的第二极连接所述第二电平信号端；

所述第四节点为所述第十晶体管的控制极、所述第十晶体管的第二极、所述第十二晶体管的控制极、所述第十五晶体管的第二极和所述第十六晶体管的第一极的连接节点。

15.根据权利要求14所述的移位寄存器，其中，当所述第二控制子电路被配置为响应于所述第一输入信号、所述第三输入信号和所述第二信号生成子电路的输出端的电压时，所述第二控制子电路还包括：第十四晶体管；

所述第十四晶体管的控制极连接所述第二信号生成子电路的输出端，第一极连接所述第十二晶体管的第二极和所述第十三晶体管的第一极，第二极连接所述第二电平信号端。

16.根据权利要求1所述的移位寄存器，其中，所述第一非门包括第十七晶体管和第十八晶体管；

所述第十七晶体管的控制极与所述第十八晶体管的控制极的连接节点为所述第一非门的输入端，所述第十七晶体管的第二极与所述第十八晶体管的第二极的连接节点为所述第一非门的输出端；

所述第十七晶体管的第一极连接所述第一电平信号端；

所述第十八晶体管的第一极连接所述第二电平信号端；

所述第十七晶体管和所述第十八晶体管的开关特性相反。

17.根据权利要求1所述的移位寄存器，其中，所述第二非门包括第十九晶体管和第二十晶体管；

所述第十九晶体管的控制极与所述第二十晶体管的控制极的连接节点为所述第二非门的输入端，所述第十九晶体管的第二极与所述第二十晶体管的第二极的连接节点为所述第二非门的输出端；

所述第十九晶体管的第一极连接所述第一电平信号端；

所述第二十晶体管的第一极连接所述第二电平信号端；

所述第十九晶体管和所述第二十晶体管的开关特性相反。

18.根据权利要求1所述的移位寄存器，其中，

所述第一逻辑门包括第二十一晶体管、第二十二晶体管、第二十三晶体管和第二十四晶体管；

所述第二十一晶体管的控制极与所述第二十四晶体管的控制极的连接节点为所述第一逻辑门的第一输入端，所述第二十二晶体管的控制极与所述第二十三晶体管的控制极的连接节点为所述第一逻辑门的第二输入端，所述第二十二晶体管的第二极、所述第二十三晶体管的第一极与所述第二十四晶体管的第一极的连接节点为所述第一逻辑门的输出端；

所述第二十一晶体管的第一极连接所述第一电平信号端，第二极连接所述第二十二晶体管的第一极；

所述第二十二晶体管的第一极连接所述第二十一晶体管的第二极；

所述第二十三晶体管的第二极连接所述第二电平信号端；

所述第二十四晶体管的第二极连接所述第二电平信号端；

所述第二十一晶体管和所述第二十二晶体管的开关特性相同，所述第二十三晶体管和所述第二十四晶体管的开关特性相同，所述第二十一晶体管和所述第二十三晶体管的开关特性相反。

19.根据权利要求1所述的移位寄存器，其中，

所述第二逻辑门包括第二十五晶体管、第二十六晶体管、第二十七晶体管和第二十八晶体管；

所述第二十六晶体管的控制极与所述第二十七晶体管的控制极的连接节点为所述第二逻辑门的第一输入端，所述第二十五晶体管的控制极与所述第二十八晶体管的控制极的连接节点为所述第二逻辑门的第二输入端，所述第二十六晶体管的第一极、所述第二十七晶体管的第二极与所述第二十八晶体管的第二极的连接节点为所述第二逻辑门的输出端；

所述第二十五晶体管的第一极连接所述第二十六晶体管的第二极，第二极连接所述第一电平信号端；

所述第二十六晶体管的第二极连接所述第二十五晶体管的第一极；

所述第二十七晶体管的第一极连接所述第二电平信号端；

所述第二十八晶体管的第一极连接所述第二电平信号端；

所述第二十五晶体管和所述第二十六晶体管的开关特性与所述第二十一晶体管的开关特性相同，所述第二十七晶体管和所述第二十八晶体管的开关特性与所述第二十三晶体管的开关特性相同，所述第二十五晶体管和所述第二十七晶体管的开关特性相反。

20.根据权利要求1所述的移位寄存器，其中，

所述第三逻辑门包括第二十九晶体管、第三十晶体管、第三十一晶体管和第三十二晶体管；

所述第二十九晶体管的控制极与所述第三十一晶体管的控制极的连接节点为所述第三逻辑门的第一输入端，所述第三十晶体管的控制极与所述第三十二晶体管的控制极的连接节点为所述第三逻辑门的第二输入端，所述第二十九晶体管的第二极、所述第三十晶体管的第二极与所述第三十一晶体管的第一极的连接节点为所述第三逻辑门的输出端；

所述第二十九晶体管的第一极连接所述第一电平信号端；

所述第三十晶体管的第一极连接所述第一电平信号端；

所述第三十一晶体管的第二极连接所述第三十二晶体管的第一极；

所述第三十二晶体管的第一极连接所述第三十一晶体管的第二极，第二极连接所述第二电平信号端；

所述第二十九晶体管和所述第三十晶体管的开关特性相同，所述第三十一晶体管和所述第三十二晶体管开关特性相同，所述第二十九晶体管和所述第三十一晶体管的开关特性相反。

21.一种像素驱动电路，其中，所述像素驱动电路包括：级联的多个权利要求1-20中任一项所述的移位寄存器；

本级所述移位寄存器的信号输入端连接上一级所述移位寄存器的信号输出端。

22.一种显示装置，其中，所述显示装置包括权利要求22中所述的像素驱动电路。