CN117133777A - 薄膜晶体管基板、其制造方法以及包括其的显示设备 - Google Patents

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Abstract

提供一种薄膜晶体管基板、其制造方法以及包括其的显示设备。所公开为一种薄膜晶体管基板，其包括：在基底基板上的第一薄膜晶体管和第二薄膜晶体管，第一薄膜晶体管的第一有源层包括交叠于第一栅电极的第一沟道部和第一导电部渗透区域，第二薄膜晶体管的第二有源层包括交叠于第二栅电极的第二沟道部和第二导电部渗透区域，并且第一导电部渗透区域的长度比第二导电部渗透区域更长。

Description

薄膜晶体管基板、其制造方法以及包括其的显示设备
技术领域
本公开涉及一种薄膜晶体管基板、其制造方法以及包括其的显示设备。
背景技术
薄膜晶体管一般可以被划分成使用非晶硅作为有源层的非晶硅薄膜晶体管、使用多晶硅作为有源层的多晶硅薄膜晶体管、使用氧化物半导体作为有源层的氧化物半导体薄膜晶体管、以及使用诸如化合物半导体等的另一种半导体作为有源层的其他半导体薄膜晶体管。
氧化物半导体薄膜晶体管具有相对大的根据氧含量的电阻变化，具有能够容易地获得期望的物理性质的优点。此外，在氧化物半导体薄膜晶体管的制造工艺中，构成有源层的氧化物可以在相对低的温度下形成，因此制造成本较低。因为由于氧化物的特性氧化物半导体可以是透明的，因此其对于实现透明显示设备也是有利的。
在背景部分中提供的描述不应仅仅因为其在背景部分中提出或与背景部分相关联地提出而被假设为现有技术。背景部分可能包括描述本主题技术的一个或更多个方面的信息。
发明内容
当薄膜晶体管基板被应用于具有高像素密度的显示装置时，薄膜晶体管的栅极长度沟道长度可能根据布局结构而受限，因而难以确保电特性余裕。
例如，在薄膜晶体管基板包含多个传统的薄膜晶体管的情况下，由于所有薄膜晶体管具有相同或相似的有源层导电部和导电部渗透区域，所以根据栅电极的长度的缩短的阈值电压变化的电行为是类似的。结果，难以同时实现具有受到抑制的诸如热载流子应力HCS、漏致势垒降低DIBL和阈值电压滚降现象之类的短沟道效应的薄膜晶体管和要求低阈值电压的其他薄膜晶体管，并且因此难以确保工艺余裕。
本公开是鉴于上述问题或限制而做出的，并且本公开的目的在于提供一种薄膜晶体管基板，该薄膜晶体管基板单独控制具有短沟道长度的薄膜晶体管和要求低阈值电压的另一个薄膜晶体管的阈值电压，并且抑制具有短沟道长度的薄膜晶体管的短沟道效应，并且最小化或减小具有短沟道长度的薄膜晶体管与要求低阈值电压的另一个薄膜晶体管之间的阈值电压差。
本公开的目的在于提供一种针对被设置在相同平面上的多个晶体管具有不同的导电部渗透区域长度的薄膜晶体管基板、包括该薄膜晶体管基板的显示设备以及该薄膜晶体管基板的制造方法。
本公开的目的在于提供一种针对被设置在相同平面上的多个晶体管具有不同的阈值电压及诸如热载流子应力HCS、漏致势垒降低DIBL和阈值电压滚降之类的短沟道长度的电特性的薄膜晶体管基板、包括该薄膜晶体管基板的显示设备以及该薄膜晶体管基板的制造方法。
根据本公开的一方面，上述及其他目的可以通过提供以下薄膜晶体管基板来实现，该薄膜晶体管基板包括：在基底基板上的第一薄膜晶体管以及第二薄膜晶体管，所述第二薄膜晶体管与所述第一薄膜晶体管间隔开，其中，所述第一薄膜晶体管包括第一有源层和至少部分地交叠于所述第一有源层的第一栅电极，所述第二薄膜晶体管包括第二有源层和至少部分地交叠于所述第二有源层的第二栅电极，所述第一有源层包括交叠于所述第一栅电极的第一沟道部和被设置在所述第一沟道部的一侧和另一侧处的第一导电部渗透区域，所述第二有源层包括交叠于所述第二栅电极的第二沟道部和被设置在所述第二沟道部的一侧和另一侧处的第二导电部渗透区域，并且所述第一导电部渗透区域的长度比所述第二导电部渗透区域的长度更长。
根据本公开的一方面，上述及其他目的可以通过提供包括上述的薄膜晶体管基板的显示设备来实现。
根据本公开的一方面，上述及其他目的可以通过提供制造薄膜晶体管基板的方法来实现，该方法包括：在基底基板上形成第一有源层和第二有源层的步骤；在所述第一有源层和所述第二有源层上形成栅极绝缘层的步骤；形成第一栅电极以使之至少部分地交叠于所述第一有源层的步骤；形成第二栅电极以使之至少部分地交叠于所述第二有源层的步骤；对所述第一有源层执行第一杂质注入工艺的步骤；以及对所述第二有源层执行第二杂质注入工艺的步骤，其中，所述第一有源层包括交叠于所述第一栅电极的第一沟道部和被形成在所述第一沟道部的一端和另一端处的第一导电部渗透区域，所述第二有源层包括交叠于所述第二栅电极的第二沟道部和被形成在所述第二沟道部的一端和另一端处的第二导电部渗透区域，并且所述第一导电部渗透区域的长度比所述第二导电部渗透区域的长度更长。
应理解，前述一般描述和后述详细描述都是示例性和说明性的，并且旨在提供对要求保护的发明构思的进一步说明。
附图说明
本公开的上述及其他目的、特征和其他优点将从结合附图所做的以下详细描述中得到更加清楚的理解，其中：
图1为根据本说明书的示例性实施方式的薄膜晶体管基板的截面图。
图2A为根据本说明书的示例性实施方式的薄膜晶体管基板的第一薄膜晶体管的截面图。
图2B示出了根据本说明书的示例性实施方式的薄膜晶体管基板的第一薄膜晶体管的垂直方向上的离子注入浓度。
图3A为根据本说明书的示例性实施方式的薄膜晶体管基板的第二薄膜晶体管的截面图。
图3B和图3C示出了根据本说明书的示例性实施方式的薄膜晶体管基板的第二薄膜晶体管的垂直方向上的杂质浓度。
图4示出了根据本说明书的示例性实施方式的薄膜晶体管基板的第一薄膜晶体管和第二薄膜晶体管的有源层的杂质浓度。
图5示出了根据本说明书的示例性实施方式的薄膜晶体管基板的第一薄膜晶体管和第二薄膜晶体管的根据栅极长度的阈值电压的变化曲线。
图6为根据本说明书的另一示例性实施方式的薄膜晶体管基板的截面图。
图7A至图7D示出了根据本说明书的示例性实施方式的制造薄膜晶体管基板的方法。
图8A至图8D示出了根据本说明书的另一示例性实施方式的制造薄膜晶体管基板的方法。
图9为根据本说明书的另一示例性实施方式的显示设备的示意图。
图10为图9的任意一个像素的电路图。
图11为图10的像素的平面图。
图12为沿着图10的I-I′线截取的截面图。
图13至图15为根据本说明书的另一示例性实施方式的显示设备的任意一个像素的电路图。
在整个附图和具体实施方式中，除非另有描述，否则相同的附图标记应被理解为指代相同的元件、特征和结构。为了清晰、图示和便利性，这些元件的相对尺寸和描述可能被夸大。
具体实施方式
本公开的优点和特征及其实现方法将通过参照附图描述的以下实施方式来被阐明。然而，本公开可以以不同的形态被实施，并且不应该被解释为限于在此阐述的实施方式。相反，这些实施方式被提供是为了使得本公开将会彻底和完整，并且向本领域普通技术人员完整传达本公开的范围。此外，本公开仅通过权利要求书的范围来被限定。
在以下描述中，当与本文献相关的公知功能或配置的详细描述被确定为会不必要地模糊发明构思的要点时，可能省略其详细描述。所描述的处理步骤和/或操作的进程仅是示例，然而，步骤和/或操作的顺序并不限于本文阐述的顺序，并且可以按照本领域已知的方式改变，必须以特定顺序进行的步骤和/或操作除外。在以下解释中使用的各元件的名称可能只是为了撰写说明书的便利性而选择的，并且因此可能与实际产品中使用的名称不同。
在用于描述本公开实施方式的附图中公开的形状、大小、比例、角度和数量仅为示例，因而本公开不限于所示出的细节。贯穿全文，相同的附图标记指代相同的元件。在以下描述中，当对相关已知功能或配置的详细描述被确定为不必要地模糊本公开的要点时，该详细描述将被省略。
在本文中被描述为示例的实现方式并不必须被技术为相对于其它实现方式而言是优选的或有利的。
在使用本说明书中描述的“包括”、“具有”和“包含”的情况下，还可以存在另一个部分，除非使用了“仅”。单数形式的术语可以包括复数形式，除非另有说明。
在解释元件时，元件被解释为包括误差区域，即便没有其明确描述。
在描述位置关系时，例如，当位置顺序被描述为“上”、“上方”、“下方”、"以下"和“挨着”时，可以包括其间无接触的情况，除非使用了“仅”或“直接”。例如，当一个元件或层设置在另一元件或层“上”时，在其间可以插置第三元件或层。
在本文中可能使用诸如“下方”、“下部”、“上方”、“上部”等的术语来如附图中所示地描述元件之间的关系。将理解，这些术语是空间相对的，并且基于附中所描绘的朝向。
如果提及第一元件被定位在第二元件“上”，则不意指第一元件在图中实质上被定位在第二元件上方。相关对象的上部和下部可以根据对象的朝向而改变。因此，在图中或在实际配置中，第一元件被定位在第二元件“上”的情况包括第一元件被定位在第二元件“下方”的情况以及第一元件被定位在第二元件“上方”的情况。
在描述时间关系时，例如，当时间顺序被描述为“之后”、“随后”、“接着”和“之前”时，可以包括不连续的情况，除非使用了“仅”或“直接”。
将理解，尽管在本文中可能使用术语“第一”、“第二”、“A”、“B”、“(a)”和“b”等来描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于区分一个元件与另一个元件。例如，第一元件可以被命名为第二元件，并且类似地，第二元件可以被命名为第一元件。
应当理解，术语“至少一个”包括与任何一个项目相关的所有组合。例如，“第一元件、第二元件和第三元件当中至少一个”可以包括选自第一元件、第二元件和第三元件的两个或更多个元件的所有组合以及第一元件、第二元件和第三元件中的每一个元件。
本公开的各种实施方式的特征可以部分地或整体地彼此联接或组合，并且可以以各种方式彼此交互操作或在技术上被驱动。本公开的实施方式可以彼此独立地被执行，或者可以以相互依存的关系一同被执行。
除非另有限定，否则本文中使用的所有术语(包括技术术语和科学术语)具有与示例实施方式所属领域的普通技术人员通常理解的含义相同的含义。将进一步理解，诸如在通用字典中定义的术语的术语应当被解释为具有例如与其在相关技术的上下文中的含义一致的含义，并且不应当以理想化或过于形式化的含义来解释，除非在本文中明确如此定义。例如，如本领域普通技术人员应当理解的那样，术语“部件”或“单元”可以例如应用于单独的电路或结构、集成电路、电路装置的计算块、或被配置为执行所描述的功能的任意结构。
在附图中，相同或类似的元件由相同的附图标记来指代，即使它们在不同的附图中被描绘时也是如此。
在本公开的实施方式中，为了解释的方便，源电极和漏电极被彼此区分。然而，源电极和漏电极可互换使用。因而，源电极可以为漏电极，并且漏电极可以为源电极。此外，本公开的任何一个实施方式中的源电极可以为本公开的另一个示例性实施方式中的漏电极，并且本公开的任何一个实施方式中的漏电极可以为本公开的另一个示例性实施方式中的源电极。
在本公开的一个或更多个实施方式中，为了解释的方便，源极区与源电极被区分，并且漏极区与漏电极被区分。然而，本公开的实施方式不限于该结构。例如，源极区可以为源电极，并且漏极区可以为漏电极。此外，源极区可以为漏电极，并且漏极区可以为源电极。
图1为根据本说明书的示例性实施方式的薄膜晶体管基板的截面图。
参照图1，根据本说明书的示例性实施方式的薄膜晶体管基板1包括基底基板110、在基底基板110上的第一薄膜晶体管TR1和在基底基板110上的第二薄膜晶体管TR2。在基底基板110上的薄膜晶体管的数量不限于此。作为一个示例，多于两个的薄膜晶体管可以设置在基底基板110上。根据本说明书的示例性实施方式的薄膜晶体管基板1可以包括基底基板110、缓冲层120、光阻挡层131和132、有源层A1和A2、栅极绝缘层140、栅电极G1和G2、第一层间绝缘层150、第二层间绝缘层160、源电极S1和S2以及漏电极D1和D2。
基底基板110可以为玻璃基板、可以被弯曲或被弯折的薄玻璃基板、塑料基板或硅晶片基板，但不限于此。作为一个示例，基底基板110可以是刚性基板，并且/或者可以由金属材料或无机非金属材料制成。作为塑料，可以被使用具有柔性特性的透明塑料，例如聚酰亚胺、聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚碳酸酯(PC)、聚醚砜(PES)、聚芳基酯(PAR)、聚砜(PSF)或环烯烃共聚物(COC)。当聚酰亚胺被用作基底基板110时，考虑到在基底基板110上执行高温沉积工艺，可以使用能够耐受高温的耐热性聚酰亚胺。此外，基底基板110可以由其中有机层和无机层交替层叠的多层形成。例如，基底基板110可以通过交替层叠诸如聚酰亚胺的有机层和诸如硅氧化物(SiOx)的无机层而形成。
缓冲层120可以被设置在基底基板110上，以防止来自外部的水的渗透。缓冲层120可以被公共地设置在第一薄膜晶体管TR1和第二薄膜晶体管TR2的基底基板110上。缓冲层120可以由多层膜形成，在该多层膜中，硅氧化物层SiOx、硅氮化物层SixNy和/或硅氧氮化物层SixOyNz中的一个或更多个无机膜被层压。例如，缓冲层120可以包括基底基板110上的第一缓冲层121和第一缓冲层121上的第二缓冲层122。但实施方式不限于此。作为一个示例，缓冲层120也可以由无机膜的单层形成，或者甚至根据需要而被省略。
光阻挡层131和132可以被设置在基底基板110上。
光阻挡层131和132可以通过阻挡从外部入射的光来保护有源层A1和A2和第一薄膜晶体管TR1和第二薄膜晶体管TR2。光阻挡层131和132可以由具有光阻挡特性或光反射特性的材料制成。光阻挡层131和132可以包括下部光阻挡层和上部光阻挡层，但不限于此。作为一个示例，光阻挡层131和132可以包括单一个层或者多于两层，或者甚至根据需要而被省略。光阻挡层131和132可以不被设置在基底基板110的整个表面上，而是可以仅与薄膜晶体管TR1和TR2相对应地设置，或者可以仅被设置在交叠于第一有源层A1和第二有源层A2的至少一部分上。
第一光阻挡层131可以被形成为至少部分地交叠于第一薄膜晶体管TR1的第一有源层A1或第一薄膜晶体管TR1，并且第二光阻挡层132可以被形成为至少部分地交叠于第二薄膜晶体管TR2或第二薄膜晶体管TR2的第二有源层A2。例如，第一光阻挡层131的宽度可以被形成为大于或等于第一薄膜晶体管TR1的第一有源层A1或第一薄膜晶体管TR1的宽度，并且第二光阻挡层132的宽度可以被形成为大于或等于第二薄膜晶体管TR2的第二有源层A2或第二薄膜晶体管TR2的宽度。
根据本说明书的示例性实施方式，缓冲层120可以被设置在光阻挡层131和132和基底基板110上。在图1中，光阻挡层131和132被示出为形成在基底基板110上，但是不限于此，并且光阻挡层131和132可以被形成在例如第一缓冲层121等上。作为另一示例，光阻挡层131和132可以设置在缓冲层120中。例如，光阻挡层131和132可以设置在第一缓冲层121和第二缓冲层122之间。
第一薄膜晶体管TR1包括包含氧化物半导体的第一有源层A1、被形成为在第一有源层A1上间隔开的第一栅电极G1、被设置在第一有源层A1和第一栅电极G1之间的栅极绝缘层140。
第二薄膜晶体管TR2包括包含氧化物半导体的第二有源层A2、被形成为在第二有源层A2上间隔开的第二栅电极G2和被设置在第二有源层A2和第二栅电极G2之间的栅极绝缘层140。
第一薄膜晶体管TR1的第一有源层A1和第二薄膜晶体管TR2的第二有源层A2可以被设置在缓冲层120等上。
第一薄膜晶体管TR1的第一有源层A1可以被设置为交叠于第一栅电极G1、第一源电极S1和第一漏电极D1。第一薄膜晶体管TR1的第一有源层A1包括第一沟道部A11、第一导电部A13a和A13b、以及位于第一沟道部A11和第一导电部A13a和A13b之间的第一导电部渗透区域(conductive part penetration region)A12a和A12b。
第一沟道部A11可以交叠于第一栅电极G1并且可以被定义为除了交叠于第一栅电极G1的第一导电部渗透区域A12a和A12b以外的区域。第一沟道部A11可以被设定为具有第一长度L1。
第一导电部渗透区域A12a和A12b可以被定义为被定位在第一沟道部A11的一端和另一端处且部分地交叠于第一栅电极G1的区域。这里，第一沟道部A11的一端和另一端可以意指第一沟道部A11的在第一方向X或在水平方向上的两端。第一导电部渗透区域A12a和A12b可以分别被定位在第一沟道部A11和第一导电部A13a和A13b之间。第一导电部渗透区域A12a和A12b可以被设定为具有第二长度L2，而不限于此。作为一个示例，第一导电部渗透区域A12a和A12b可以被设定为具有不同的长度。
第一导电部A13a和A13b被设置在第一沟道部A11的一侧和另一侧上。这里，第一沟道部A11的一侧和另一侧可以指第一有源层A1的以一定距离与第一沟道部A11的在第一方向X或在水平方向上的两端间隔开的部分。例如，第一薄膜晶体管TR1的第一导电部A13a和A13b可以被定义为第一有源层A1的不交叠于第一栅电极G1的区域。第一导电部A13a和A13b可以被设定为具有第三长度L3，而不限于此。在一个示例中，第一导电部A13a和A13b可以被设定为具有不同的长度。
第二薄膜晶体管TR2的第二有源层A2可以被设置为交叠于第二栅电极G2、第二源电极S2和第二漏电极D2。第二薄膜晶体管TR2的第二有源层A2包括第二沟道部A21、第二导电部A23a和A23b、以及位于第二沟道部A21和第二导电部A23a和A23b之间的第二导电部渗透区域A22a和A22b。
第二沟道部A21可以交叠于第二栅电极G2并且可以被定义为除了交叠于第二栅电极G2的第二导电部渗透区域A22a和A22b以外的区域。第二沟道部A21可以被设定为具有第四长度L4。根据本说明书的示例性实施方式，第一长度L1可以被设定为等于第四长度L4或比第四长度L4长，但是本说明书的示例性实施方式不限于此。
第二导电部渗透区域A22a和A22b可以被定义为被定位在第二沟道部A21的一端和另一端处且部分地交叠于第二栅电极G2的区域。这里，第二沟道部A21的一端和另一端可以意指第二沟道部A21的在第一方向X或在水平方向上的两端。第二导电部渗透区域A22a和A22b可以分别被定位在第二沟道部A21和第二导电部A23a和A23b之间。第二导电部渗透区域A22a和A22b可以被设定为具有第五长度L5而不限于此。作为一个示例，第二导电部渗透区域A22a和A22b可以被设定为具有不同的长度。根据本说明书的示例性实施方式，第二长度L2可以被设定为比第五长度L5长。
第二导电部A23a和A23b被设置在第二沟道部A21的一侧和另一侧上。这里，第二沟道部A21的一侧和另一侧可以指第二有源层A2的以一定距离与第二沟道部A21的在第一方向X或在水平方向上的两端间隔开的部分。例如，第二薄膜晶体管TR2的第二导电部A23a和A23b可以被定义为第二有源层A2的不交叠于第二栅电极G2的区域。第二导电部A23a和A23b可以被设定为具有第六长度L6而不限于此。作为一个示例，第二导电部A23a和A23b可以被设定为具有不同的长度。根据本说明书的示例性实施方式，第三长度L3可以具有与第六长度L6相同的长度或者可以被设定为具有与第六长度L6不同的长度，但是本说明书的示例性实施方式不限于此。
第一薄膜晶体管TR1的第一有源层A1和第二薄膜晶体管TR2的第二有源层A2可以包括氧化物半导体材料，例如，IZO(InZnO)-基氧化物半导体材料、IGO(InGaO)-基氧化物半导体材料、ITO(InSnO)-基氧化物半导体材料、IGZO(InGaZnO)-基氧化物半导体材料、IGZTO(InZnSnO)-基氧化物半导体材料、ITZO(InSnZnO)-基氧化物半导体材料、IGTO(InGaSnO)-基氧化物半导体材料、GO(GaO)-基氧化物半导体材料、GZTO(GaZnSnO)-基氧化物半导体材料和GZO(GaZnO)-基氧化物半导体材料中的至少一个。然而，本说明书的示例性实施方式不限于此，并且第一有源层A1和第二有源层A2可以通过本领域所知的其他氧化物半导体材料来形成，并且/或者可以通过不同的氧化物半导体材料(或者例如，多晶硅半导体材料)形成。
例如，第一薄膜晶体管TR1的第一有源层A1和第二薄膜晶体管TR2的第二有源层A2可以由单层或多层形成。当第一有源层A1或第二有源层A2由多层构成时，第一有源层A1或第二有源层A2中的至少一个层可以包括比其它层具有更高迁移率的材料以构成主有源沟道。
此外，第一薄膜晶体管TR1的第一有源层A1还可以包括位于第一沟道部A11与第一导电部A13a和A13b之间的第一导电部渗透区域A12a和A12b，并且第一导电部渗透区域A12a和A12b分别可以被设置在沟道部A11的一侧和一个第一导电部A13a之间以及沟道部A11的另一侧和另一个第一导电部A13b之间。
根据本说明书的另一个示例性实施方式，交叠于第一栅电极G1的第一有源层A1可以被定义为沟道部，并且第一沟道部A11可以被定义为包括第一导电部渗透区域A12a和A12b的区域。也即，第一导电部渗透区域A12a和A12b可以构成第一沟道部A11的一部分。
第二薄膜晶体管TR2的第二有源层A2还可以包括位于第二沟道部A21和第二导电部A23a和A23b之间的第二导电部渗透区域A22a和A22b，并且第二导电部渗透区域A22a和A22b分别可以被设置在第二沟道部A21的一侧和一个第二导电部A23a之间以及第二沟道部A21的另一侧和另一个第二导电部A23b之间。
根据本说明书的另一个示例性实施方式，交叠于第二栅电极G2的第二有源层A2可以被定义为沟道部，并且第二沟道部A21可以被定义为包括第二导电部渗透区域A22a和A22b的区域。也即，第二导电部渗透区域A22a和A22b可以构成第二沟道部A21的一部分。
本说明书的第一导电部渗透区域A12a和A12b和第二导电部渗透区域A22a和A22b可以被称作中间部或轻度掺杂漏极LDD，但是不限于此。在本文中，术语“轻度掺杂”是指相对于本征半导体材料具有较低的掺杂剂原子的浓度的半导体材料。这意指仅较少数量的电荷载流子(电子或空穴)被引入至材料中，并且与纯的未掺杂材料相比，总体电导率温和增大。
第一层间绝缘层150和第二层间绝缘层160可以被公共地设置在第一薄膜晶体管TR1的第一栅电极G1、第二薄膜晶体管TR2的第二栅电极G2和栅极绝缘层140上，并且第二层间绝缘层160可以被形成在第一层间绝缘层150上。但实施方式不限于此。作为一个示例，第一层间绝缘层150和第二层间绝缘层160中的至少一个可以根据需要而被省略。
第一层间绝缘层150可以包括硅氧化物层SiOx和/或硅氮化物层SiNx等，并且可以执行保护薄膜晶体管的功能。此外，第一层间绝缘层150可以由按顺序层叠的硅氮化物(SiNx)层和硅氧化物(SiO2)层组成。
第二层间绝缘层160可以包括硅氧化物层SiOx或硅氮化物层SiNx等，并且可以执行保护薄膜晶体管的功能。此外，第二层间绝缘层160可以由按顺序层叠的硅氮化物(SiNx)层和硅氧化物(SiO2)层组成。
第一源电极S1和第一漏电极D1可以被设置在第二层间绝缘层160上。
第一源电极S1和第一漏电极D1可以被设置为至少部分地交叠于第一薄膜晶体管TR1的第一导电部A13a和A13b，并且第二源电极S2和第二漏电极D2可以被设置为至少部分地交叠于第二薄膜晶体管TR2的第二导电部A23a和A23b。第一源电极S1和第二源电极S2可以用作源电极，并且第一漏电极D1和第二漏电极D2可以用作漏电极。然而，本说明书的实施方式不限于此，并且第一源电极S1和第二源电极S2可以用作漏电极，并且第一漏电极D1和第二漏电极D2可以用作源电极。此外，第一导电部A13a和A13b和第二导电部A23a和A23b可以分别用作源电极和漏电极，并且第一源电极S1和第二源电极S2、以及第一漏电极D1和第二漏电极D2可以用作器件之间的连接电极。
第一源电极S1和第一漏电极D1可以分别通过第一接触孔CH1和第二接触孔CH2被连接至第一有源层A1。具体地，第一源电极S1可以通过被提供在栅极绝缘层140、第一层间绝缘层150和第二层间绝缘层160的至少一部分中的第一接触孔CH1而接触第一导电部A13a和A13b中的一个，并且与第一源电极S1间隔开的第一漏电极D1可以通过被提供在栅极绝缘层140、第一层间绝缘层150和第二层间绝缘层160的至少一部分中的第二接触孔CH2而接触第一导电部A13a和A13b中的另一个。此外，根据本说明书的另一示例性实施方式，第一源电极S1可以通过被提供在缓冲层120、栅极绝缘层140、第一层间绝缘层150和第二层间绝缘层160的至少一部分中的第三接触孔CH3而接触第一光阻挡层131的至少一部分。
第二源电极S2和第二漏电极D2分别可以通过第四接触孔CH4和第五接触孔CH5被连接至第二有源层A2。具体地，第二源电极S2可以通过被提供在栅极绝缘层140、第一层间绝缘层150和第二层间绝缘层160的至少一部分中的第四接触孔而接触第二导电部A23a和A23b中的一个，并且与第二源电极S2间隔开的第二漏电极D2可以通过被提供在栅极绝缘层140、第一层间绝缘层150和第二层间绝缘层160的至少一部分中的第五接触孔CH5而接触第二导电部A23a和A23b中的另一个。
根据本说明书的示例性实施方式，第一薄膜晶体管TR1的第一导电部渗透区域A12a和A12b的长度可以比第二薄膜晶体管TR2的第二导电部渗透区域A22a和A22b的长度更长。
根据本说明书的示例性实施方式，第一薄膜晶体管TR1的第一导电部渗透区域A12a和A12b的长度和第二导电部渗透区域A22a和A22b的长度可以在一定程度上(somewhat)与杂质浓度、掺杂剂浓度或离子注入浓度成比例。第一薄膜晶体管TR1的第一导电部渗透区域A12a和A12b和第二薄膜晶体管TR2的第二导电部渗透区域A22a和A22b中的每一个可以通过在导体化工艺(例如，加氢工艺、离子注入工艺等)之后的预定的热处理步骤经由杂质的扩散而形成。这里，从第一导电部A13a和A13b和第二导电部A23a和A23b到第一导电部渗透区域A12a和A12b和第二导电部渗透区域A22a和A22b的杂质的扩散距离可以与杂质浓度和热处理温度成比例。假设热处理温度相同或者不伴有热处理，则杂质的扩散距离可以与杂质的浓度成比例。这里，杂质、掺杂剂或离子可以实质上指相同的事物，并杂质、掺杂剂或离子可以指被包括在包含氧化物半导体的有源层中以改善有源层的电导率或沟道迁移率的材料。在此，加氢工艺是指其中氢粒子可以渗透到第一导电部A13a和A13b中以利用氢来填充第一有源层A1中的空隙，从而改善和稳定化氧化物半导体材料或多晶半导体材料的导电性。
这里，杂质、掺杂剂或离子可以包括硼B、磷P、氟F和氢H中的至少一种，但不限于此。
例如，当第一导电部A13a和A13b的杂质浓度或离子注入浓度高于第二导电部A23a和A23b的杂质浓度或离子注入浓度时，第一薄膜晶体管TR1的第一导电部渗透区域A12a和A12b的长度可以大于第二薄膜晶体管TR2的第二导电部渗透区域A22a和A22b的长度。
在根据本说明书的示例性实施方式的薄膜晶体管中，第一薄膜晶体管TR1可以为驱动晶体管，并且第二薄膜晶体管TR2可以为开关晶体管，但不限于此。作为一个示例，第一薄膜晶体管TR1和第二薄膜晶体管TR2可以是显示设备中的诸如参考晶体管、发光控制晶体管等的其它晶体管，或者甚至是除了显示设备之外的设备中的晶体管。
根据本说明书的示例，由于驱动晶体管可能随着阈值电压增大而使PBTS稳定性特性劣化，因此可能有利的是将驱动晶体管实现为具有预先确定的低阈值电压，并且可能有利的是实现具有相对更短的沟道长度的开关晶体管并且抑制由于短沟道长度所致的短沟道效应。
此外，第二薄膜晶体管TR2可以为构成显示设备的选通驱动器，例如面板中栅极GIP电路的选通驱动器，的薄膜晶体管。
图2A为根据本说明书的示例性实施方式的薄膜晶体管基板的第一薄膜晶体管的截面图，并且图2B示出了根据本说明书的示例性实施方式的薄膜晶体管基板的第一薄膜晶体管的垂直方向上的离子注入浓度。
参照图2A，第一有源层A1的沟道部的理想的长度可以被定义为当第一导电部渗透区域A12a和A12b不被形成时的沟道长度。因此，当第一导电部渗透区域A12a和A12b不被形成时，沟道部的理想的长度可以与第一有源层A1的交叠于第一薄膜晶体管TR1的第一栅电极G1的长度LC1相同。
这里，第一有源层A1的交叠于第一薄膜晶体管TR1的第一栅电极G1的长度LC1可以被定义为包括第一沟道部A11和第一导电部渗透区域A12a和A12b的区域。此外，第一导电部A13a和A13b可以具有第一源极区长度LS1和第一漏极区长度LD1。
第一有源层A1的第一有效沟道长度Leff1的可以被定义为从第一有源层A1的交叠于第一薄膜晶体管TR1的第一栅电极G1的长度LC1减去第一沟道部A11的两侧的第一导电部渗透区域的长度△L1的长度LC1-2*△L1。因此，当第一导电部渗透区域的长度△L1增大时，第一有源层A1的第一有效沟道长度Leff1可以被缩短，阈值电压可以被减小，并且阈值电压可以通过由于短沟道效应所致的阈值电压滚降(roll-off)现象被进一步减小。图2A的薄膜晶体管可以为驱动晶体管，但不限于此。
在图2B中，水平轴表示第二层间绝缘层160、第一层间绝缘层150、栅极绝缘层140、第一有源层A1、第二缓冲层122和第一缓冲层121的深度，并且垂直轴表示杂质浓度或离子注入浓度，并且垂直轴和水平轴单位为任意单位。此外，图2B示出了交叠于第一导电部A13a和A13b而不交叠于第一薄膜晶体管TR1的第一栅电极G1的区域的基于在第三方向Z或垂直方向上的虚拟线的杂质浓度或离子注入浓度。
参照图2B，可以看出，杂质浓度或离子注入浓度从栅极绝缘层140分布到缓冲层122和121，并且杂质浓度或离子注入浓度在交叠于第一有源层A1的区域中示出最高值。
这里，具有杂质浓度或离子注入浓度的最高值的深度或区域可以被称为投影射程(projected range)Rp。杂质浓度或离子注入浓度可以大约基于Rp值具有高斯分布，并且可以形成在距离离子注入表面的远侧处的具有低浓度的拖尾。这里，拖尾可以被称作在高斯分布中的杂质更少穿透的杂质区域。另一方面，因为穿透栅极绝缘层140的表面或离子注入表面的杂质或离子与栅极绝缘层140的晶格之间的碰撞，在栅极绝缘层140的表面或离子注入表面附近形成具有高杂质浓度或离子注入浓度的区域。因此，具有这种高的杂质浓度或离子注入浓度的深度不被视为Rp值。
此外，由于如上所述杂质浓度或离子注入浓度基于Rp值具有高斯分布，因此Rp值可以被定义为通过杂质注入工艺执行的杂质的平均深度。
这里，杂质可以包括硼B、磷P、氟F和氢H等中的至少一种，并且例如，图2B可以示出硼B的浓度分布。
因此，根据本说明书的示例性实施方式的薄膜晶体管基板1的第一薄膜晶体管TR1可以被形成使得杂质浓度或离子注入浓度的最高值或Rp至少部分地交叠于第一有源层A1。此外，可以不在第一层间绝缘层150和第二层间绝缘层160上形成与根据本说明书的示例性实施方式的薄膜晶体管基板1的第一薄膜晶体管TR1中的第一有源层A1相同的杂质。
此外，交叠于第一薄膜晶体管TR1的缓冲层120可以包括与被包括在第一有源层A1中的杂质相同或相似(例如，更少)的杂质。
图3A为根据本说明书的示例性实施方式的薄膜晶体管基板的第二薄膜晶体管的截面图，并且图3B和图3C示出了根据本说明书的示例性实施方式的薄膜晶体管基板的第二薄膜晶体管的在垂直方向上的杂质浓度。
参照图3A，第二有源层A2的沟道部的理想的长度可以被定义为当第二导电部渗透区域A22a和A22b不被形成时的沟道长度。因此，当第二导电部渗透区域A22a和A22b不被形成时，理想的沟道部的长度可以与第二有源层A2的交叠于第二薄膜晶体管TR2的第二栅电极G2的长度LC2相同。
这里，第二有源层A2的交叠于第二薄膜晶体管TR2的第二栅电极G2的长度LC2可以被定义为包括第二沟道部A21和第二导电部渗透区域A22a和A22b的区域。此外，第二导电部A23a和A23b可以具有第二源极区长度LS2和第二漏极区长度LD2。
第二有源层A2的第二有效沟道长度Leff2可以被定义为从第二有源层A2的交叠于第二薄膜晶体管TR2的第二栅电极G2的长度LC2减去第二沟道部A21的两侧的第二导电部渗透区域的长度△L2的长度LC2-2*△L2。
参照图2A和图3A，第一导电部渗透区域的长度△L1可以被设定为比第二导电部渗透区域的长度△L2长。相比于第二薄膜晶体管TR2，第一薄膜晶体管TR1的第一有效沟道长度Leff1可以相对地进一步被减少，并且因此，阈值电压可以被减小。此外，阈值电压可以由于由短沟道效应引起的阈值电压滚降现象而进一步被减小。相比于第一薄膜晶体管TR1，第二薄膜晶体管TR2的第二有效沟道长度Leff2可以相对少地被减小，从而减小了热载流子应力HCS和阈值电压滚降效应，从而确保了薄膜晶体管基板的电特性的余裕。此外，当本说明书的薄膜晶体管基板的电特性的余裕增大时，存在优点在于，工艺余裕亦可以被确保。
然而，第一有源层A1的交叠于第一栅电极G1的长度LC1、第一源极区的长度LS1和第一漏极区的长度LD1、第二有源层A2交叠于第二栅电极G2的长度LC2、第二源极区的长度LS2和第二漏极区的长度LD2可以根据第一薄膜晶体管TR1和第二薄膜晶体管TR2的制造要求或规格而改变，因此，其可以被形成为具有相同的长度或不同的长度。
第一薄膜晶体管TR1可以为驱动晶体管，并且第二薄膜晶体管可以为开关晶体管，但不限于此。
在图3B和图3C中，水平轴表示第二层间绝缘层160、第一层间绝缘层150、栅极绝缘层140、第二有源层A2、第二缓冲层122和第一缓冲层121的深度，并且垂直轴和水平轴单位为任意单位。图3B和图3C示出了交叠于第二导电部A23a和A23b而不交叠于第二薄膜晶体管TR2的第二栅电极G2的区域的基于在第三方向Z或垂直方向上的虚拟线的杂质浓度或离子注入浓度。在此情况下，图3B和图3C的离子注入工艺的加速能量以与在图2B中相同或相似的方式设定。
参照图3B，可以看出，杂质浓度或离子注入浓度从第一层间绝缘层150分布到缓冲层122和121，并且杂质浓度或离子注入浓度在交叠于栅极绝缘层140的区域中示出最高值。参照图3C，可以看出，杂质浓度或离子注入浓度从第二层间绝缘层160分布到缓冲层122和121，并且杂质浓度或离子注入浓度在交叠于栅极绝缘层140的区域中示出最高值。
这里，具有杂质浓度或离子注入浓度的最高值的深度或区域可以被称为投影射程Rp。杂质浓度或离子注入浓度可以大约基于Rp值具有高斯分布。另一方面，由于穿透第二层间绝缘层160(图3C)或第一层间绝缘层150(图3B)的表面或离子注入表面的杂质或离子与第二层间绝缘层160(图3C)或第一层间绝缘层150(图3B)的晶格之间的碰撞，在第二层间绝缘层160(图3C)或第一层间绝缘层150(图3B)的表面或离子注入表面附近形成具有高杂质浓度或离子注入浓度的区域。因此，具有这样的高的杂质浓度或离子注入浓度的深度不被视为Rp值。
因此，根据本说明书的实施方式的薄膜晶体管基板1的第二薄膜晶体管TR2可以被形成为使得投影射程Rp，即，与杂质浓度或离子注入浓度的最高值相交的深度，不会至少部分地交叠于第二有源层A2，例如，投影射程Rp至少部分地交叠于栅极绝缘层140。
此外，与在根据本说明书的实施方式的薄膜晶体管基板1的第二薄膜晶体管TR2中的第二有源层A2相同或相似(例如，更少)的杂质或离子注入可以被形成在第一层间绝缘层150和/或第二层间绝缘层160中。
参照图2B、图3B和图3C，当对第一薄膜晶体管TR1和第二薄膜晶体管TR2以相同或相似的加速能量执行杂质注入工艺时，在第一薄膜晶体管TR1中，杂质注入工艺可以在形成栅极绝缘层140之后被执行，并且在第二薄膜晶体管TR2中，杂质注入工艺可以在形成第一层间绝缘层150或第二层间绝缘层160之后被执行。Rp或最高杂质浓度区域可以在第一薄膜晶体管TR1和第二薄膜晶体管TR2中不同地形成，例如，第一薄膜晶体管TR1的第一有源层A1可以被形成为相对地临近Rp，并且第二薄膜晶体管TR2的第二有源层A2可以被形成为相对地与Rp间隔开。在此情况下，由于第一薄膜晶体管TR1的阈值电压负向偏移，并且第二薄膜晶体管TR2的阈值电压正向偏移，因此被用作具有相对短的沟道长度或栅极长度的开关晶体管的第二薄膜晶体管TR2与被用作驱动晶体管的第一薄膜晶体管TR1之间的阈值电压差被减小，从而确保薄膜晶体管基板的电特性的余裕。
图4示出了根据本说明书的示例性实施方式的薄膜晶体管基板的第一薄膜晶体管和第二薄膜晶体管的有源层的杂质浓度。
在图4中，浓度分别示出了第一有源层A1和第二有源层A2的在第一方向X或在水平方向上的杂质浓度或离子注入浓度。在图4中，水平轴表示第一有源层A1和第二有源层A2的沟道部、导电部和导电部渗透区域，并且垂直轴表示杂质浓度。
根据本说明书的示例性实施方式，第一有源层A1的掺杂剂浓度可以高于第二有源层A2的掺杂剂浓度。这里，第一有源层A1的掺杂剂浓度和第二有源层A2的掺杂剂浓度可以意指平均掺杂剂浓度。另选地，第一有源层A1的最高掺杂剂浓度可以高于第二有源层A2的最高掺杂剂浓度。
参照图4，第一有源层A1的第一导电部A13a和A13b的杂质浓度或离子注入浓度可以高于第二有源层A2的第二导电部A23a和A23b的杂质浓度或离子注入浓度。
第一沟道部A11可以被定义为在交叠于第一栅电极G1的同时具有杂质没有被注入的未掺杂状态的区域，并且第二沟道部A21可以被定义为在交叠于第二栅电极G2的同时具有杂质没有被注入的未掺杂状态的区域。
第一导电部A13a和A13b可以被定义为被设置在第一沟道部A11的一侧和另一侧上，并且在不交叠于第一栅电极G1的同时通过离子注入工艺或杂质注入工艺而具有掺杂浓度的区域。
这里，第一沟道部A11的一侧和另一侧可以指第一有源层A1的在第一方向X或在水平方向上以一定距离与第一沟道部A11的两端间隔开的部分。
第二导电部A23a和A23b可以被定义为被设置在第二沟道部A21的一侧和另一侧上，并且在不交叠于第二栅电极G2的同时通过离子注入工艺或杂质注入工艺而具有掺杂浓度的区域。
这里，第二沟道部A21的一侧和另一侧可以指第二有源层A2的在第一方向X或在水平方向上以一定距离与第二沟道部A21的两端间隔开的部分。
第一导电部渗透区域A12a和A12b可以分别被定位在第一沟道部A11与第一导电部A13a和A13b之间，可以被定义为至少部分地交叠于第一栅电极G1的区域，并且可以被定义为杂质浓度从第一导电部渗透区域A12a和A12b中的每一个的一端到另一端改变的区域。
这里，第一导电部渗透区域A12a和A12b的一端和另一端可以意指第一导电部渗透区域A12a和A12b的在第一方向X或在水平方向上的两端。第一导电部渗透区域A12a和A12b的一端和另一端可以分别具有与第一沟道部A11的杂质浓度相同或相似的杂质浓度或与第一导电部A13a和A13b的杂质浓度相同或相似的杂质浓度。
第二导电部渗透区域A22a和A22b可以分别被定位在第二沟道部A21和第二导电部A23a和A23b之间，可以被定义为至少部分地交叠于第二栅电极G2的区域，并且可以被定义为杂质浓度从第二导电部渗透区域A22a和A22b中的每一个的一端到另一端改变的区域。
这里，第二导电部渗透区域A22a和A22b的一端和另一端可以意指第二导电部渗透区域A22a和A22b的在第一方向X或在水平方向上的两端。第二导电部渗透区域A22a和A22b的一端和另一端可以分别具有与第二沟道部A21的杂质浓度相同或相似的杂质浓度或与第二导电部A23a和A23b的杂质浓度相同或相似的杂质浓度。
参照图4和图2B、图3A和图3B，通过调整离子注入工艺，第一薄膜晶体管TR1和第二薄膜晶体管TR2可以被制备为使得Rp在第一薄膜晶体管TR1和第二薄膜晶体管TR2中被形成在不同的位置处，例如，第一薄膜晶体管TR1可以被形成为使得离子注入工艺的Rp至少部分地交叠于第一有源层A1，并且第二薄膜晶体管TR2可以被形成为使得离子注入工艺的Rp不交叠于第二有源层A2，例如，离子注入工艺的Rp可以至少部分地交叠于与第二薄膜晶体管TR2交叠的栅极绝缘层140、第一层间绝缘层150或第二层间绝缘层160。因此，第一有源层A1的第一导电部A13a和A13b的浓度可以高于第二有源层A2的第二导电部A23a和A23b的浓度。
此外，第一有源层A1的第一导电部渗透区域A12a和A12b的杂质浓度或离子注入浓度可以高于第二有源层A2的第二导电部渗透区域A22a和A22b的杂质浓度或离子注入浓度。这里，第一有源层A1的第一导电部渗透区域A12a和A12b和第二有源层A2的第二导电部渗透区域A22a和A22b中的每一个的浓度可以意指第一有源层A1的整个第一导电部渗透区域A12a和A12b和第二有源层A2的整个第二导电部渗透区域A22a和A22b中的每一个的平均浓度(作为另一示例，最高浓度)。
第一有源层A1的第一沟道部A11和第二有源层A2的第二沟道部A21可以具有相同或相似的杂质浓度或离子注入浓度，例如，其中没有注入杂质的未掺杂浓度。
这里，相同的可以意指包括预先确定的误差范围的数值。
掺杂剂的浓度可以从第一薄膜晶体管TR1的第一导电部渗透区域A12a和A12b和第二薄膜晶体管TR2的第二导电部渗透区域A22a和A22b中的每一个的在第一方向X上的一端到另一端下降或上升。具体地，第一导电部渗透区域A12a和A12b具有在从第一沟道部A11的一端和另一端朝向第一导电部A13a和A13b的方向上升的掺杂剂浓度，并且第一薄膜晶体管TR1的第一导电部渗透区域A12a和A12b的掺杂剂浓度可以随着其更靠近第一沟道部A11而下降，第二导电部渗透区域A22a和A22b具有在从第二沟道部A21的一端和另一端朝向第二导电部A23a和A23b的方向上升的掺杂剂浓度，并且第二薄膜晶体管TR2的第二导电部渗透区域A22a和A22b的掺杂剂浓度可以随着其更靠近第二沟道部A21而下降。
此外，第一导电部渗透区域A12a和A12b的杂质浓度可以在接触于第一沟道部A11的区域具有相同或相似的杂质浓度，并且第一导电部渗透区域A12a和A12b的杂质浓度可以在接触于第一导电部A13a和A13b的区域具有相同或相似的杂质浓度。第二导电部渗透区域A22a和A22b的杂质浓度可以在接触于第二沟道部A21的区域具有相同或相似的杂质浓度，并且第二导电部渗透区域A22a和A22b的杂质浓度可以在接触于第二导电部A23a和A23b的区域具有相同或相似的杂质浓度。但实施方式不限于此。作为一个示例，第一导电部渗透区域A12a和A12b的杂质浓度可以在接触于第一沟道部A11的区域具有不同的杂质浓度，并且/或者，第一导电部渗透区域A12a和A12b的杂质浓度可以在接触于第一导电部A13a和A13b的区域具有不同的杂质浓度。
尽管示出为第一导电部渗透区域A12a和A12b的杂质浓度或离子注入浓度及第二导电部渗透区域A22a和A22b的杂质浓度或离子注入浓度在沟道部和导电部之间线性地变化，但是第一导电部渗透区域A12a和A12b的杂质浓度或离子注入浓度及第二导电部渗透区域A22a和A22b的杂质浓度或离子注入浓度可以在沟道部和导电部之间线性地、指数地、对数地或阶梯式地变化。
此外，当第二薄膜晶体管TR2的电特性被确保时，可以不对第二薄膜晶体管TR2执行单独的杂质注入工艺。在此情况下，第二薄膜晶体管TR2的第二有源层A2的整个区域可以具有相同的杂质浓度。
图5示出了根据本说明书的示例性实施方式的薄膜晶体管基板的第一薄膜晶体管和第二薄膜晶体管的根据栅极长度的阈值电压的变化曲线。
在图5中，水平轴表示栅电极的栅极长度，垂直轴表示阈值电压，并且垂直轴和水平轴的单位表示任意单位。
参照图5，根据本说明书的示例性实施方式的薄膜晶体管基板1的第一薄膜晶体管TR1和第二薄膜晶体管TR2可以呈现不同的针对栅极长度或栅电极长度的电行为。这里，不同的电行为可以意指第一薄膜晶体管TR1和第二薄膜晶体管TR2的根据栅极长度的减小的阈值电压变化率不同。根据本说明书的示例性实施方式的薄膜晶体管基板1的第一薄膜晶体管TR1和第二薄膜晶体管TR2可以呈现诸如不同的阈值电压、导通电流、载流子迁移率和短沟道效应(Vth滚降、HCS等)之类的电特性。第一薄膜晶体管TR1可以为驱动晶体管，并且第二薄膜晶体管TR2可以为开关晶体管。
根据本说明书的示例性实施方式，由于驱动晶体管可能随着阈值电压上升而使正偏置温度应力(PBTS)稳定性特性劣化，因此可能有利的是，将驱动晶体管实现为具有预先确定的低阈值电压，并且开关晶体管可以被实现为抑制由于短沟道长度所致的短沟道效应。
一般而言，当栅极长度或栅电极长度减小时，薄膜晶体管倾向于降低阈值电压，并且该倾向性针对相同的电行为沿着单个曲线而改变。具体地，当调整具有相同的电行为的不同的薄膜晶体管的栅极长度或栅电极长度时，阈值电压的变化可以仅沿着一个曲线而变化，使得难以单独控制不同的薄膜晶体管的电特性或确保具有不同的电行为和倾向性的多个薄膜晶体管，并且使得难以确保薄膜晶体管基板的电特性确保余裕。
然而，根据本说明书的实施方式的薄膜晶体管基板1，第一薄膜晶体管TR1的阈值电压可以沿着图5的第一曲线C1根据栅极长度或栅电极长度而改变，并且第二薄膜晶体管TR2的阈值电压可以根据第二曲线C2而改变。例如，当第一薄膜晶体管TR1构成要求低阈值电压的驱动晶体管时，阈值电压沿着第一曲线C1而改变，并且因而可以容易地确保低阈值电压。并且当第二薄膜晶体管TR2构成其中短沟道效应应该被抑制的开关晶体管时，阈值电压沿着第二曲线C2改变，并且因而短沟道效应可以被抑制。
具体地，第一薄膜晶体管TR1的阈值电压可以在栅极长度从第一长度La缩短至第二长度Lb时减小△Vth，并且第二薄膜晶体管TR2的阈值电压可以在栅极长度从第一长度La缩短至第二长度Lb时减小△Vth′，并且△Vth可以大于△Vth′。
因此，根据本说明书的示例性实施方式的薄膜晶体管基板1，第一薄膜晶体管TR1和第二薄膜晶体管TR2可以被形成为具有不同的针对栅极长度的阈值电压变化或电行为。
此外，根据本说明书的示例性实施方式，第二薄膜晶体管TR2相比于第一薄膜晶体管TR1具有减轻诸如热载流子应力(HCS)和阈值电压滚降现象之类的由具有短沟道长度的薄膜晶体管产生的短沟道效应的效果，并且第一薄膜晶体管TR1可以容易地降低阈值电压，从而防止或减小PBTS(正偏置温度应力)稳定性特性的劣化。因此，根据本说明书的示例性实施方式的薄膜晶体管基板具有确保电特性的余裕的优点。此外，当根据本说明书的实施方式的薄膜晶体管基板的电特性的余裕增大时，用于形成薄膜晶体管基板的工艺余裕也被确保。
图6为根据本说明书的另一个示例性实施方式的薄膜晶体管基板的截面图。
在图6中，与根据本说明书的示例性实施方式的薄膜晶体管基板1相比，除了栅极绝缘层140具有不同的结构之外，根据本说明书的另一示例性实施方式的薄膜晶体管基板2具有相同的结构。因此，在图6中，相同的附图标记被分配给与图1中相同的配置，并且相同或相似的描述将被省略或简要给出。
参照图6，根据本说明书的另一示例性实施方式的薄膜晶体管基板2的第一薄膜晶体管TR1包括位于第一栅电极G1和第一有源层A1之间的第一栅极绝缘层141、根据本说明书的另一示例性实施方式的薄膜晶体管基板2的第二薄膜晶体管TR2包括位于第二栅电极G2和第二有源层A2之间的第二栅极绝缘层142，第一栅极绝缘层141的第一高度h1可以不同于(例如，低于)第二栅极绝缘层142的第二高度h2。
根据本说明书的另一示例性实施方式，第一栅极绝缘层141和第二栅极绝缘层142可以通过形成相同的栅极绝缘层然后仅蚀刻交叠于第一薄膜晶体管TR1的区域而形成。
根据本说明书的另一示例性实施方式，交叠于第一薄膜晶体管TR1或第二薄膜晶体管TR2的第一层间绝缘层150或第二层间绝缘层160可以不包含与被包括在第一有源层A1或第二有源层A2中的杂质相同的杂质，交叠于第一薄膜晶体管TR1或第二薄膜晶体管TR2的第一栅极绝缘层141和第二栅极绝缘层142可以包含与被包括在中第一有源层A1和第二有源层A2中的杂质的相同的杂质。
此外，交叠于第一薄膜晶体管TR1或第二薄膜晶体管TR2的缓冲层120可以包含与被包括在第一有源层A1和第二有源层A2中的杂质相同的杂质。
此外，根据本说明书的另一示例性实施方式的薄膜晶体管基板2还可以包括在第二层间绝缘层160上的第三层间绝缘层170，并且如果在第一薄膜晶体管TR1的第一栅极绝缘层141的第一高度h1和第二栅极绝缘层142的第二高度h2之间存在差异，则第三层间绝缘层170可以执行平坦化功能。第三层间绝缘层170可以包括与第一层间绝缘层150和第二层间绝缘层160相同的材料或不同的材料。
第三层间绝缘层170可以被设定为具有100nm至400nm的厚度，但是本说明书的实施方式不限于此。
诸如被注入到根据本说明书的另一示例性实施方式的薄膜晶体管基板2的第一薄膜晶体管TR1的第一有源层A1和第二薄膜晶体管TR2的第二有源层A2中的杂质之类的杂质可以不被形成在第一层间绝缘层150和第二层间绝缘层160中。
根据本说明书的示例性实施方式，可以在具有第一高度h1的第一栅极绝缘层141和具有第二高度h2的第二栅极绝缘层142的上表面上公共地执行离子注入工艺，并且在图2B中所描述的Rp可以被形成为交叠于第一有源层A1和第二有源层A2中的每一个的至少一部分。然而，例如，由于第一有源层A1可以比第二有源层A2以更高的平均杂质浓度被注入，并且更多的杂质可以被注入到具有更高的阈值电压值的第一薄膜晶体管TR1的第一有源层A1中，因此第一薄膜晶体管TR1的阈值电压可以相对负向地移动。因此，第一薄膜晶体管TR1和第二薄膜晶体管TR2之间的阈值电压偏差可以减小。
图7A至图7D示出了根据本说明书的示例性实施方式的制造薄膜晶体管基板的方法。
根据本说明书的示例性实施方式的制造薄膜晶体管基板的方法包括：在基底基板110上形成有源层材料并图案化第一有源层A1和第二有源层A2的步骤；在第一有源层A1和第二有源层A2上形成栅极绝缘层140的步骤；形成交叠于第一有源层A1的至少一部分的第一栅电极G1的步骤；形成交叠于第二有源层A2的至少一部分的第二栅电极G2的步骤；在栅极绝缘层140上形成交叠于第二有源层A2的第一光阻图案PR1并执行第一杂质注入工艺的步骤；在第一栅电极G1和第二栅电极G2上形成第一层间绝缘层150和/或第二层间绝缘层160的步骤；以及形成交叠于第一有源层A1的第二光阻图案PR2并执行第二杂质注入工艺的步骤，第二光阻图案PR2被形成在第一层间绝缘层150和第二层间绝缘层160上，第一有源层A1包括交叠于第一栅电极G1的第一沟道部A11，沟道部A11包括被设置在第一沟道部A11的一端和另一端上的第一导电部渗透区域A12a和A12b，第二有源层A2包括交叠于第二栅电极G2的第二沟道部A21，第二沟道部A21包括被设置在第二沟道部A21的一端和另一端上的第二导电部渗透区域A22a和A22b，并且第一导电部渗透区域A12a和A12b的长度比第二导电部渗透区域A22a和A22b的长度更长。
图7A至图7D的根据本说明书的示例性实施方式的制造薄膜晶体管基板的方法描述了制造图1的根据本说明书的示例性实施方式的薄膜晶体管基板的方法。因此，与图1的薄膜晶体管基板1的附图标记相同的附图标记被使用，并且相同或相似的描述将被省略或简要给出。
参照图7A，第一光阻挡层131和第二光阻挡层132分别在第一薄膜晶体管TR1和第二薄膜晶体管TR2的相应的区域中被图案化，并且包括第一缓冲层121和第二缓冲层122的缓冲层120被形成在基底基板110上。接着，第一有源层A1和第二有源层A2分别在第一薄膜晶体管TR1和第二薄膜晶体管TR2的相应的区域中在缓冲层120上被图案化，并且栅极绝缘层140被形成在缓冲层120和有源层A1和A2上。接着，第一栅电极G1被形成为至少部分地交叠于第一有源层A1，并且第二栅电极G2被形成为至少部分地交叠于第二有源层A2。
例如，栅极绝缘层140可以被设定为具有100nm至300nm的厚度，但是本说明书的实施方式不限于此。
参照图7B，第一光阻图案PR1被形成为交叠于第二薄膜晶体管TR2的相应的区域，并且第一离子注入工艺被执行。可以在第一薄膜晶体管TR1的第一栅电极G1和栅极绝缘层140上执行第一离子注入工艺。此外，在执行第一离子注入工艺之后，方法可以可选地包括用于离子或杂质扩散的热处理工艺。
例如，第一离子注入工艺的杂质浓度可以在从1e14离子/cm3到1e16离子/cm3的范围内，并且第一离子注入工艺的加速能量可以在从20keV到100keV的范围内，但是本说明书的实施方式不限于此。这里，杂质浓度和加速能量可以是在离子注入工艺设备中设置的目标值。
参照图7C，在移除光阻图案PR1之后，第一层间绝缘层150和第二层间绝缘层160被依次形成在第一薄膜晶体管TR1和第二薄膜晶体管TR2的栅电极G1和G2上。接着，第二光阻图案PR2被形成为交叠于第一薄膜晶体管TR1的相应的区域，并且第二离子注入工艺被执行。可以在交叠于第二薄膜晶体管TR2的第一层间绝缘层150和第二层间绝缘层160上执行第二离子注入工艺。此外，在执行第二离子注入工艺之后，可以可选地包括用于离子或杂质的扩散的热处理工艺。
例如，第一层间绝缘层150和第二层间绝缘层160中的每一个可以被设定为具有50nm至150nm或200nm的厚度，但是本说明书的示例性实施方式不限于此。
例如，第二离子注入工艺的杂质浓度可以在从1e14离子/cm3到1e16离子/cm3的范围内，并且第二离子注入工艺的加速能量可以在从20keV到100keV的范围内，但是本说明书的实施方式不限于此。这里，杂质浓度和加速能量可以是在离子注入工艺设备中设置的目标值。
例如，在第二离子注入工艺中使用的掺杂剂可以与在第一离子注入工艺中使用的掺杂剂相同或不同。
此外，尽管图7C示出在形成第二层间绝缘层160之后执行第二离子注入工艺，但是也可以在形成第一层间绝缘层150之后执行第二离子注入工艺，或者当第三层间绝缘层170被包含时，在形成第三层间绝缘层170之后执行第二离子注入工艺。然而，当第三层间绝缘层170的厚度被设定为超过200nm时，第二离子注入工艺的杂质难以被注入到第二有源层A2中，并且因此，可以在第一层间绝缘层150或第二层间绝缘层160形成之后执行第二离子注入工艺。
此外，在图7C中所描述的第二离子注入工艺可以在根据本说明书的实施方式的制造薄膜晶体管基板的方法中被省略，并且在此情况下，第二薄膜晶体管TR2的有源层A2可以处于杂质没有被注入的状态。同时，当第二薄膜晶体管TR2的有源层A2没有注入杂质时，第二薄膜晶体管TR2的阈值电压可能正向移动，因此有利的是改善第二有源层A2的第二导电部A23a和A23b和第二导电部渗透区域A22a和A22b的相应的区域的导电性。为此，在本发明的另一示例性实施方式中，由于第一层间绝缘层150和第二层间绝缘层160包括含氢硅氮化物SiNx:H，氢可以通过含氢硅氮化物SiNx:H被供应至第二有源层A2。在此情况下，第二导电部A23a和A23b和第二导电部渗透区域A22a和A22b的至少一部分可以被导体化以提高导电性。当含氢硅氮化物SiNx:H被用作第一层间绝缘层150和第二层间绝缘层160时，第一薄膜晶体管TR1和第二薄膜晶体管TR2的有源层的导体化可以同时被执行。因此，第一薄膜晶体管TR1和第二薄膜晶体管TR2的阈值电压可以同时被降低或被负向移动。在此情况下，如有必要，第一离子注入工艺的加速能量、杂质浓度等可以被调整。
参照图7B和7C，第一离子注入工艺的能量可以大于或小于第二离子注入工艺的能量。这里，能量可以意指离子注入工艺的加速能量和离子注入能量。可以在栅极绝缘层140上执行第一离子注入工艺，并且可以在第一层间绝缘层150或第二层间绝缘层160上执行第二离子注入工艺。
例如，第一离子注入工艺可以以第一加速能量被执行以使得Rp被形成在第一有源层A1的至少一部分中，并且第二离子注入工艺可以以第二加速能量被执行以使得Rp不被形成在第二有源层A2的至少一部分中。在此情况下，从第二离子注入被执行的表面到第二有源层A2的距离可以比从第一离子注入被执行的表面到第一有源层A1的距离更长。第一加速能量可以被设定为大于第二加速能量的值，从而将Rp或最高杂质浓度区域定位在第一有源层A1中而不将Rp或最高杂质浓度区域定位在第二有源层A2的至少一部分中。然而，本说明书的实施方式不限于此，并且可以被应用，只要Rp或最高浓度区域被定位在第一有源层A1中，并且Rp或最高浓度区域没有被定位在第二有源层A2的至少一部分中。
此外，第一离子注入工艺和第二离子注入工艺中的掺杂剂浓度可以被设定为彼此相同或彼此不同。如同在图2B、图3B和图3C中所述，第一离子注入工艺和第二离子注入工艺的Rp可以被形成在不同的位置处，并且根据掺杂剂浓度的第一有源层A1和第二有源层A2的浓度可以根据第一薄膜晶体管TR1和第二薄膜晶体管TR2所需的电学值来适当调整。
例如，为了通过最小化或减小第一薄膜晶体管TR1和第二薄膜晶体管TR2之间的阈值电压差来增加电特性余裕和工艺余裕，一般而言，出于降低阈值电压的目的，可以对因长栅极沟道长度而具有相对高阈值电压的第一薄膜晶体管TR1执行相对高浓度的离子注入工艺，并且出于更少地降低阈值电压的目的，可以对因短栅极沟道长度而具有相对低阈值电压的第二薄膜晶体管TR2执行相对低浓度的离子注入工艺。
参照图7D，可以通过移除第二光阻图案PR2并形成第一薄膜晶体管TR1和第二薄膜晶体管TR2的源电极和漏电极来制备包括第一薄膜晶体管TR1和第二薄膜晶体管TR2的薄膜晶体管基板1。
图8A至图8D示出了根据本说明书的另一示例性实施方式的制造薄膜晶体管基板的方法。
图8A至图8D的根据本说明书的另一示例性实施方式的制造薄膜晶体管基板的方法描述了制造图6的根据本说明书的另一示例性实施方式的薄膜晶体管基板的方法。此外，由于图8A至图8D的根据另一示例性实施方式的制造薄膜晶体管基板的方法仅在一些步骤上不同于图7A至图7D的根据实施方式的制造薄膜晶体管基板的方法，所以使用与图6的薄膜晶体管基板1的附图标记相同的附图标记，并且相同或相似的描述将被省略或简要给出。
参照图8A，在第一薄膜晶体管TR1和第二薄膜晶体管TR2的相应的区域中在基底基板110上对第一光阻挡层131和第二光阻挡层132进行图案化，并且包括第一缓冲层121和第二缓冲层122的缓冲层120被形成在基底基板110上。接着，在第一薄膜晶体管TR1和第二薄膜晶体管TR2的相应的区域中在缓冲层120上对第一有源层A1和第二有源层A2进行图案化，并且栅极绝缘层140被形成在缓冲层120和有源层A1和A2上。
参照图8B，第三光阻图案PR3被形成为交叠于第二薄膜晶体管TR2的相应的区域，并且蚀刻工艺被执行。蚀刻工艺可以被执行以去除第一薄膜晶体管TR1的栅极绝缘层140的至少一部分。在蚀刻工艺被执行之后，第一薄膜晶体管TR1和第二薄膜晶体管TR2的栅极绝缘层可以具有不同的厚度或高度。第一薄膜晶体管TR1可以包括具有第一高度h1的第一栅极绝缘层141，第二薄膜晶体管TR2可以包括具有第二高度h2的第二栅极绝缘层142，并且第一栅极绝缘层141的第一高度h1可以低于第二栅极绝缘层142的第二高度h2。
例如，第一栅极绝缘层141和第二栅极绝缘层142之间的高度差可以被设定为50nm至150nm，但不限于此。例如，如果第一栅极绝缘层141具有150nm的厚度，第二栅极绝缘层142可以被设定为具有250nm的厚度。
参照图8C，第三光阻图案PR3被移除，第一栅电极G1被形成为至少部分地交叠于第一有源层A1，并且第二栅电极G2被形成为至少部分地交叠于第二有源层A2。接着，第一离子注入工艺被执行。可以在第一薄膜晶体管TR1的第一栅电极G1、第一栅极绝缘层141、第二薄膜晶体管TR2的第二栅电极G2和第二栅极绝缘层142上执行第一离子注入工艺。此外，在执行第一离子注入工艺之后，该方法可以可选地包括用于离子或杂质扩散的热处理工艺。
此外，在图8C中，离子注入工艺可以以单个工艺同时对第一有源层A1和第二有源层A2执行，但是第一栅极绝缘层141的第一高度h1可以具有小于第二栅极绝缘层142的第二高度h2的值。因此，从第一离子注入工艺被执行的第二栅极绝缘层142的上表面到第二有源层A2的距离可以比从第一栅极绝缘层141的上表面到第一有源层A1的距离更长。在此情况下，第一离子注入工艺的加速能量可以被调整为使得Rp或最高杂质浓度区域可以交叠于第一有源层A1的至少一部分，而不交叠于第二有源层A2，并且交叠于与第二有源层A2交叠的第二栅极绝缘层142的至少一部分。
在此情况下，在第二薄膜晶体管TR2中，第二栅极绝缘层142的厚度增加，并且被形成在第二有源层A2中的掺杂剂浓度下降，从而减小了由于离子注入工艺所导致的阈值电压减小，并且在第一薄膜晶体管TR1中，第一栅极绝缘层141的厚度减小，并且被形成在第一有源层A1中的掺杂剂浓度上升，从而相对增大了由于离子注入工艺所导致的阈值电压减小。因此，第一薄膜晶体管TR1和第二薄膜晶体管TR2之间的阈值电压偏差被减小，使得电特性的余裕可以被确保。此外，当根据本说明书的薄膜晶体管基板的电特性的余裕增加时，存在优点在于，形成薄膜晶体管基板的工艺余裕也被确保。
参照图8D，包括第一薄膜晶体管TR1和第二薄膜晶体管TR2的薄膜晶体管基板2可以通过形成第一层间绝缘层至第三层间绝缘层150、160和170并且形成第一薄膜晶体管TR1和第二薄膜晶体管TR2的源电极和漏电极来被制备。
图9为根据本说明书的示例性实施方式的显示设备的示意图。
如图9中所示，根据本说明书的示例性实施方式的显示设备500包括显示面板310、选通驱动器320、数据驱动器330和控制器340等。
选通线GL和数据线DL被设置在显示面板310上，并且像素P被设置在选通线GL和数据线DL之间的相交区域中。通过驱动像素P来显示图像。
控制器340控制选通驱动器320和数据驱动器330。
控制器340使用例如从外部系统(未示出)供应的信号来输出用于控制选通驱动器320的选通控制信号GCS和用于控制数据驱动器330的数据控制信号DCS。此外，控制器340采样例如从外部系统输入的输入图像数据并对其进行重排，并且向数据驱动器330提供经重排的数字图像数据RGB。
选通控制信号GCS可以包括选通起始脉冲、多个选通移位时钟、选通输出使能信号等。此外，选通控制信号GCS可以包括用于控制移位寄存器的控制信号。
数据控制信号DCS可以包括源极起始脉冲、源极移位时钟信号、源极输出使能信号等。
数据驱动器330向显示面板310的数据线DL供应数据电压。具体地，数据驱动器330将从控制器340输入的图像数据RGB转换成模拟的数据电压并且向数据线DL供应数据电压。
选通驱动器320可以包括移位寄存器350。
移位寄存器350使用例如从控制器340发送的起始信号和选通移位时钟来在一个帧期间以预先确定的顺序向选通线GL供应选通脉冲。这里，一个帧指一个图像通过显示面板310输出的时段。选通脉冲具有能够导通被设置在像素P中的开关元件(薄膜晶体管)的导通电压。
此外，移位寄存器350向选通线GL提供选通-关断信号以在帧的不供应选通脉冲的其余部分关断切换元件。以下，选通脉冲和选通-关断信号被统称为扫描信号SS。
根据本说明书的示例性实施方式，选通驱动器320可以被安装在基底基板110上。如上所述，选通驱动器320被直接安装在基底基板110上的结构被称作面板中栅极GIP结构。但实施方式不限于此。作为一个示例，选通驱动器320可以通过带式自动接合TAB方法或玻璃上芯片COG方法连接到显示面板310的接合焊盘。另选地，选通驱动器320可以通过膜上芯片COF方法实现，其中元件安装在与显示面板310连接的膜上。
图10为图9的任意一个像素P的电路图，图11为图10的像素P的平面图，并且图12为沿着图11的I-I′截取的截面图。
图10的电路图为包括有机发光二极管OLED作为显示元件710的显示设备500的像素P的等效电路图，但不限于此。作为一个示例，显示设备500的像素P可以包括发光二极管LED等作为显示元件710。像素P包括显示元件710和驱动显示元件710的像素驱动单元PDC。
根据本说明书的另一示例性实施方式，显示设备500包括像素驱动单元PDC和显示元件710。像素驱动单元PDC包括第一薄膜晶体管TR1和第二薄膜晶体管TR2。第一薄膜晶体管TR1可以包括与根据示例性实施方式的薄膜晶体管基板1的第一薄膜晶体管TR1和/或根据本说明书的另一示例性实施方式的薄膜晶体管基板2的薄膜晶体管TR1相同或相似的结构。第二薄膜晶体管TR2可以包括与根据示例性实施方式的薄膜晶体管基板1的第二薄膜晶体管TR2和根据本说明书的另一示例性实施方式的薄膜晶体管基板2的第二薄膜晶体管TR2相同或相似的结构。
根据本说明书的另一示例性实施方式，第一薄膜晶体管TR1为驱动晶体管，并且第二薄膜晶体管TR2为开关晶体管，但不限于此。
第二薄膜晶体管TR2被连接至选通线GL和数据线DL，并且通过经由选通线GL供应的扫描信号SS而被导通或者被关断。
数据线DL向像素驱动单元PDC提供数据电压VdatA，并且第二薄膜晶体管TR2控制数据电压Vdata的施加。
驱动电源线PL向显示元件710提供驱动电压Vdd，并且第一薄膜晶体管TR1控制驱动电压Vdd。驱动电压Vdd为用于驱动作为显示元件710的有机发光二极管OLED的像素驱动电压。
当第二薄膜晶体管TR2通过从选通驱动器320经由选通线GL被施加的扫描信号SS而被导通时，通过数据线DL供应的数据电压Vdata被供应至被连接至显示元件710的第一薄膜晶体管TR1的栅电极G1。数据电压Vdata被充入在被形成在第一薄膜晶体管TR1的第一栅电极G1和第一源电极S1之间的存储电容器C1中。
根据数据电压Vdata，通过第一薄膜晶体管TR1被供应至作为显示元件710的有机发光二极管OLED的电流的量可以被控制，并且因此，从显示元件710输出的光的灰度级可以被控制。
参照图11和图12，第一薄膜晶体管TR1和第二薄膜晶体管TR2被设置在基底基板110上。
基底基板110可以为玻璃基板、可以被弯曲或折叠的薄玻璃基板、塑料基板或硅晶圆基板等。作为塑料，可以使用具有柔性特性的透明塑料，例如聚酰亚胺。当聚酰亚胺被用作基底基板110时，考虑到对基底基板110执行高温沉积工艺，可以使用能够耐受高温的耐热性聚酰亚胺。但实施方式不限于此。作为一个示例，基底基板110也可以是不能弯曲或卷曲的刚性基板。
光阻挡层131和132可以可选地被设置在基底基板110上。
光阻挡层131和132可以通过阻挡例如从外部入射的光来保护有源层A1和A2和第一薄膜晶体管TR1和第二薄膜晶体管TR2。光阻挡层131和132可以由具有光阻挡特性或光反射特性的材料制成。作为一个示例，光阻挡层131和132可以包括下部光阻挡层和上部光阻挡层。光阻挡层131和132可以不被设置在基底基板110的整个表面上而是可以仅被设置在交叠于薄膜晶体管TR1和/或TR2或第一有源层A1和/或第二有源层A2的至少一部分上。例如，第一光阻挡层131可以被形成为交叠于第一薄膜晶体管TR1或第一薄膜晶体管TR1的第一有源层A1，并且第二光阻挡层132可以被形成为交叠于第二薄膜晶体管TR2或第二薄膜晶体管TR2的第二有源层A2。
缓冲层120可以被设置在光阻挡层131和132和基底基板110上。
缓冲层120可以由多层膜形成，在该多层膜中，硅氧化物层SiOx、硅氮化物层SiN和硅氧氮化物层SiON中的一个或更多个无机膜被层压，但不限于此。例如，缓冲层120可以包括基底基板110上的第一缓冲层121和第一缓冲层121上的第二缓冲层122。包括稍后要描述的第一薄膜晶体管TR1和第二薄膜晶体管TR2的栅电极G1和G2的薄膜晶体管TR1和TR2的其他组件可以被设置在缓冲层120上。
第一薄膜晶体管TR1的第一有源层A1和第二薄膜晶体管TR2的第二有源层A2被设置在缓冲层120上。
第一薄膜晶体管TR1和第二薄膜晶体管TR2的第一有源层A1和第二有源层A2可以被设置为分别交叠于第一薄膜晶体管TR1和第二薄膜晶体管TR2的栅电极G1和G2、源电极S1和S2、以及漏电极D1和D2。
第一薄膜晶体管TR1的第一有源层A1包括第一沟道部A11、第一导电部A13a、A13b、以及第一导电部渗透区域A12a、A12b，并且第二薄膜晶体管TR2的第二有源层A2包括第二沟道部A21、第二导电部A23a和A23b、以及第二导电部渗透区域A22a和A22b。由于第一沟道部A11、第一导电部A13a和A13b、第一导电部渗透区域A12a和A12b、第二沟道部A21、第二导电部A23a和A23b、以及第二导电部渗透区域A22a和A22b与图1中所述相同或相似，因此重复描述将被省略或简要给出。
栅极绝缘层140被设置在第一薄膜晶体管TR1的第一有源层A1、第二薄膜晶体管TR2的第二有源层A2、以及缓冲层120上，被设置在第一薄膜晶体管TR1的第一有源层A1和第一栅电极G1之间、以及第二薄膜晶体管TR2的第二有源层A2和第二栅电极G2之间，并且保护第一薄膜晶体管TR1的第一有源层A1和第二薄膜晶体管TR2的第二有源层A2。栅极绝缘层140可以包括硅氮化物层SiNx或硅氧化物层SiOx，但是不限于此。栅极绝缘层140可以具有单层结构或多层结构。
存储电容器C1的第一电容器电极C11被设置在栅极绝缘层140上。第一电容器电极C11可以被连接至第一薄膜晶体管TR1的第一栅电极G1。第一电容器电极C11可以与第一薄膜晶体管TR1的第一栅电极G1一体地形成。
第一薄膜晶体管TR1的第一栅电极G1和第二薄膜晶体管TR2的第二栅电极G2被设置在栅极绝缘层140上。第一薄膜晶体管TR1的第一栅电极G1和第二薄膜晶体管TR2的第二栅电极G2分别交叠于有源层A1和A2的沟道部。
第一薄膜晶体管TR1的第一栅电极G1和第二薄膜晶体管TR2的第二栅电极G2可以包括诸如铝Al或铝合金之类的铝-基金属、诸如银Ag或银合金之类的银-基金属、诸如铜Cu或铜合金之类的铜-基金属、诸如钼Mo或钼合金之类的钼-基金属、铬Cr、钽Ta、钕Nd和钛Ti等中的至少一个。第一薄膜晶体管TR1的第一栅电极G1和第二薄膜晶体管TR2的第二栅电极G2可以具有单层结构或多层结构，该多层结构包括具有相同或不同的物理性质的至少两个导电层。
第一层间绝缘层150可以被设置在第一栅电极G1和栅极绝缘层140上，并且第二层间绝缘层160可以被设置在第一层间绝缘层150上。
第一层间绝缘层150和第二层间绝缘层160可以包括例如硅氧化物层SiOx或硅氮化物层SiNx，并且可以用于保护薄膜晶体管。为了将第一薄膜晶体管TR1的第一有源层A1和第二薄膜晶体管TR2的第二有源层A2分别接触于源电极和漏电极，第一层间绝缘层150和第二层间绝缘层160的对应于接触孔的部分可以被去除。第一薄膜晶体管TR1的第一源电极S1和第一漏电极D1、以及第二薄膜晶体管TR2的第二源电极S2和第二漏电极D2被设置在层间绝缘层160上。数据线DL、驱动电源线PL和存储电容器C1的第二电容器电极C12可以被设置在层间绝缘层160上。
驱动电源线PL的一部分可以延伸而成为第一薄膜晶体管TR1的第一漏电极D1。第一薄膜晶体管TR1的第一漏电极D1通过第一接触孔H1被连接至第一有源层A1。
第一薄膜晶体管TR1的第一源电极S1可以通过第二接触孔H2被连接至第一有源层A1并且可以可选地通过第三接触孔H3被连接至第一光阻挡层131。
第一薄膜晶体管TR1的第一源电极S1和第二电容器电极C12可以彼此连接。作为一个示例，第一薄膜晶体管TR1的第一源电极S1和第二电容器电极C12可以一体地形成。
数据线DL的一部分可以延伸而成为第二薄膜晶体管TR2的第二源电极S2。第二薄膜晶体管TR2的第二源电极S2可以通过第五接触孔H5而连接至第二有源层A2。
第二薄膜晶体管TR2的第二漏电极D2可以通过第六接触孔H6被连接至第二有源层A2，并且可以通过另一个第四接触孔H4被连接至第一电容器电极C11。
平坦化层180被设置在第一薄膜晶体管TR1的第一源电极S1、第一漏电极D1，第二薄膜晶体管TR2的第二源电极S2、第二漏电极D2，数据线DL，驱动电源线PL和第二电容器电极C12上。
平坦化层180由绝缘层形成，并且平坦化第一薄膜晶体管TR1和第二薄膜晶体管TR2的上部，并且保护第一薄膜晶体管TR1和第二薄膜晶体管TR2。
显示元件710的第一像素电极711被设置在平坦化层180上。第一像素电极711通过被形成在平坦化层180中的第七接触孔H7来接触于第二电容器电极C12。结果，第一像素电极711可以被连接至第一薄膜晶体管TR1的第一源电极S1。被连接至第一像素电极711并且被形成在平坦化层180中的第七接触孔H7可以被形成在显示元件710的非开口区域中以便交叠于堤层750。
堤层750被设置在第一像素电极711的边缘处。堤层750定义显示元件710的发光区域。
有机发光层712被设置在第一像素电极711上，并且第二像素电极713被设置在有机发光层712上。因此，显示元件710被配置。在图11和图12中示出的显示元件710为有机发光二极管OLED。因此，根据本说明书的另一示例性实施方式的显示设备500可以为有机发光显示设备。但实施方式不限于此。例如，显示元件710可以是发光二极管LED。因此，根据本说明书的另一示例性实施方式的显示设备500可以是LED显示设备。
图13为根据本说明书的另一示例性实施方式的显示设备的任意一个像素的电路图。
在图13中示出的显示设备600的像素P包括作为显示元件710的有机发光二极管OLED和驱动显示元件710的像素驱动单元PDC，但不限于此。显示元件710被连接至像素驱动单元PDC，并且像素驱动单元PDC包括三个薄膜晶体管和一个电容器。
用于向像素驱动单元PDC供应信号的信号线DL、GL、PL、RL和SCL被设置在像素P中。
数据电压Vdata被供应至数据线DL，扫描信号SS被供应至选通线GL，用于驱动像素的驱动电压Vdd被供应至驱动电源线PL，参考电压Vref被供应至参考线RL，并且感测控制信号SCS被供应至感测控制线SCL。
像素驱动单元PDC包括，例如，被连接至选通线GL和数据线DL的第二薄膜晶体管TR2(或者开关晶体管)、根据通过第二薄膜晶体管TR2被发送的数据电压Vdata来控制被输出至显示元件710的电流的大小的第一薄膜晶体管TR1(或者驱动晶体管)和用于检测第一薄膜晶体管TR1的特性的第三薄膜晶体管(或者参考晶体管)。
存储电容器C1被定位在第一薄膜晶体管TR1的栅电极和显示元件710之间。
第二薄膜晶体管TR2通过被供应至选通线GL的扫描信号SS被导通以向第一薄膜晶体管TR1的栅电极发送被供应至数据线DL的数据电压Vdata。
第三薄膜晶体管TR3被连接至第一薄膜晶体管TR1和显示元件710之间的第一节点n1和参考线RL，并且通过感测控制信号SCS被导通或者被关断，并且在感测时段期间检测作为驱动晶体管的第一薄膜晶体管TR1的特性。
被连接至第一薄膜晶体管TR1的栅电极的第二节点n2被连接至第二薄膜晶体管TR2。存储电容器C1被形成在第二节点n2和第一节点n1之间。
当第二薄膜晶体管TR2被导通时，通过数据线DL被供应的数据电压Vdata被供应至第一薄膜晶体管TR1的栅电极。数据电压Vdata被充入在被形成在第一薄膜晶体管TR1的栅电极和源电极之间的第一电容器C1中。
当第一薄膜晶体管TR1被导通时，通过驱动像素的驱动电压Vdd，电流通过第一薄膜晶体管TR1被供应至显示元件710，并且光从显示元件710输出。
图14为根据本说明书的另一示例性实施方式的显示设备的任意一个像素的电路图。
在图14中示出的显示设备700的像素P包括作为显示元件710的有机发光二极管OLED和驱动显示元件710的像素驱动单元PDC，但不限于此。显示元件710被连接至像素驱动单元PDC，并且像素驱动单元PDC包括四个薄膜晶体管和一个电容器。
像素驱动单元PDC包括薄膜晶体管TR1、TR2、TR3和TR4。
用于向像素驱动单元PDC供应驱动信号的信号线DL、EL、GL、PL、SCL和RL被设置在像素P中。
相比于图13的像素P，图14的像素P还包括发光控制线EL。发光控制信号EM被供应至发光控制线EL。
此外，相比于图13的像素驱动单元PDC，图14的像素驱动单元PDC还包括第四薄膜晶体管TR4，该第四薄膜晶体管TR4为用于控制第一薄膜晶体管TR1的发光点的发光控制晶体管。
存储电容器C1被定位在第一薄膜晶体管TR1的栅电极和显示元件710之间。
第二薄膜晶体管TR2通过被供应至选通线GL的扫描信号SS而被导通以向第一薄膜晶体管TR1的栅电极发送被供应至数据线DL的数据电压Vdata。
第三薄膜晶体管TR3被连接至参考线RL，通过感测控制信号SCS被导通或者被关断，并且在感测时段期间检测作为驱动晶体管的第一薄膜晶体管TR1的特性。
第四薄膜晶体管TR4根据发光控制信号EM向第一薄膜晶体管TR1发送驱动电压Vdd或阻断驱动电压Vdd。当第四薄膜晶体管TR4被导通时，电流被供应至第一薄膜晶体管TR1，并且光从显示元件710输出。
图15为根据本说明书的另一示例性实施方式的显示设备的任意一个像素的电路图。
在图15中示出的显示设备700的像素P包括作为显示元件710的有机发光二极管OLED和驱动显示元件710的像素驱动单元PDC，但不限于此。显示元件710被连接至像素驱动单元PDC，并且像素驱动单元PDC包括六个薄膜晶体管和一个电容器。
像素驱动单元PDC包括薄膜晶体管TR1、TR2、TR3、TR4、TR5和TR6。
向像素驱动单元PDC供应驱动信号的信号线DL、EL1、EL2、PL、SCL1、SCL2和VIL被设置在像素P中。
相比于图14的像素P，图15的像素P还包括第一发光控制线EL1和第二发光控制线EL2、初始电压线VIL、以及第一感测控制线SCL1和第二感测控制线SCL2，并且，第一发光控制信号EM1和第二发光控制信号EM2被供应至第一发光控制线EL1和第二发光控制线EL2，初始化电压Vinit被供应至初始电压线VIL，并且第一感测控制信号SCS1和第二感测控制信号SCS2通过第一感测控制线SCL1和第二感测控制线SCL2被供应。
第二薄膜晶体管TR2包括被连接至第二感测控制线SCL2的栅电极、被连接至数据线DL的漏电极和被连接至第一薄膜晶体管TR1的源电极的源电极。第二薄膜晶体管TR2的源电极和第一薄膜晶体管TR1的源电极可以连接，例如在第三节点n3处连接。
当第三薄膜晶体管TR3和第四薄膜晶体管TR4被导通时，第一薄膜晶体管TR1(或者驱动晶体管)的栅电极存储高电位电压Vdd。当数据电压Vdata被供应而第三薄膜晶体管TR3被导通时，数据电压Vdata通过二极管连接方法被供应至第一薄膜晶体管TR1的栅电极。第一薄膜晶体管TR1通过第一发光控制信号EM1和第二发光控制信号EM2向显示元件710供应驱动电流以根据电流的量控制显示元件710的亮度。
第三薄膜晶体管TR3包括被连接至第一扫描信号线SCL1的栅电极、被连接至第四薄膜晶体管TR4的源电极的漏电极和被连接至第一薄膜晶体管TR1的栅电极的源电极。第三薄膜晶体管TR3的源电极和第一薄膜晶体管TR1(驱动晶体管)的栅电极可以连接，例如，在第四节点处连接。
第四薄膜晶体管TR4包括被连接至第二发光控制线EL2的栅电极、被连接至高电位电压线PL的漏电极和被连接至第一薄膜晶体管TR1的漏电极的源电极。因此，第四薄膜晶体管TR4通过第二发光控制线EL2被导通并且向第一薄膜晶体管TR1的漏电极供应高电位电压Vdd。
第五薄膜晶体管TR5包括被连接至第一发光控制线EL1的栅电极、被连接至第一薄膜晶体管TR2的源电极的漏电极和被电连接至显示元件710的源电极。第五薄膜晶体管TR5可以通过第一发光控制信号EM1被导通。
因此，当第五薄膜晶体管TR5通过第一发光控制信号EM1被导通时，第三节点n3的电压被供应至第一节点n1。当第五薄膜晶体管TR5、第二薄膜晶体管TR2，和第四薄膜晶体管TR4被导通时，高电位电压Vdd被供应至第二薄膜晶体管TR2并且驱动电流被供应至显示元件710，以使得显示元件710可以发光。
第六薄膜晶体管TR6包括被连接至第一扫描信号线SCL1的栅电极、被连接至初始化电压Vinit线的漏电极和被连接至作为显示元件710的阳极的第一节点n1的源电极。因此，第六薄膜晶体管TR6可以通过第一扫描信号SCS1被导通，并且第一扫描信号SCS1可以从第五节点n5被分流。因此，当第六薄膜晶体管TR6通过第一扫描信号SCS1被导通时，初始化电压Vinit被供应至第二节点n2和第一节点n1，并且被供应在显示元件710中的数据电压Vdata被初始化。
电容器C1可以为存储被施加至第二薄膜晶体管TR2的栅电极的电压的存储电容器C1。这里，电容器C1被设置在被连接至第二薄膜晶体管TR2的栅电极的第四节点n4和被电连接至显示元件710的阳极的第二节点n2之间。即，电容器C1被电连接至第二节点n2和第四节点n4以存储第二薄膜晶体管TR2的栅电极的电压和被供应至显示元件710的阳极的电压之间的差。
根据本说明书的另一示例性实施方式的像素驱动单元PDC可以被形成为除上述结构之外的各种结构。例如，更多或更少的晶体管以及/或者更多或更少的电容器可以被包括在像素驱动单元中。
因此，本公开可以具有以下优点。
根据本公开的示例性实施方式，薄膜晶体管基板可以具有不同的导电部渗透区域长度，尤其是针对被设置在相同的平面上的多个晶体管。
根据本公开的示例性实施方式，薄膜晶体管基板针对多个晶体管，尤其是针对被设置在相同的平面上的多个晶体管，具有不同的诸如阈值电压、热载流子应力(HCS)、漏致势垒降低(DIBL)和阈值电压滚降之类的短沟道长度的电行为或电特性。
根据本公开的示例性实施方式，薄膜晶体管基板具有不同的电特性或电行为，因而减轻被用作具有短沟道长度的开关晶体管的薄膜晶体管的短沟道效应，并且确保被用作驱动晶体管的薄膜晶体管的阈值电压。因此，电特性的余裕可以被确保，并且此外，薄膜晶体管基板的工艺余裕可以根据电特性的余裕而被确保。
将对于本领域普通技术人员显而易见的是，各种替换、修改和变形在本公开的范围内可行而不脱离本公开的范围和精神。因此，本公开的范围通过所附权利要求书来表示，并且从权利要求书的含义、范围和等同概念导出的所有更改或修改应该被解释为被包括在本公开的范围内。
相关申请的交叉引用
本申请要求于2022年5月25日提交的韩国专利申请No.10-2022-0064215的优先权和权益，该申请通过引用并入本文用于所有目的，如同在本文中完整阐述一样。

Claims (39)

1.一种薄膜晶体管基板，所述薄膜晶体管基板包括：
第一薄膜晶体管，所述第一薄膜晶体管在基底基板上；以及
第二薄膜晶体管，所述第二薄膜晶体管与所述第一薄膜晶体管间隔开，
其中，所述第一薄膜晶体管包括第一有源层、以及与所述第一有源层的至少一部分交叠的第一栅电极，
其中，所述第二薄膜晶体管包括第二有源层、以及与所述第二有源层的至少一部分交叠的第二栅电极，
其中，所述第一有源层包括与所述第一栅电极交叠的第一沟道部、以及被设置在所述第一沟道部的端部处的第一导电部渗透区域，
其中，所述第二有源层包括与所述第二栅电极交叠的第二沟道部、以及被设置在所述第二沟道部的端部处的第二导电部渗透区域，并且
其中，所述第一导电部渗透区域的长度比所述第二导电部渗透区域的长度更长。
2.根据权利要求1所述的薄膜晶体管基板，
其中，所述第一导电部渗透区域与所述第一栅电极交叠，并且所述第二导电部渗透区域与所述第二栅电极交叠。
3.根据权利要求1所述的薄膜晶体管基板，
其中，所述第一导电部渗透区域的杂质浓度高于所述第二导电部渗透区域的杂质浓度。
4.根据权利要求1所述的薄膜晶体管基板，
其中，所述第一有源层还包括被形成在所述第一导电部渗透区域的与所述第一沟道部相对的一侧处的第一导电部，并且
所述第二有源层还包括被形成在所述第二导电部渗透区域的与所述第二沟道部相对的一侧处的第二导电部。
5.根据权利要求4所述的薄膜晶体管基板，
其中，所述第一导电部的杂质浓度高于所述第二导电部的杂质浓度。
6.根据权利要求4所述的薄膜晶体管基板，
其中，所述第一导电部不与所述第一栅电极交叠，并且所述第二导电部不与所述第二栅电极交叠。
7.根据权利要求4所述的薄膜晶体管基板，
其中，所述第一导电部渗透区域的杂质浓度在从所述第一沟道部的所述端部朝向所述第一导电部的方向上增加，并且
所述第二导电部渗透区域的杂质浓度在从所述第二沟道部的所述端部朝向所述第二导电部的方向上增加。
8.根据权利要求1所述的薄膜晶体管基板，所述薄膜晶体管基板还包括：
栅极绝缘层，所述栅极绝缘层被设置在所述第一有源层和所述第一栅电极之间以及所述第二有源层和所述第二栅电极之间。
9.根据权利要求8所述的薄膜晶体管基板，
其中，所述栅极绝缘层包括被设置在所述第一有源层和所述第一栅电极之间的第一栅极绝缘层以及被设置在所述第二有源层和所述第二栅电极之间的第二栅极绝缘层。
10.根据权利要求9所述的薄膜晶体管基板，
其中，所述第一栅极绝缘层的厚度比所述第二栅极绝缘层的厚度更薄。
11.根据权利要求1所述的薄膜晶体管基板，所述薄膜晶体管基板还包括：
第一层间绝缘层，所述第一层间绝缘层被设置在所述第一薄膜晶体管和所述第二薄膜晶体管上。
12.根据权利要求8所述的薄膜晶体管基板，
其中，所述栅极绝缘层的与所述第一薄膜晶体管交叠的部分掺杂有被掺杂在所述第一有源层中的杂质。
13.根据权利要求11所述的薄膜晶体管基板，
其中，所述第一层间绝缘层的与所述第一薄膜晶体管交叠的部分没有掺杂被掺杂在所述第一有源层中的杂质。
14.根据权利要求11所述的薄膜晶体管基板，
其中，所述第一层间绝缘层的与所述第二薄膜晶体管交叠的部分掺杂有被掺杂在所述第二有源层中的杂质。
15.根据权利要求4所述的薄膜晶体管基板，
其中，沿与所述第一导电部交叠的区域的垂直方向的杂质浓度分布的最高值至少部分地与所述第一有源层交叠，并且
沿与所述第二导电部交叠的区域的垂直方向的杂质浓度分布的最高值不与所述第二有源层交叠。
16.根据权利要求4所述的薄膜晶体管基板，所述薄膜晶体管基板还包括：
栅极绝缘层，所述栅极绝缘层被设置在所述第一有源层和所述第一栅电极之间以及所述第二有源层和所述第二栅电极之间，以及
第一层间绝缘层，所述第一层间绝缘层被设置在所述第一薄膜晶体管和所述第二薄膜晶体管上，
其中，沿与所述第一导电部交叠的区域的垂直方向，杂质浓度从所述栅极绝缘层分布到所述第一有源层，并且使最高值至少部分地与所述第一有源层交叠，并且
沿与所述第二导电部交叠的区域的垂直方向，杂质浓度从所述第一层间绝缘层分布到所述第二有源层，并且使最高值与所述栅极绝缘层交叠。
17.根据权利要求1所述的薄膜晶体管基板，其中，所述第一有源层和所述第二有源层形成在同一层上。
18.根据权利要求1所述的薄膜晶体管基板，
其中，所述第一薄膜晶体管是显示设备的像素驱动单元的用于驱动显示元件的驱动晶体管。
19.根据权利要求1所述的薄膜晶体管基板，
其中，所述第二薄膜晶体管构成显示设备的面板中栅极电路的选通驱动器。
20.根据权利要求1所述的薄膜晶体管基板，
其中，所述第二薄膜晶体管是显示设备的像素驱动单元的开关晶体管。
21.一种显示设备，所述显示设备包括多个像素，所述多个像素中的每一个包括显示元件和被配置为驱动所述显示元件的像素驱动单元，
其中，所述像素驱动单元包括根据权利要求1至16中的任一项所述的薄膜晶体管基板。
22.根据权利要求21所述的显示设备，其中，所述像素驱动单元包括：
驱动晶体管，所述驱动晶体管被配置为根据数据电压向所述显示元件供应电流，以及
开关晶体管，所述开关晶体管被配置为根据扫描信号向所述驱动晶体管的栅电极供应所述数据电压，并且
其中，所述第一薄膜晶体管构成所述驱动晶体管。
23.根据权利要求22所述的显示设备，其中，所述第二薄膜晶体管构成所述开关晶体管。
24.根据权利要求21至23中的任一项所述的显示设备，所述显示设备还包括用于供应扫描信号的面板中栅极电路的选通驱动器，并且
其中，所述第二薄膜晶体管构成所述选通驱动器。
25.一种制造薄膜晶体管基板的方法，所述方法包括以下步骤：
在基底基板上形成第一有源层和第二有源层的步骤；
在所述第一有源层和所述第二有源层上形成栅极绝缘层的步骤；
形成第一栅电极以使所述第一栅电极与所述第一有源层的至少一部分交叠的步骤；
形成第二栅电极以使所述第二栅电极与所述第二有源层的至少一部分交叠的步骤；
对所述第一有源层执行第一杂质注入工艺的步骤；以及
对所述第二有源层执行第二杂质注入工艺的步骤，
其中，所述第一有源层包括与所述第一栅电极交叠的第一沟道部、以及被形成在所述第一沟道部的端部处的第一导电部渗透区域，
所述第二有源层包括与所述第二栅电极交叠的第二沟道部、以及被形成在所述第二沟道部的端部处的第二导电部渗透区域，并且
所述第一导电部渗透区域的长度比所述第二导电部渗透区域的长度更长。
26.根据权利要求25所述的制造薄膜晶体管基板的方法，
其中，执行所述第一杂质注入工艺的步骤包括形成第一光阻图案以使所述第一光阻图案与所述第二有源层交叠，并且执行所述第二杂质注入工艺的步骤包括形成第二光阻图案以使所述第二光阻图案与所述第一有源层交叠。
27.根据权利要求26所述的制造薄膜晶体管基板的方法，在对所述第二有源层执行所述第二杂质注入工艺的步骤之前，所述方法还包括以下步骤：在所述第一栅电极和所述第二栅电极上形成第一层间绝缘层的步骤，
其中，所述第二光阻图案被形成在所述第一层间绝缘层上。
28.根据权利要求27所述的制造薄膜晶体管基板的方法，
其中，所述第一层间绝缘层包括含氢硅氮化物SiNx:H。
29.根据权利要求27所述的制造薄膜晶体管基板的方法，
其中，在所述第一杂质注入工艺中的杂质注入能量高于在所述第二杂质注入工艺中的杂质注入能量。
30.根据权利要求27所述的制造薄膜晶体管基板的方法，
其中，所述第一杂质注入工艺的杂质注入浓度等于或小于所述第二杂质注入工艺的杂质注入浓度。
31.根据权利要求25所述的制造薄膜晶体管基板的方法，所述方法还包括以下步骤：
在形成所述栅极绝缘层之后蚀刻与所述第一有源层交叠的所述栅极绝缘层的至少一部分的步骤，
其中，与所述第一有源层交叠的所述栅极绝缘层具有第一厚度，与所述第二有源层交叠的所述栅极绝缘层具有第二厚度，并且所述第二厚度比所述第一厚度更厚。
32.根据权利要求31所述的制造薄膜晶体管基板的方法，
其中，执行所述第一杂质注入工艺的步骤和执行所述第二杂质注入工艺的步骤同时被执行。
33.根据权利要求25所述的制造薄膜晶体管基板的方法，
其中，所述第一导电部渗透区域的杂质浓度高于所述第二导电部渗透区域的杂质浓度。
34.根据权利要求25所述的制造薄膜晶体管基板的方法，
其中，所述第一有源层还包括被形成在所述第一导电部渗透区域的与所述第一沟道部相对的一侧处的第一导电部，并且
所述第二有源层还包括被形成在所述第二导电部渗透区域的与所述第二沟道部相对的一侧处的第二导电部。
35.根据权利要求25所述的制造薄膜晶体管基板的方法，
其中，所述栅极绝缘层的与所述第一有源层交叠的部分掺杂有被掺杂在所述第一有源层中的杂质。
36.根据权利要求27所述的制造薄膜晶体管基板的方法，
其中，所述第一层间绝缘层的与所述第一有源层交叠的部分没有掺杂被掺杂在所述第一有源层中的杂质。
37.根据权利要求27所述的制造薄膜晶体管基板的方法，
其中，所述第一层间绝缘层的与所述第二有源层交叠的部分掺杂有被掺杂在所述第二有源层中的杂质。
38.根据权利要求31所述的制造薄膜晶体管基板的方法，
其中，与所述第一有源层交叠的所述栅极绝缘层掺杂有被掺杂在所述第一有源层中的杂质，并且与所述第二有源层交叠的所述栅极绝缘层掺杂有被掺杂在所述第二有源层中的杂质。
39.根据权利要求25所述的制造薄膜晶体管基板的方法，
其中，从执行所述第二杂质注入工艺的表面到所述第二有源层的距离比从执行所述第一杂质注入工艺的表面到所述第一有源层的距离更长。
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