CN117133637A - 提升碳化硅复合衬底有效面积的方法及碳化硅复合衬底 - Google Patents

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Abstract

本发明涉及一种提升碳化硅复合衬底有效面积的方法及碳化硅复合衬底。方法包括:将碳化硅供体材料与支撑层进行连接,得到含有碳化硅供体材料层的连接体;对连接体进行边缘倒角,形成供体衬底;在供体衬底的碳化硅供体材料层中预埋弱化层;将供体衬底的碳化硅供体材料层与碳化硅衬底键合,形成键合体;对键合体施加应力,使其沿弱化层断裂,得到由碳化硅膜层与碳化硅衬底构成的碳化硅复合衬底,及剩余供体衬底。制备所得的碳化硅复合衬底碳化硅膜层边缘与碳化硅衬底边缘距离均值小于0.9mm,极差小于0.5mm,有效使用面积大于碳化硅复合衬底边缘向内排除2mm后的面积。衬底尺寸越大,本发明制备的复合衬底的有效使用面积占比越大,技术效果越显著。

Description

提升碳化硅复合衬底有效面积的方法及碳化硅复合衬底
技术领域
本发明涉及衬底制造技术领域,尤其涉及一种提升碳化硅复合衬底有效面积的方法及碳化硅复合衬底。
背景技术
碳化硅作为第三代半导体材料,在禁带宽度、载流子饱和迁移率、热导率、临界击穿电压、抗辐射能力等性质方面具有优异表现,其衬底材料广泛应用于5G通信、航空航天和新能源汽车等领域。
碳化硅单晶衬底主流制造方法采用PVT法(物理气相传输法),受其晶体生长速度慢、缺陷控制难度大等缺点影响,导致碳化硅供体材料单晶衬底成本很高。
一种降低碳化硅衬底成本的方法是采用复合结构,所述复合衬底结构是在供体衬底表面的碳化硅单晶层中预埋弱化层,将碳化硅衬底与所述碳化硅单晶层进行键合连接,施加应力使所述碳化硅单晶层沿所述弱化层断裂,得到剩余供体衬底以及碳化硅复合衬底,剩余供体衬底可以重复利用,碳化硅复合衬底可以用于生长外延层和制造MOSFET等半导体器件。
但上述碳化硅复合衬底制造方法存在如下问题:碳化硅衬底与碳化硅单晶层键合后,其复合结构边缘键合力较弱,导致施加应力使碳化硅单晶层沿弱化层断裂后,供体衬底边缘碳化硅单晶层材料无法转移到碳化硅衬底上,以及转移到碳化硅衬底上的碳化硅单晶层材料边界不平整。
边缘碳化硅单晶层材料无法转移不但会导致供体衬底重复利用实现困难,具体体现在增加平坦化成本和降低供体衬底表面的碳化硅单晶层重复利用次数,还会导致碳化硅复合衬底的有效使用面积减小,碳化硅单晶层的材料利用率降低。转移碳化硅单晶层材料边界不平整则会循环的恶化上述问题。
发明内容
本发明提出一种提升碳化硅复合衬底有效使用面积的方法及碳化硅复合衬底。通过供体衬底预埋弱化层前进行倒角,实现碳化硅供体材料完全转移至碳化硅衬底上,无边缘材料无法转移和转移后边界不平整问题,可以实现供体衬底低成本重复利用。通过键合时分区加压控制提高碳化硅复合衬底边缘的键合质量,制备所得的碳化硅复合衬底的有效使用面积大于所述碳化硅复合衬底边缘向内缩减2mm后的面积。
为达到此发明目的,本发明采用以下技术方案:
本发明提供的提升碳化硅复合衬底有效使用面积的方法,包括以下步骤:
(1)将碳化硅供体材料与支撑层进行连接,得到含有碳化硅供体材料层的连接体;
(2)对所述连接体进行边缘倒角,形成供体衬底;
(3)在供体衬底的碳化硅供体材料层中预埋弱化层;
(4)将供体衬底的碳化硅供体材料层与碳化硅衬底进行键合,形成键合体;
(5)键合体裂片,对键合体施加应力,使其沿弱化层断裂,得到由碳化硅膜层与碳化硅衬底构成的碳化硅复合衬底,及剩余供体衬底;
(6)剩余供体衬底返回步骤(3)中重复利用;
所述碳化硅供体材料中的微管、位错、碳包裹缺陷密度小于碳化硅衬底中的微管、位错、碳包裹缺陷密度。
上述步骤中供体材料、支撑层和碳化硅衬底尺寸相同。
供体衬底由碳化硅供体材料与支撑层连接形成。碳化硅供体材料厚度为150-1000μm,晶型为4H或6H。支撑层材料为硅,成本较低且可用于辅助步骤(4)中键合定位和改善碳化硅供体材料层重复离子注入、高温处理导致的翘曲度升高。支撑层的厚度为300-1000μm,且不低于碳化硅供体材料层的厚度。
碳化硅供体材料层与支撑层连接的方式包括键合或粘接连接。
键合连接前需要对待键合面的表面进行抛光及活化处理。抛光处理为利用化学机械抛光技术使待键合表面的粗糙度Ra≤0.3nm,活化处理为利用高速粒子(如Ar原子)轰击碳化硅供体材料和支撑层的待键合面,去除表面氧化膜和其他污染物。经过抛光及活化处理的待键合表面足够光滑且洁净,在绝对真空度小于10-5Pa环境中压接实现强键合。
粘接连接采用涂抹胶水和加热碳化,胶水类型包括丙烯酸酯、环氧树脂或酚醛树脂中的任意一种或至少两种的组合,加热碳化温度为200-800℃,加热碳化时对支撑层和碳化硅供体材料层施加压力,增加其粘接强度。
所述边缘倒角的宽度为0.5-0.8mm。现有技术中的倒角宽度需要大于晶圆边缘无法键合宽度,一般为1-1.5mm,本发明在供体衬底与碳化硅衬底键合时采用分区加压控制可显著提高碳化硅复合衬底边缘键合质量,缩小边缘无法键合宽度。
进一步的,所述边缘倒角为L形倒角,倒角方式包括机械倒角和边缘刻蚀倒角。
采用机械倒角时,将连接体固定在一个可以高速旋转的支架上,通过高速旋转的金刚石倒角磨轮,将碳化硅供体材料层和部分支撑层边缘材料去除。倒角深度要求位于连接面之下、支撑层中心线之上,倒角宽度为0.5-0.8mm。倒角深度过浅会导致支撑层侧碳化硅供体材料无法重复利用,倒角深度过深、低于支撑层中心线会导致供体衬底强度下降,有碎边风险。
采用边缘刻蚀倒角时,为保证碳化硅供体材料层侧壁垂直度,刻蚀速率不宜过高,将刻蚀速率控制在100-500nm/min。倒角深度要求位于连接面之下、支撑层中心线之上,倒角宽度为0.5-0.8mm。
上述倒角后支撑层直径大于碳化硅供体材料层直径,且倒角深度位于连接面之下、支撑层中心线之上,固无碎边风险。
进一步的,刻蚀前对非刻蚀区域覆盖厚度为100-1000nm的掩膜。掩膜材料为Ni,覆盖方式为电子束蒸发,区域控制方式为掩膜板遮挡。
刻蚀气体为SF6和O2的混合气体,在低气压下经耦合辉光放电,产生高密度等离子体,在下电极的RF射频作用下对基片表面进行轰击与反应,生成SiFx(x≤1-4)、CFx(x≤1-2)等挥发性物质。其中O2体积分数为5-30%;SiC与Ni膜的刻蚀选择比为50-70,刻蚀后使用RCA清洗法去除残留金属掩膜。
上述供体衬底倒角方式可以将碳化硅供体材料完全转移至碳化硅衬底上,无边缘材料无法转移和转移后边界不平整问题,可以实现供体衬底低成本重复利用。
碳化硅供体材料层中预埋弱化层使用离子注入方式,注入离子种类为氢或氦,注入深度为0.3-2μm。
碳化硅衬底厚度为200-1000μm,晶型为3C、4H或6H。
供体衬底与碳化硅衬底键合时采用分区加压控制方式,所述分区至少为2个,其中:
区域1的外边界直径≥碳化硅衬底直径的50%;
区域2的内边界直径≤区域1的外边界直径且不高于碳化硅衬底直径的80%;
区域2的外边界直径≥碳化硅衬底直径;
对区域1和区域2依次施加压力,施加压力的中心为碳化硅衬底的几何中心;
对区域2施加的压力≥对区域1施加的压力;
对区域2施加压力的时间≥对区域1施加压力的时间。
上述分区加压控制方式可以有效提高碳化硅复合衬底的边缘键合力,降低供体衬底倒角宽度设计量,提升复合衬底的有效使用面积,同时降低材料成本。
进一步的,键合连接前需要对待键合面的表面进行抛光及活化处理。抛光处理为利用化学机械抛光技术使待键合表面的粗糙度Ra≤0.3nm,活化处理为利用高速粒子(如Ar原子)轰击碳化硅供体材料和碳化硅衬底的待键合面,去除表面氧化膜和其他污染物。经过抛光及活化处理的待键合表面足够光滑且洁净,在绝对真空度小于10-5Pa环境中压接实现强键合。
对键合体施加应力的方式为高温处理,处理温度为600-1200℃,处理时间为10-90min。此温度下供体衬底的碳化硅供体材料层沿弱化层方向断裂,断裂后形成的碳化硅膜层完全转移到碳化硅衬底上,转移的碳化硅膜层厚度为0.3-2μm,获得碳化硅复合衬底和剩余供体衬底。
进一步的,键合体裂片前还包括预处理步骤,所述预处理步骤包括将键合体在300-600℃的温度下保温10-90min。本发明中,预处理和裂片在同一设备同一工艺过程中完成,即预处理后继续升温至裂片温度。预处理步骤可以显著提高键合强度,由于预处理温度较低,所以不会对弱化层造成负面影响。
所述键合体裂片后还包括对碳化硅复合衬底进行高温退火,退火温度为1500-2000℃,退火时间5-40min,目的是修复离子注入过程中造成的晶格缺陷,提高产品质量。
高温退火过程中,碳化硅中的硅升华并重新沉积在晶片表面,形成硅析出现象,导致碳化硅复合衬底的表面粗糙度升高,约为10nm。因此需要对退火后的碳化硅复合衬底进行双面化学机械抛光,使表面粗糙度Ra≤0.2nm。
剩余供体衬底经清洗、抛光至Ra≤0.3nm后重复利用。
本发明还提供一种碳化硅复合衬底,由上述方法制得,所述碳化硅复合衬底的碳化硅膜层边界平整,碳化硅复合衬底碳化硅膜层边缘与碳化硅衬底边缘距离均值小于0.9mm,极差小于0.5mm;所述碳化硅复合衬底的有效使用面积大于所述碳化硅复合衬底边缘向内排除2mm后的面积。
相对于现有技术,本发明具有以下有益效果:
本发明提出一种提升碳化硅复合衬底有效使用面积的方法及碳化硅复合衬底,通过供体衬底预埋弱化层前进行倒角,实现碳化硅供体材料完全转移至碳化硅衬底上,无边缘材料无法转移和转移后边界不平整问题,可以实现供体衬底低成本重复利用。通过键合时分区加压控制提高碳化硅复合衬底边缘的键合质量,制备所得的碳化硅复合衬底碳化硅膜层边缘与碳化硅衬底边缘距离均值小于0.9mm,极差小于0.5mm,有效使用面积大于碳化硅复合衬底边缘向内排除2mm后的面积。衬底尺寸越大,本发明制备的复合衬底的有效使用面积占比越大,技术效果越显著。
附图说明
图1是本发明实施例一的工艺流程示意图;
图2是本发明实施例中供体衬底倒角方式的示意图;
图3是本发明实施例中分区加压控制方式的示意图;
图4是本发明碳化硅复合衬底有效使用面积示意图;
图5是本发明对比例二裂片后供体衬底侧界面图;
图6是本发明对比例二裂片后碳化硅复合衬底侧界面图;
图7是本发明实施例一裂片后碳化硅复合衬底侧界面图。
具体实施方式
下面通过具体实施方式来进一步说明本发明的技术方案。本领域技术人员应该明了,所述实施例仅仅是帮助理解本发明,不应视为对本发明的具体限制。
实施例一
本实施例中提升碳化硅复合衬底有效使用面积的方法包括如下步骤,工艺流程示意图、边缘倒角示意图、分区加压示意图参见图1-3。
①制备连接体
晶圆尺寸均为6英寸,支撑层材料为Si、厚度625μm;碳化硅供体材料厚度为350μm;碳化硅衬底厚度为350μm。碳化硅供体材料中微管、位错、碳包裹等缺陷密度小于碳化硅。
将碳化硅供体材料与支撑层通过SAB(表面活化键合)键合方式连接,形成连接体。键合前表面粗糙度Ra≤0.3nm。键合使用FAB(快速原子轰击)照射60s,在50kN压力下压接30s,在10-6Pa的洁净环境中进行。
②制备供体衬底
对①中制备所得连接体进行边缘倒角,倒角深度400μm,倒角宽度0.5mm,倒角后进行清洗去除边缘杂质,形成供体衬底。
③制备键合体
对供体衬底中远离支撑层侧碳化硅供体材料进行离子注入,注入离子种类为H离子,注入能量:115keV,注入剂量:6E16ions/cm2,注入深度:0.7μm。
将供体衬底中的碳化硅供体材料层与碳化硅衬底通过SAB键合方式连接,键合前碳化硅衬底表面粗糙度Ra≤0.3nm。
键合时采用分区加压控制方式,分2个区域进行施压。以碳化硅衬底中心计,区域1外边界直径100mm,区域2内边界直径80mm、外边界直径150mm。使用FAB照射30s,先对区域1在50kN压力下压接30s,再对区域2在80kN压力下压接60s,形成键合体。全部过程在10-6Pa的洁净环境中进行。
④键合体裂片
将键合完成的复合衬底使用高温炉进行预处理和裂片。由室温升高至500℃并保温90min进行预处理,继续升温至1000℃并保温90min进行裂片。碳化硅供体材料沿注入层方向断裂,获得碳化硅复合衬底和剩余供体衬底。
⑤后处理
碳化硅复合衬底清洗后使用高温炉进行高温退火,退火温度1700℃,退火时间5min。对退火后的碳化硅复合衬底进行双面研磨抛光,处理后表面粗糙度Ra≤0.2nm,可用于生长外延层和制造MOSFET、IGBT等半导体器件。
剩余供体衬底经清洗、抛光后表面粗糙度Ra≤0.3nm,继续作为供体衬底重复利用。
实施例二
与实施例一相比,区别在于②制备供体衬底时,倒角宽度为0.8mm,其余工艺步骤及条件与实施例一相同。
实施例三
与实施例一相比,区别在于③制备键合体:
对供体衬底中远离支撑层侧碳化硅供体材料进行离子注入,注入离子种类为H离子,注入能量:115keV,注入剂量:6E16ions/cm2,注入深度:0.7μm。
将供体衬底中的碳化硅供体材料层与碳化硅衬底通过SAB键合方式连接,键合前碳化硅衬底表面粗糙度Ra≤0.3nm。
键合时,使用FAB照射30s,在50kN压力下压接30s,形成键合体。全部过程在10-6Pa的洁净环境中进行。
其余工艺步骤及条件与实施例一相同。
对比例一
与实施例一相比,区别在于②制备供体衬底:
直接对①中制备所得连接体作为供体衬底使用,不进行倒角处理。
其余工艺步骤及条件与实施例一相同。
对比例二
与实施例三相比,区别在于②制备供体衬底:
直接对①中制备所得连接体作为供体衬底使用,不进行倒角处理。
其余工艺步骤及条件与实施例三相同。
实施例和对比例施加应力裂片后碳化硅供体材料膜层边界到碳化硅衬底边界距离均值、距离极差,碳化硅复合衬底的有效使用面积,碳化硅复合衬底的有效面积占比数据如下表。
由实施例一与实施例二可以看出,提升边缘倒角宽度可以降低裂片后碳化硅供体材料膜层边界到碳化硅衬底边界的相对距离均值及距离极差,所述相对距离均值=距离均值-倒角宽度,但提升倒角宽度也提升了边缘向内排除的距离,反而降低了有效使用面积(参见图4)占比。
由实施例一与实施例三可以看出,键合前进行供体衬底边缘倒角,键合时采用分区加压,可显著降低裂片后碳化硅供体材料膜层边界到碳化硅衬底边界距离均值、距离极差、边缘向内排除距离,显著提升有效使用面积占比。
由对比例一、对比例二可以看出,键合时采用分区加压相比于键合时不采用分区加压能降低裂片后碳化硅供体材料膜层边界到碳化硅衬底边界距离均值、距离极差、边缘向内排除距离。但键合前不对供体衬底进行边缘倒角难以有效降低裂片后碳化硅供体材料膜层边界到碳化硅衬底边界距离均值、距离极差、边缘向内排除距离,难以大幅提升有效使用面积占比。
对比例二裂片后,供体衬底侧界面如图5所示,存在供体衬底边缘碳化硅供体材料层残留现象,且残留碳化硅供体材料层中存在气泡;对比例二裂片后碳化硅复合衬底侧界面如图6所示,存在转移碳化硅供体材料材料边缘质量差现象,且清洗后表面颗粒状况仍较差。
本发明实施例一裂片后碳化硅复合衬底侧界面如图7所示,裂片后碳化硅供体材料膜层边界到碳化硅衬底边界距离均值、距离极差较小且洁净度好,碳化硅复合衬底的有效使用面积增大,碳化硅供体材料的材料利用率升高。
本发明还提供一种碳化硅复合衬底,可由上述实施例1-3中任意方法制备而得。制备所得碳化硅复合衬底的碳化硅膜层边界平整,碳化硅复合衬底碳化硅膜层边缘与碳化硅衬底边缘距离均值小于0.9mm,极差小于0.5mm。制备所得碳化硅复合衬底的有效使用面积大于所述碳化硅复合衬底边缘向内排除2mm后的面积。
申请人声明,以上所述仅为本发明的具体实施方式,但本发明的保护范围并不局限于此,所属技术领域的技术人员应该明了,任何属于本技术领域的技术人员在本发明揭露的技术范围内,可轻易想到的变化或替换,均落在本发明的保护范围和公开范围之内。

Claims (10)

1.提升碳化硅复合衬底有效面积的方法,其特征在于,所述方法包括以下步骤:
(1)将碳化硅供体材料与支撑层连接,得到含有碳化硅供体材料层的连接体;
(2)对所述连接体进行边缘倒角,形成供体衬底;
(3)在供体衬底的碳化硅供体材料层中预埋弱化层;
(4)将供体衬底的碳化硅供体材料层与碳化硅衬底进行键合,形成键合体;
(5)键合体裂片,对键合体施加应力,使其沿弱化层断裂,得到由碳化硅膜层与碳化硅衬底构成的碳化硅复合衬底,及剩余供体衬底;
(6)剩余供体衬底返回步骤(3)中重复利用;
所述碳化硅供体材料中的微管、位错、碳包裹缺陷密度小于碳化硅衬底中的微管、位错、碳包裹缺陷密度。
2.根据权利要求1所述的方法,其特征在于:所述边缘倒角为L形倒角;
所述边缘倒角的宽度为0.5-0.8mm;
所述边缘倒角的深度位于所述供体衬底碳化硅供体材料层以下,支撑层中心线以上。
3.根据权利要求2所述的方法,其特征在于:所述边缘倒角方式为机械倒角或刻蚀倒角。
4.根据权利要求3所述的方法,其特征在于:所述刻蚀倒角的刻蚀速率为100-500nm/min。
5.根据权利要求4所述的方法,其特征在于:所述刻蚀倒角前以电子束蒸发加掩膜板遮挡方式对非刻蚀区域覆盖厚度为100-1000nm的掩膜;
所述掩膜材料为Ni。
6.根据权利要求5所述的方法,其特征在于:刻蚀气体为SF6和O2的混合气体;
所述混合气体中O2体积分数为5-30%;
SiC与Ni膜刻蚀选择比为50-70;
刻蚀后使用RCA清洗法去除残留掩膜。
7.根据权利要求1所述的方法,其特征在于:步骤(4)中所述键合采用分区加压控制方式进行,所述分区至少为2个,其中:
区域1的外边界直径≥碳化硅衬底直径的50%;
区域2的内边界直径≤区域1的外边界直径且不高于碳化硅衬底直径的80%;
区域2的外边界直径≥碳化硅衬底直径;
对区域1和区域2依次施加压力,施加压力的中心为碳化硅衬底的几何中心;
对区域2施加的压力≥对区域1施加的压力;
对区域2施加压力的时间≥对区域1施加压力的时间。
8.根据权利要求1所述的方法,其特征在于:步骤(5)中,对键合体施加应力的方式为高温处理,处理温度为600-1200℃,处理时间为10-90min。
9.根据权利要求1所述的方法,其特征在于:所述键合体裂片前还包括预处理步骤,所述预处理步骤包括将键合体在300-600℃的温度下保温10-90min;
所述键合体裂片后还包括对碳化硅复合衬底进行高温退火,退火温度1500-2000℃,退火时间5-40min;
退火后对碳化硅复合衬底进行双面化学机械抛光,使表面粗糙度Ra≤0.2nm。
10.一种碳化硅复合衬底,其特征在于:由权利要求1-9任一所述的方法制得,所述碳化硅复合衬底碳化硅膜层边缘与碳化硅衬底边缘距离均值小于0.9mm,极差小于0.5mm;
所述碳化硅复合衬底的有效使用面积大于所述碳化硅复合衬底边缘向内缩减2mm后的面积。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6342433B1 (en) * 1998-02-18 2002-01-29 Canon Kabushiki Kaisha Composite member its separation method and preparation method of semiconductor substrate by utilization thereof
US20040121557A1 (en) * 2002-07-17 2004-06-24 S.O.I.Tec Silicon On Insulator Technologies S.A. Method of smoothing the outline of a useful layer of material transferred onto a support substrate
CN113658850A (zh) * 2021-07-06 2021-11-16 华为技术有限公司 复合衬底及其制备方法、半导体器件、电子设备
CN115088063A (zh) * 2020-03-27 2022-09-20 Soitec公司 用于制造包括位于由SiC制成的载体衬底上的由单晶SiC制成的薄层的复合结构的方法
WO2022195225A1 (fr) * 2021-03-19 2022-09-22 Soitec Procédé de transfert d'une couche d'une hétérostructure
CN115621403A (zh) * 2022-10-25 2023-01-17 佛山市国星半导体技术有限公司 一种低翘曲度键合片的键合方法
CN116084011A (zh) * 2023-03-07 2023-05-09 青禾晶元(天津)半导体材料有限公司 一种碳化硅复合衬底及其制造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6342433B1 (en) * 1998-02-18 2002-01-29 Canon Kabushiki Kaisha Composite member its separation method and preparation method of semiconductor substrate by utilization thereof
US20040121557A1 (en) * 2002-07-17 2004-06-24 S.O.I.Tec Silicon On Insulator Technologies S.A. Method of smoothing the outline of a useful layer of material transferred onto a support substrate
CN115088063A (zh) * 2020-03-27 2022-09-20 Soitec公司 用于制造包括位于由SiC制成的载体衬底上的由单晶SiC制成的薄层的复合结构的方法
WO2022195225A1 (fr) * 2021-03-19 2022-09-22 Soitec Procédé de transfert d'une couche d'une hétérostructure
CN113658850A (zh) * 2021-07-06 2021-11-16 华为技术有限公司 复合衬底及其制备方法、半导体器件、电子设备
CN115621403A (zh) * 2022-10-25 2023-01-17 佛山市国星半导体技术有限公司 一种低翘曲度键合片的键合方法
CN116084011A (zh) * 2023-03-07 2023-05-09 青禾晶元(天津)半导体材料有限公司 一种碳化硅复合衬底及其制造方法

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