CN117119879A - 存储电容器 - Google Patents

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CN117119879A CN202310217511.8A CN202310217511A CN117119879A CN 117119879 A CN117119879 A CN 117119879A CN 202310217511 A CN202310217511 A CN 202310217511A CN 117119879 A CN117119879 A CN 117119879A
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Abstract

本申请提供一种具有多层介电质的存储电容器。该存储电容器包括一下电极、一上电极、一第一介电质层、一第二介电质层以及一第三介电质层。该第一介电质层覆盖该下电极，该第二介电质层设置于该第一介电质层上，该第三介电质层设置于该第二介电质层上。该上电极设置于该第三介电质层上。

Description

存储电容器
技术领域
本申请案主张美国第17/751,936及17/752,638号专利申请案的优先权(即优先权日为“2022年5月24日”)，其内容以全文引用的方式并入本文中。
本公开关于一种具有多层介电质的半导体结构，特别是有关于一种具有多层介电质的半导体存储元件的电容器。
背景技术
动态随机存取存储器利用电容器在集成电路中存储信息位元。电容器的制作技术是将介电质材料置于由导电材料形成的两个电极之间。电容器容纳电荷的能力(即电容)是电极的表面积、电极之间的距离以及介电质材料的(相对)介电常数或k值的函数，其中电容与介电质材料的介电常数或k值成正比。也就是说，介电材料的介电常数或k值越高，电容器所能容纳的电荷就越大。因此，对于一个给定的所需电容，如果增加介电材料的介电常数或k值，可以减少电容器的面积，以保持相同的电池电容。
上文的“先前技术”说明仅是提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。
发明内容
本公开的一个方面提供一种存储电容器。该存储电容器包括一下电极、一第一介电质层、一第二介电质层、一第三介电质层以及一上电极。该第一介电质层覆盖该下电极。该第二介电质层设置于该第一介电质层上。该第三介电质层设置于该第二介电质层上。该上电极设置于该第三介电质层上。
在一些实施例中，该第一介电质层与该第二介电质层包括不同的材料。
在一些实施例中，该第一介电质层与该第三介电质层包括相同的材料。
在一些实施例中，该第一介电质层、该第二介电质层及该第三介电质层包括金属氧化物。
在一些实施例中，该第一介电质层包括铪、锆、铌、铝或钛。
在一些实施例中，该第二介电质层包括铪或锆。
在一些实施例中，该第一介电质层具有一第一厚度，该第二介电质层具有大于该第一厚度的一第二厚度，且该第三介电质层具有小于该第二厚度的一第三厚度。
在一些实施例中，该第一厚度与该第三厚度的总和实质上小于该第二厚度。
在一些实施例中，该第二厚度对该第一厚度与该第三厚度总和之比实质上大于4。
在一些实施例中，该下电极为一柱状，连接到该下电极一外表面的该第一介电质层的一部分具有一第一外径及一第一内径，围绕该下电极该外表面的该第二介电质层的一部分具有一第二外径及一第二内径，围绕该下电极该外表面的该第三介电质层的一部分具有一第三外径及一第三内径，该第一外径与该第一内径之间的一第一差值小于该第二外径与该第二内径之间的一第二差值，该第三外径与该第三内径之间的一第三差值小于该第二差值。
在一些实施例中，该第一差值与该第三差值的总和实质上小于2纳米。
在一些实施例中，该第一差值与该第三差值的总和实质上大于0.3纳米。
在一些实施例中，该上电极具有一实质上平面的顶面。
在一些实施例中，该上电极为一柱状，围绕该上电极一外表面的该第一介电质层的一部分具有一第一外径及一第一内径，围绕该上电极该外表面的该第二介电质层的一部分具有一第二外径及一第二内径，连接到该上电极该外表面的该第三介电质层的一部分具有一第三外径及一第三内径，该第一外径与该第一内径之间的一第一差值小于该第二外径与该第二内径之间的一第二差值，该第三外径与该第三内径之间的一第三差值小于该第二差值。
在一些实施例中，该第一差值与该第三差值的总和实质上小于2纳米。
在一些实施例中，该第一差值与该第三差值的总和实质上大于0.3纳米。
在一些实施例中，该下电极是一基底的掺杂区域，且该第一介电质层、该第二介电质层、该第三介电质层及该上电极设置于该基底中。
本公开的一个方面提供一种存储电容器的制备方法。该制备方法包括以下步骤：形成一下电极；沉积一第一介电质层以覆盖该下电极；在该第一介电质层上沉积一第二介电质层；在该第二介电质层上沉积一第三介电质层；以及在该第三介电质层上形成一上电极。
在一些实施例中，该第一介电质层具有一第一厚度，该第二介电质层具有大于该第一厚度的一第二厚度，且该第三介电质层具有小于该第二厚度的一第三厚度。
在一些实施例中，该第一厚度与该第三厚度的总和实质上小于该第二厚度。
在一些实施例中，该第二厚度对该第一厚度与该第三厚度总和之比实质上大于4。
在一些实施例中，该第一介电质层与该第二介电质层包括不同的金属氧化物。
在一些实施例中，该第一介电质层与该第三介电质层包括相同的材料。
在一些实施例中，该第二介电质层包括铪或锆。
在一些实施例中，该第一介电质层包括铪、锆、铌、铝或钛。
在一些实施例中，该下电极的形成包括以下步骤：在一基底中形成一沟渠，以及对曝露于该沟渠的该基底的一部分进行掺杂，以形成该下电极；随后在该沟渠中沉积该第一介电质层、该第二介电质层及该第三介电质层，并在该第三介电质层上沉积该上电极的一导电材料，直到该沟渠被完全填满。
在一些实施例中，该制备方法更包括执行一平面化制程，以去除该第一介电质层、该第二介电质层、该第三介电质层及该基底上面的该导电材料。
在一些实施例中，该下电极的形成包括以下步骤：在一基底上沉积一牺牲层；在该牺牲层中形成一沟渠；以及在该沟渠中沉积该下电极的一导电材料，直到该沟渠被完全填满。
在一些实施例中，该制备方法更包括执行一平面化制程的步骤，以去除该牺牲层上面的该导电材料。
在一些实施例中，该制备方法更包括在沉积该第一介电质层之前去除该牺牲层的步骤。
有了上述配置的存储电容器，包括三个介电质层作为电容器介电质以电隔离上电极及下电极，电容器介电质的有效介电常数可以提高。因此，一个给定尺寸的存储电容器可以容纳更大的电荷。
上文已相当广泛地概述本公开的技术特征及优点，使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或过程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
参阅实施方式与权利要求合并考量图式时，可得以更全面了解本申请案的揭示内容，图式中相同的元件符号是指相同的元件。
图1是横截面图，例示本公开一些实施例的存储电容器。
图2是沿图1中A-A'线的横截面图。
图3是横截面图，例示本公开一些实施例的存储电容器。
图4是沿图3中B-B'线的横截面图。
图5是流程图，例示本公开一些实施例的存储电容器的制备方法。
图6至图12是横截面图，例示本公开一些实施例的存储电容器的制备中间阶段。
图13是流程图，例示本公开一些实施例的半导体存储元件其存储电容器的制备方法。
图14至图20是横截面图，例示本公开一些实施例的存储电容器的制备中间阶段。
其中，附图标记说明如下：
10：存储电容器
20：存储电容器
100：基底
102：沟渠
104：上表面
110：下电极
120：第一介电质层
122：第一外径
124：第一内径
130：第二介电质层
132：第二外径
134：第二内径
140：第三介电质层
142：第三外径
144：第三内径
150：导电材料
152：上电极
154：外表面
200：基底
202：半导体晶圆
2021：上表面
2022：主动区域
203：隔离特征
204：存取晶体管
2042：栅极
2044：杂质区域
2046：栅极介电质
2048：栅极间隙子
206：绝缘层
208：导电特征(导电插塞)
210：导电材料
212：下电极
214：外表面
220：第一介电质层
222：第一外径
224：第一内径
230：第二介电质层
232：第二外径
234：第二内径
240：第三介电质层
242：第三外径
244：第三内径
250：上电极(顶电极)
252：顶面
300：制备方法
410：图案遮罩
414：视窗
420：牺牲层
422：沟渠
430：图形遮罩
500：制备方法
A-A'：线
B-B'：线
D1：第一差值
D2：第二差值
D3：第三差值
S302：步骤
S304：步骤
S306：步骤
S310：步骤
S312：步骤
S314：步骤
S316：步骤
S502：步骤
S504：步骤
S506：步骤
S508：步骤
S510：步骤
S512：步骤
S514：步骤
S516：步骤
S518：步骤
T1：第一厚度
T2：第二厚度
T3：第三厚度
具体实施方式
现在用具体的语言来描述附图中说明的本公开的实施例，或实例。应理解的是，在此不打算限制本公开的范围。对所描述的实施例的任何改变或修改，以及对本文所描述的原理的任何进一步应用，都应被认为是与本公开内容有关的技术领域的普通技术人员通常会做的。参考数字可以在整个实施例中重复，但这并不一定表示一实施例的特征适用于另一实施例，即使它们共用相同的参考数字。
应理解的是，尽管用语第一、第二、第三等可用于描述各种元素、元件、区域、层或部分，但这些元素、元件、区域、层或部分不受这些用语的限制。相反，这些用语只是用来区分一元素、元件、区域、层或部分与另一元素、元件、区域、层或部分。因此，下面讨论的第一元素、元件、区域、层或部分可以称为第二元素、元件、区域、层或部分而不偏离本发明概念的教导。
本文使用的用语仅用于描述特定的实施例，并不打算局限于本发明的概念。正如本文所使用的，单数形式的“一”、“一个”及“该”也包括复数形式，除非上下文明确指出。应进一步理解，用语“包含”及“包括”，当在本说明书中使用时，指出了所述特征、整数、步骤、操作、元素或元件的存在，但不排除存在或增加一个或多个其他特征、整数、步骤、操作、元素、元件或其组。
图1是横截面图，例示本公开一些实施例的存储电容器10。参照图1，存储电容器10是一种沟渠式电容器，包括下电极110、第一介电质层120、第二介电质层130、第三介电质层140以及上电极152；下电极110是基底100的导电掺杂区，第一介电质层120、第二介电质层130、第三介电质层140及上电极152设置于基底100中。
下电极110及上电极152藉由第一介电质层120、第二介电质层130及第三介电质层140相互电隔离。换句话说，第一介电质层120、第二介电质层130及第三介电质层140作为存储电容器10的电容介电质。如图1所示，第一介电质层120覆盖下电极110，第二介电质层130设置于第一介电质层120与第三介电质层140之间。
第一介电质层120与第二介电质层130具有不同的材料，以增加存储电容器10的电容器介电质的有效介电常数。此外，第一介电质层120与第三介电质层140可以包括相同的材料，以促进存储电容器10的形成。第一介电质层120、第二介电质层130及第三介电质层140包括金属氧化物。例如，第一介电质层120及第三介电质层140包括铪、锆、铌、铝或钛，而第二介电质层130包括铪或锆。
参照图2，上电极152是一柱状，包括外表面154。围绕上电极152的外表面154的第一介电质层120的一部分包括第一外径122及第一内径124，而围绕上电极152的外表面154的第二介电质层130的一部分具有第二外径132及第二内径134。在一些实施例中，第一外径122与第一内径124之间的第一差值D1小于第二外径132与第二内径134之间的第二差值D2，以进一步提高存储电容器10的介电常数。
此外，连接到上电极152的外表面154的第三介电质层的一部分具有第三外径142及第三内径144，并且第三外径142与第三内径144之间的第三差值D3小于第二外径132与第二内径134之间的第二差值D2。在一些实施例中，第一差值D1与第三差值D3的总和实质上小于2纳米。此外，第一差值D1与第三差值D3的总和实质上大于0.3纳米。在一些实施例中，第一差值D1、第二差值D2及第三差值D3可以通过能量色散X射线(EDX)测量获得。
图3是横截面图，例示本公开一些实施例的存储电容器20。参照图3，存储电容器20包括下电极212，覆盖下电极212的第一介电质层220，设置于第一介电质层220上的第二介电质层230，设置于第二介电质层230上的第三介电质层240，以及设置于第三介电质层240上的上电极250。下电极212可以设置于基底200上，且基底200包括在其中形成的一存取晶体管(未显示)。基底200可以包括多个不同材料的层，这些层具有不同材料或结构的区域，用于制备集成电路、主动(active)微电子元件(如晶体管及/或二极管)以及被动(passive)微电子元件(如电容器、电阻器等)。上面提到的材料可以包括半导体、绝缘体、导体或其组合。
第一介电质层220、第二介电质层230及第三介电质层240作为电容介电质，用于将下电极212与上电极250电隔离。包括第一介电质层220、第二介电质层230及第三介电质层240的电容介电质可以具有遵循基底200及下电极212的构造，而上电极250具有实质上平面的顶面252。或者，上电极202可以具有均匀的厚度。第一介电质层220与第二介电质层230可以包括不同的金属氧化物，而第一介电质层220与第三介电质层240包括同一金属氧化物。例如，第一介电质层220与第三介电质层240包括铪、锆、铌、铝或钛，而第二介电质层230包括铪或锆。
参照图4，连接到下电极212的外表面214的第一介电质层220的一部分包括第一外径222及第一内径224，围绕下电极212的外表面214的第二介电质层230的一部分具有第二外径232及第二内径234，并且第一外径222与第一内径224之间的第一差值D1小于第二外径232与第二内径234之间的第二差值D2。此外，围绕下电极212的外表面214的第三介电质层240的一部分具有第三外径242及第三内径244，并且第三外径242与第三内径244之间的第三差值D3小于第二差值D2。在一些实施例中，第一差值D1与第三差值D3的总和在约0.3至约2纳米的范围内。
图5是流程图，例示本公开一些实施例的存储电容器10的制备方法300，而图6至图12是横截面图，例示本公开一些实施例的存储电容器10的制备中间阶段。图6至图12所示的阶段请参考图5的流程图。在下面的讨论中，图6至图12所示的制备阶段是参照图5所示的制程步骤来讨论。
参照图6及图7，根据图5中的步骤S302，在基底100中形成沟渠102。基底100可以是块状(bulk)半导体基底、绝缘体上的半导体(SOI)基底、多层或梯度基底或类似基底。基底100可以包括任何半导体材料，例如硅、锗或类似的元素半导体(elementalsemiconductor)；或包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟或类似的化合物或合金半导体。
沟渠102的形成可以包括：(1)在基底100上形成图形遮罩410，其中图形遮罩410界定将蚀刻到基底100中的沟渠图形，以及(2)执行蚀刻制程，例如干蚀刻制程，以去除基底100中不受图形遮罩410保护的部分，因此在基底100中形成沟渠102。
图形遮罩410可以是光阻遮罩或硬遮罩。包括感光材料的图形遮罩410的制作技术可以包含对完全覆盖基底100的感光材料执行至少一个曝光制程及至少一个显影制程，其中感光材料可以藉由漩涂制程涂覆在基底100上，然后用软烘烤制程进行干燥。另外，作为硬遮罩的图形遮罩410可以包含多晶硅、碳、无机材料(如氮化物)或其他适合的材料。
基底100例如以反应离子蚀刻(RIE)制程进行蚀刻，使得图形遮罩410中的视窗414的宽度保持在沟渠102中。在沟渠102形成之后，可以执行湿式化学清洗或其他清洗制程，以实质上去除可能留在沟渠102中的任何表面污染物。在沟渠102制备后，以适合的制程去除图形遮罩410。包括感光材料的图形遮罩410是以灰化制程或湿式剥离制程来去除，而作为硬遮罩的图形遮罩410则是以湿式蚀刻制程去除。
参照图8，根据图5中的步骤S304，将掺杂物引入曝露于沟渠102的基底100的一部分中，以形成下电极110。下电极110的形成可以包括：(1)沉积牺牲材料(未显示)以部分填充沟渠102，(2)在基底100的曝露部分及牺牲材料上形成钝化层(未显示)，(3)去除钝化层的水平部分，(4)去除牺牲材料，(5)将掺杂物引入基底100未被剩余钝化层保护的一部分，以及(6)去除剩余钝化层。掺杂物可藉由，例如，包括掺杂物的一次性材料(如掺杂的硅酸盐玻璃)向外扩散或藉由离子植入引入基底100的该部分。基底100的掺杂区可以是n型或p型。
参照图9，根据图5中的步骤S306，将第一介电质层120沉积于基底100的曝露部分。第一介电质层120被共形并均匀地沉积于沟渠102及基底100的上表面104上，但并不填满沟渠102。如图9所示，第一介电质层120具有实质上均匀的第一厚度T1，并具有遵循曝露于沟渠102的基底110的构造。第一介电质层120包括第一金属氧化物。第一金属氧化物可选自氧化铪(HfO2)、二氧化锆(ZrO2)、氧化铌(Nb2O5)、氧化铝(Al2O3)或二氧化钛(TiO2)。举例来说，第一介电质层120的沉积技术可以包含，例如，物理气相沉积(PVD)制程、化学气相沉积(CVD)制程或原子层沉积(ALD)制程，其中以ALD制程沉积的第一介电质层120具有高度均匀厚度。
参照图10，根据图5中的步骤S310，第二介电质层130沉积于第一介电质层120上。第二介电质层130具有实质上均匀的第二厚度T2，覆盖第一介电质层120，但不填满沟渠102。在一些实施例中，第二厚度T2大于第一厚度T1，如图9所示。第二介电质层130可以包括与第一金属氧化物不同的第二金属氧化物。例如，第二介电质层130可以选自氧化铪及二氧化锆。例如，第二介电质层130的制作技术可以包含PVD制程、ALD制程或CVD制程。
参照图11，根据图5中的步骤S312，第三介电质层140沉积于第二介电质层130上。第三介电质层140共形及均匀地沉积于沟渠102内及基底100的上表面104上，但并不填满沟渠102。第三介电质层140，包括第一金属材料，其制作技术可以包含PVD制程、CVD制程或ALD制程。
参照图9至图11，第三介电质层140具有第三厚度T3，小于第二介电质层130的第二厚度T2。此外，第一厚度T1与第三厚度T3的总和实质上小于第二厚度T2，以增加第一介电质层120至第三介电质层140的有效介电常数。在一些实施例中，第二厚度T2对第一厚度T1与第三厚度T3总和之比实质上大于4。
参照图12，根据图5中的步骤S314，沉积导电材料150以填充沟渠102。导电材料150共形及均匀地沉积于基底100上及沟渠102中，直到沟渠102被完全填满，以促进导电材料150的沉积。导电材料150包括多晶硅或金属，如钨、铜、铝、钼、钛、钽、钌，或其组合。导电材料150的制作技术可以包含CVD制程、PVD制程、ALD制程或其他适合的制程。
在沉积导电材料150之后，根据图5中的步骤S316，执行平面化制程，以去除第一介电质层120、第二介电质层130、第三介电质层140及导电材料150在基底100的上表面104上面的部分。据此，形成柱状的上电极152，因此形成图1所示的存储电容器10。可以使用例如化学机械研磨(CMP)制程将多余的第一介电质层120、多余的第二介电质层130、多余的第三介电质层140及多余的导电材料150从基底100上去除。
图13是流程图，例示本公开一些实施例的存储电容器20的制备方法500的流程图，而图14至图20是横截面图，例示本公开一些实施例的存储电容器20的制备中间阶段。图14至图20所示的阶段请参考图13的流程图。在下面的讨论中，图14至图20所示的制备阶段是参照图13所示的制程步骤来讨论。
参照图14，根据图13中的步骤S502，牺牲层420沉积于基底200上。在一些实施例中，基底200包括半导体晶圆202，存取晶体管204，绝缘层206及导电特征208。存取晶体管204包括栅极2042，多个杂质区域2044及栅极介电质2046。栅极2042设置于半导体晶圆202上。杂质区域2044设置于半导体晶圆202中，并在栅极2042的两侧。栅极介电质2046夹于半导体晶圆202与栅极2042之间。也就是说，图14中所示的存取晶体管204是平面存取元件(planar access device，PAD)晶体管的形式；然而，在一些实施例中，存取晶体管204可以是凹陷存取元件(ecessed access device，RAD)晶体管。
在一些实施例中，栅极2042可以包括但不限于掺杂的多晶硅，或包括钨、钛或金属硅化物的含金属材料。杂质区域2044作为存取晶体管204的漏极及源极区域，其制作技术可以包含向半导体晶圆202引入掺杂物。掺杂物引入半导体晶圆202的技术包含扩散制程或离子植入制程。如果相应的存取晶体管204是p型晶体管，则可以使用硼或铟来执行掺杂物引入，如果相应的存取晶体管204是n型晶体管，可以使用磷、砷或锑。
栅极介电质2046用于维持栅极2042与漏极及源极区域之间导电通道的电容耦合。栅极介电质2046可以包括氧化物、氮化物、氧氮化物或高k(介电常数)材料。存取晶体管204还可以包括在栅极2042与栅极介电质2046的侧壁上的栅极间隙子2048。栅极间隙子2048的制作技术可以选择地包含沉积一间隙子材料(如氮化硅或二氧化硅)以覆盖栅极2042及栅极介电质2046，并且进行一非等向性蚀刻以从栅极2042及栅极介电质2046的水平表面去除该间隙子材料。
隔离特征203，例如浅沟隔离(STI)特征或区域硅氧化法(LOCOS)特征，可以在半导体晶圆202中引入，以界定主动区域(active area)2022，其中存取晶体管204形成于主动区域2022中。
绝缘层206覆盖半导体晶圆202及存取晶体管204。绝缘层206的制作技术可以包含，例如，使用化学气相沉积(CVD)制程或漩涂制程均匀地沉积介电质材料，以覆盖半导体晶圆202及存取晶体管204的上表面2021。在一些实施例中，绝缘层206可以使用例如化学机械研磨(CMP)制程进行平面化，以产生可接受的平坦构造。绝缘层206可以包括氧化物、四乙基正硅酸盐(TEOS)、未掺杂的硅酸盐玻璃(SOG)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、漩涂玻璃(SOG)、东燃硅氮烷(tonensilazane，TOSZ)，或其组合。
导电插塞208穿透绝缘层206，与存取晶体管202的杂质区域2044之一接触。导电插塞208可以包括钨。另外，掺杂的多晶硅可作为形成导电插塞208的导电材料。导电插塞208的制作技术可以包含在绝缘层206中的大马士革(damasce)制程。
牺牲层420是使用漩涂制程或CVD制程沉积于基底200上。沉积后，牺牲层420可以被平面化，使用例如化学机械研磨(CMP)制程，以产生可接受的平坦构造。如下面所述，平坦构造允许用具有较小景深的微影设备对沟渠定图形(patterning)。在一些实施例中，牺牲层420包含在绝缘层206与导电插塞208之间提供足够选择性的材料。牺牲层420可以包括不同于绝缘层206的介电质材料。在一些实施例中，牺牲层420包括氧化硅或氮化硅。
接下来，在牺牲层420上形成图形遮罩430。图形遮罩430界定将通过牺牲层420进行蚀刻的沟渠图形。图形遮罩430可以包括感光材料，沟渠图形可以用微影制程来界定。或者，图形遮罩430是一硬遮罩。
参照图15，根据图13中的步骤S504，执行蚀刻制程以去除未被图形遮罩430保护的牺牲层420的一部分。因此，形成沟渠422，并且曝露基底200的一部分。牺牲层420是用，例如，RIE制程来蚀刻。在形成沟渠422之后，使用灰化制程或湿式剥离制程去除包括感光材料在内的图形遮罩430，其中湿式剥离制程可以化学地改变图形遮罩430，使其不再粘附于牺牲层420。作为硬遮罩的图形遮罩430是用湿式蚀刻制程去除。参照图14及图15，导电插塞208可以通过沟渠422曝露。
参照图16，根据图13中的步骤S506，利用沉积制程，用导电材料210填充沟渠422。导电材料210可以使用，例如，低压CVD制程进行沉积。导电材料210均匀地沉积于基底200及牺牲层420上，直到沟渠422被完全填满，以促进导电材料210的沉积。导电材料210的制作技术可以包含掺杂的多晶硅或金属，如氮化钛(TiN)或钌(Ru)。
接下来，制备方法500进行到步骤S508，在该步骤中，执行平面化制程以去除牺牲层420上面的导电材料210。因此，形成柱状的下电极212。在一些实施例中，下电极212可以与图14所示的导电插塞208接触。在去除多余的导电材料210后，牺牲层420被曝露。在下电极212的形成完成后，制备方法500进入步骤S510，在该步骤中，牺牲层420被用适当的技术去除。如此，基底200被曝露，如图17所示。
参照图18，根据图13中的步骤S512，沉积第一介电质层220以覆盖下电极212。第一介电质层220包括第一金属氧化物，并被沉积于基底200及下电极212上。在一些实施例中，第一介电质层220具有实质上均匀的第一厚度T1，其构造遵循基底200及下电极212的构造。例如，第一介电质层220可以包括铪、锆、铌、铝或钛。例如，第一介电质层220的沉积是使用CVD制程或ALD制程。
参照图19，根据图13中的步骤S514，将第二介电质层230沉积于第一介电质层220上。第二介电质层230被沉积于第一介电质层220上，直到第二介电质层230具有第二厚度T2。参照图18及图19，在一些实施例中，第二厚度T2大于第一厚度T1。第二金属氧化物与第一金属氧化物不同。例如，第二介电质层230包括铪或锆。例如，第二介电质层230包括第二金属氧化物，其沉积是使用CVD制程。
参照图20，根据图13中的步骤S516，第三介电质层240沉积于第二介电质层230上。第三介电质层204使用CVD制程沉积且包括第一金属氧化物。参照图18至图20，第三介电质层204具有小于第二厚度T2的第三厚度T3。第一厚度T1与第三厚度T3的总和实质上小于第二厚度T2。在一些实施例中，第二厚度T2对第一厚度T1与第三厚度T3总和之比实质上大于4。
接下来，制备方法500进行到步骤S518，其中在第三介电质层240上沉积顶电极250。顶电极250可以是具有实质上均匀厚度的共形层。在一些实施例中，顶电极250可以包含低电阻率材料，如氮化钛或氮化钛、氮化钽、氮化钨、钌、铱及铂的组合。因此，形成图3中所示的存储电容器20。顶电极250被沉积，直到它具有实质上光滑的表面。
总之，通过包括第一介电质层120/220、第二介电质层130/230及第三介电质层140/240的存储电容器10/20的配置，可以提高电容器介电质的有效介电常数。因此，具有一定面积的存储电容器10/20可以容纳更大的电荷。
本公开的一个方面提供一种存储电容器。该存储电容器包括一下电极、一第一介电质层、一第二介电质层、一第三介电质层以及一上电极。该第一介电质层覆盖该下电极。该第二介电质层设置于该第一介电质层上。该第三介电质层设置于该第二介电质层上。该上电极设置于该第三介电质层上。
本公开的一个方面提供一种存储电容器的制备方法。该制备方法包括以下步骤：形成一下电极；沉积一第一介电质层以覆盖该下电极；在该第一介电质层上沉积一第二介电质层；在该第二介电质层上沉积一第三介电质层；以及在该第三介电质层上形成一上电极。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所界定的本公开的精神与范围。例如，可用不同的方法实施上述的许多过程，并且以其他过程或其组合替代上述的许多过程。
再者，本申请案的范围并不受限于说明书中所述的过程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的过程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等过程、机械、制造、物质组成物、手段、方法、或步骤是包括于本申请案的权利要求内。

Claims (17)

1.一种存储电容器，包括：
一下电极；
一第一介电质层，覆盖该下电极；
一第二介电质层，设置于该第一介电质层上；
一第三介电质层，设置于该第二介电质层上；以及
一上电极，设置于该第三介电质层上。
2.如权利要求1所述的存储电容器，其中该第一介电质层与该第二介电质层包括不同的材料。
3.如权利要求2所述的存储电容器，其中该第一介电质层与该第三介电质层包括相同的材料。
4.如权利要求3所述的存储电容器，其中该第一介电质层、该第二介电质层及该第三介电质层包括金属氧化物。
5.如权利要求2所述的存储电容器，其中该第一介电质层包括铪、锆、铌、铝或钛。
6.如权利要求2所述的存储电容器，其中该第二介电质层包括铪或锆。
7.如权利要求1所述的存储电容器，其中该第一介电质层具有一第一厚度，该第二介电质层具有大于该第一厚度的一第二厚度，且该第三介电质层具有小于该第二厚度的一第三厚度。
8.如权利要求7所述的存储电容器，其中该第一厚度与该第三厚度的总和实质上小于该第二厚度。
9.如权利要求7所述的存储电容器，其中该第二厚度对该第一厚度与该第三厚度总和之比实质上大于4。
10.如权利要求1所述的存储电容器，其中该下电极为一柱状，连接到该下电极一外表面的该第一介电质层的一部分具有一第一外径及一第一内径，围绕该下电极该外表面的该第二介电质层的一部分具有一第二外径及一第二内径，围绕该下电极该外表面的该第三介电质层的一部分具有一第三外径及一第三内径，该第一外径与该第一内径之间的一第一差值小于该第二外径与该第二内径之间的一第二差值，该第三外径与该第三内径之间的一第三差值小于该第二差值。
11.如权利要求10所述的存储电容器，其中该第一差值与该第三差值的总和实质上小于2纳米。
12.如权利要求10所述的存储电容器，其中该第一差值与该第三差值的总和实质上大于0.3纳米。
13.如权利要求10所述的存储电容器，其中该上电极具有一实质上平面的顶面。
14.如权利要求7所述的存储电容器，其中该上电极为一柱状，围绕该上电极一外表面的该第一介电质层的一部分具有一第一外径及一第一内径，围绕该上电极该外表面的该第二介电质层的一部分具有一第二外径及一第二内径，连接到该上电极该外表面的该第三介电质层的一部分具有一第三外径及一第三内径，该第一外径与该第一内径之间的一第一差值小于该第二外径与该第二内径之间的一第二差值，该第三外径与该第三内径之间的一第三差值小于该第二差值。
15.如权利要求14所述的存储电容器，其中该第一差值与该第三差值的总和实质上小于2纳米。
16.如权利要求14所述的存储电容器，其中该第一差值与该第三厚度的总和实质上大于0.3纳米。
17.如权利要求14所述的存储电容器，其中该下电极是一基底的掺杂区域，且该第一介电质层、该第二介电质层、该第三介电质层及该上电极设置于该基底中。
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