CN117116952A - 薄膜晶体管阵列驱动背板及其制备方法 - Google Patents

薄膜晶体管阵列驱动背板及其制备方法 Download PDF

Info

Publication number
CN117116952A
CN117116952A CN202311304469.XA CN202311304469A CN117116952A CN 117116952 A CN117116952 A CN 117116952A CN 202311304469 A CN202311304469 A CN 202311304469A CN 117116952 A CN117116952 A CN 117116952A
Authority
CN
China
Prior art keywords
thin film
layer
film transistor
metal oxide
interface modification
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311304469.XA
Other languages
English (en)
Inventor
徐华
徐苗
李民
庞佳威
张艳丽
陈子楷
邓瑞钊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Guangzhou New Vision Opto Electronic Technology Co ltd
Original Assignee
Guangzhou New Vision Opto Electronic Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Guangzhou New Vision Opto Electronic Technology Co ltd filed Critical Guangzhou New Vision Opto Electronic Technology Co ltd
Priority to CN202311304469.XA priority Critical patent/CN117116952A/zh
Publication of CN117116952A publication Critical patent/CN117116952A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1233—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with different thicknesses of the active layer in different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明公开了一种薄膜晶体管阵列驱动背板及其制备方法。所述薄膜晶体管阵列驱动背板包括多个薄膜晶体管，所述多个薄膜晶体管包括第一薄膜晶体管和第二薄膜晶体管，所述第一薄膜晶体管的有源层仅包括层叠设置于衬底一侧的第一金属氧化物层和界面修饰层；所述第二薄膜晶体管的有源层包括层叠设置于所述衬底一侧的第一金属氧化物层、界面修饰层和第二金属氧化物层；其中，所述界面修饰层和所述第二金属氧化物层均用于调整所述薄膜晶体管的亚阈值摆幅。本发明能够使得薄膜晶体管阵列驱动背板包含两种亚阈值摆幅的薄膜晶体管。

Description

薄膜晶体管阵列驱动背板及其制备方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种薄膜晶体管阵列驱动背板及其制备方法。
背景技术
薄膜晶体管阵列驱动背板在显示技术领域有着重要的应用，例如可以制作成显示面板。
薄膜晶体管阵列驱动背板中的薄膜晶体管是构成驱动背板中各种驱动电路的重要组成部分。在相关技术中，驱动电路中对不同薄膜晶体管的亚阈值摆幅的需求不同，因而亟需一种包含有两种亚阈值摆幅的薄膜晶体管的驱动背板。
发明内容
本发明提供了一种薄膜晶体管阵列驱动背板及其制备方法，以使得薄膜晶体管阵列驱动背板包含两种亚阈值摆幅的薄膜晶体管。
根据本发明的一方面，提供了一种薄膜晶体管阵列驱动背板，所述薄膜晶体管阵列驱动背板包括多个薄膜晶体管，所述多个薄膜晶体管包括第一薄膜晶体管和第二薄膜晶体管，所述第一薄膜晶体管的有源层仅包括层叠设置于衬底一侧的第一金属氧化物层和界面修饰层；所述第二薄膜晶体管的有源层包括层叠设置于所述衬底一侧的第一金属氧化物层、界面修饰层和第二金属氧化物层；其中，所述界面修饰层和所述第二金属氧化物层均用于调整所述薄膜晶体管的亚阈值摆幅。
可选地，所述第一薄膜晶体管的亚阈值摆幅与所述第二薄膜晶体管的亚阈值摆幅的比值大于或等于2。
可选地，所述界面修饰层由金属或金属氧化物构成，其中，所述界面修饰层中的金属元素至少存在两种价态；所述界面修饰层用于在所述第一金属氧化物层的表面形成电子陷阱，所述第二金属氧化物层用于弱化所述电子陷阱的效果。
可选地，所述界面修饰层的材料为：铜、氧化铈、银、锑、铜锰合金、镍、锌、钛、钒、锰、锡锌合金、锌钛合金、钼钛合金、氧化锡、氧化铜、氧化钒或者氧化钼钛。
可选地，所述界面修饰层的厚度范围为2nm～10nm。
可选地，所述第一金属氧化物层和所述第二金属氧化物层的材料为：
(AO)x(BO)y(RO)z，且x、y、z满足下列关系：90％≤x/(x+y+z)≤99.8％，0％≤y/(x+y+z)≤10％，0.2％≤z/(x+y+z)≤5％；
其中，元素A为In，Ga，Sn和Zn中的一种或至少两种的组合；元素B为Si、Ti、Ta、Bi和Nb元素的一种或至少两种的组合；元素R为稀土元素Pr、Tb、Dy和Yb中的一种或至少两种的组合。
可选地，所述第一金属氧化物层的厚度范围为2nm～100nm；所述第二金属氧化物层的厚度范围为：5nm～30nm。
可选地，所述第二金属氧化物层的材料与所述界面修饰层的材料的刻蚀选择比大于10。
可选地，所述薄膜晶体管的结构为顶栅自对准结构、刻蚀阻挡层结构或者背沟道结构。
根据本发明的另一方面，提供了一种薄膜晶体管阵列驱动背板的制备方法，所述薄膜晶体管阵列驱动背板的制备方法包括：
于衬底的一侧形成第一薄膜晶体管的有源层和第二薄膜晶体管的有源层；
其中，所述第一薄膜晶体管的有源层仅包括层叠设置于衬底一侧的第一金属氧化物层和界面修饰层；所述第二薄膜晶体管的有源层包括层叠设置于所述衬底一侧的第一金属氧化物层、界面修饰层和第二金属氧化物层；所述界面修饰层和所述第二金属氧化物层均用于调整所述薄膜晶体管的亚阈值摆幅。
可选地，所述于衬底的一侧形成第一薄膜晶体管的有源层和第二薄膜晶体管的有源层包括：
于所述衬底的一侧整面形成第一金属氧化物材料层；
于所述第一金属氧化物材料层上整面形成界面修饰材料层；
于所述界面修饰材料层上整面形成第二金属氧化物材料层；
以灰度掩膜版为掩膜，于所述第一薄膜晶体管的有源层区域和所述第二薄膜晶体管的有源层区域形成厚度不同的光刻胶，其中，位于所述第一薄膜晶体管的有源层区域的光刻胶的厚度小于位于所述第二薄膜晶体管的有源层区域的光刻胶的厚度；
图案化所述第一金属氧化物材料层、所述界面修饰材料层和所述第二金属氧化物材料层；
去除所述第一薄膜晶体管的有源层区域的光刻胶；
刻蚀所述第一薄膜晶体管的有源层区域的第二金属氧化物层；
去除所述第二薄膜晶体管的有源层区域的光刻胶。
可选地，所述于衬底的一侧形成第一薄膜晶体管的有源层和第二薄膜晶体管的有源层包括：
于所述衬底的一侧整面形成第一金属氧化物材料层；
于所述第一金属氧化物材料层上整面形成界面修饰材料层；
于所述界面修饰材料层上整面形成第二金属氧化物材料层；
于所述第一薄膜晶体管的有源层区域及所述第二薄膜晶体管的有源层区域形成光刻胶；
图案化所述第一金属氧化物材料层、所述界面修饰材料层及所述第二金属氧化物材料层；
去除所述光刻胶；
于所述第二薄膜晶体管的有源层区域形成光刻胶；
刻蚀所述第一薄膜晶体管的有源层区域的第二金属氧化物层；
去除所述第二薄膜晶体管的有源层区域的光刻胶。
可选地，所述于所述界面修饰材料层上整面形成第二金属氧化物材料层之前还包括：
对所述界面修饰材料层进行相关薄膜工艺处理以提高所述界面修饰材料层的抗刻蚀能力和界面态调控。
可选地，所述相关薄膜工艺处理包括气氛热退火、等离子体处理、溶液处理和激光处理工艺中的一种或至少两种的组合。
本发明实施例的技术方案，本实施例中通过设置第一薄膜晶体管的有源层仅包含第一金属氧化物层和界面修饰层，第二薄膜晶体管的有源层包括第一金属氧化物层、界面修饰层和第二金属氧化物层。一方面，在第一金属氧化物层上引入界面修饰层，由于多价态金属离子氧化物和第一金属氧化物层的相互耦合作用，在施加一定电场的情况下可以调控载流子的输运，从而起到调制器件亚阈值摆幅的作用；另一方面，在修饰层上叠设特定的第二金属氧化物层，可以抑制该界面修饰层的调制作用，从而可以获得不同亚阈值摆幅的器件。使得第一薄膜晶体管的亚阈值摆幅大于第二薄膜晶体管的亚阈值摆幅，也即使得在同一薄膜晶体管阵列驱动背板上能够形成两种亚阈值摆幅的薄膜晶体管。
应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种薄膜晶体管阵列驱动背板的结构示意图；
图2为本发明实施例提供的又一种薄膜晶体管阵列驱动背板的结构示意图；
图3为本发明实施例提供的又一种薄膜晶体管阵列驱动背板的结构示意图；
图4为本发明实施例提供的一种薄膜晶体管阵列驱动背板的制备方法的流程图；
图5为本发明实施例提供的又一种薄膜晶体管阵列驱动背板的制备方法的流程图；
图6为图5所示的制备方法的主要步骤形成的产品结构示意图；
图7为本发明实施例提供的又一种薄膜晶体管阵列驱动背板的制备方法的流程图；
图8为图7所示的制备方法的主要步骤形成的产品结构示意图；
图9为本发明实施例提供的又一种薄膜晶体管阵列驱动背板的制备方法的流程图；
图10为图9所示的制备方法的主要步骤形成的产品结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
图1为本发明实施例提供的一种薄膜晶体管阵列驱动背板的结构示意图，参考图1，薄膜晶体管阵列驱动背板包括多个薄膜晶体管T，多个薄膜晶体管T包括第一薄膜晶体管T1和第二薄膜晶体管T2，第一薄膜晶体管T1的有源层13仅包括层叠设置于衬底一侧的第一金属氧化物层131和界面修饰层132；第二薄膜晶体管T2的有源层13包括层叠设置于衬底一侧的第一金属氧化物层131、界面修饰层132以及第二金属氧化物层133；其中，界面修饰层132和第二金属氧化物层133均用于调整薄膜晶体管T的亚阈值摆幅。
具体地，如图1所示，薄膜晶体管阵列驱动背板可以用于显示面板中，第一薄膜晶体管T1和第二薄膜晶体管T2可以是像素驱动电路、栅极选择电路、防静电电路和分时复用开关电路中的晶体管。以像素驱动电路为例，像素驱动电路(如包含两个晶体管一个电容的2T1C像素驱动电路，包含七个晶体管和一个电容的7T1C像素驱动电路等)中通常包含用于开关的开关管和用于生成驱动电流的驱动管。从性能要求的角度而言，开关管和驱动管对于亚阈值摆幅的要求并不一致，其中开关管需要较小的亚阈值摆幅，以实现快速的开关功能；而驱动管则需要尽可能大的亚阈值摆幅，从而实现精确的电流控制。
薄膜晶体管T包括有源层13、栅极绝缘层14、栅极层15以及源漏电极层17，其中有源层13的性能影响着薄膜晶体管T的亚阈值摆幅。本实施例中第一薄膜晶体管T1的有源层13仅包括第一金属氧化物层131和界面修饰层132，界面修饰层132会调整第一薄膜晶体管T1的亚阈值摆幅；而第二薄膜晶体管T2包括第一金属氧化物层131、界面修饰层132和第二金属氧化物层133，界面修饰层133和第二金属氧化物层133共同调节第二薄膜晶体管T2的亚阈值摆幅；仅设置界面修饰层132时，和既设置界面修饰层132又设置第二金属氧化物层133时，对薄膜晶体管T的亚阈值摆幅的调整效果不同，也即最终形成的第一薄膜晶体管T1和第二薄膜晶体管T2的亚阈值摆幅不同。
由上述分析可知，本实施例中通过设置第一薄膜晶体管的有源层仅包含第一金属氧化物层和界面修饰层，第二薄膜晶体管的有源层包括第一金属氧化物层、界面修饰层和第二金属氧化物层，使得第一薄膜晶体管的亚阈值摆幅大于第二薄膜晶体管的亚阈值摆幅，也即使得在同一薄膜晶体管阵列驱动背板上能够形成两种亚阈值摆幅的薄膜晶体管。
为便于理解，以下首先对薄膜晶体管阵列驱动背板的整体结构进行说明。
在一些实施方式中，可选地，如图1所示，薄膜晶体管阵列驱动背板中薄膜晶体管可以是顶栅自对准结构。薄膜晶体管阵列驱动背板包括衬底11、设置于衬底11上的薄膜晶体管T，其中，衬底11和薄膜晶体管T之间还可包括缓冲层12；薄膜晶体管T包括有源层13、设置于有源层13上的栅极绝缘层14、设置于栅极绝缘层14上的栅极层15，以及设置于有源层13远离衬底11一侧的源漏电极层17。可以理解的是，薄膜晶体管阵列驱动背板还可包括覆盖栅极层的间隔层16以及覆盖源漏电极层的钝化层18。可选地，衬底11的材料可以是玻璃，或者柔性衬底(如：聚酰亚胺、聚二甲酸乙二醇酯等)，缓冲层12的材料可以是二氧化硅、氮氧化硅或氮化硅等，栅极绝缘层14的材料可以是二氧化硅、氮氧化硅或氮化硅等，栅极层15的材料可以是钼(Mo)、铜、铝、钛、及其合金或叠层结构等，间隔层16的材料可以是二氧化硅、氮氧化硅或氮化硅等，源漏电极层17的材料可以是钼、铜、铝、钛、及其合金或叠层结构等，钝化层18的材料可以是二氧化硅、氮氧化硅或氮化硅等。需要说明的是，在其它一些可选的实施方式中，第一薄膜晶体管T1中对应源漏电极层打孔部分的区域可以不设置界面修饰层132材料，第二薄膜晶体管T2中对应源漏电极层打孔部分的区域可以不设置第二金属氧化物层131材料以及界面修饰层132材料,也即源漏电极层17可以通过打孔直接与第一金属氧化物层131接触。
在另外一些实施方式中，可选地，如图2所示，图2为本发明实施例提供的又一种薄膜晶体管阵列驱动背板的结构示意图，本实施例中薄膜晶体管阵列驱动背板中薄膜晶体管的结构为刻蚀阻挡层结构。具体包括衬底11、设置于衬底11上的栅极层15、覆盖栅极层15的栅极绝缘层14、设置于栅极绝缘层14上的有源层13、设置于有源层13远离衬底11一侧的刻蚀阻挡层19，以及设置于刻蚀阻挡层19远离衬底一侧的源漏电极层17，以及覆盖源漏电极层17的钝化层18。其中，第一薄膜晶体管T1的有源层包括层叠于衬底11上的第一金属氧化物层131和界面修饰层132，第二薄膜晶体管T2的有源层包括第一金属氧化物层131、界面修饰层132以及第二金属氧化物层133。可选地，衬底11的材料可以是聚酰亚胺(PI)，栅极层15的材料可以是钼/铝/钼(Mo/Al/Mo)叠层，栅极绝缘层14的材料可以是氮化硅/氧化硅(Si3N4/SiO2)叠层，刻蚀阻挡层19的材料可以是二氧化硅，源漏电极层17的材料可以是Mo/Al/Mo叠层，钝化层18的材料可以是二氧化硅。
在另外一些实施方式中，可选地，如图3所示，图3为本发明实施例提供的又一种薄膜晶体管阵列驱动背板的结构示意图，本实施例中薄膜晶体管可以是背沟道刻蚀结构，其与图2所示的结构相比，未设置有刻蚀阻挡层，其它结构与图2所示结构相同，在此不再赘述。其中，衬底11的材料可以是玻璃，栅极层15的材料可以是钼钛合金/铜/钼钛合金(MoTi/Cu/MoTi)叠层，栅极绝缘层14的材料可以是Si3N4/SiO2叠层，源漏电极层17的材料可以是MoTi/Cu/MoTi叠层，钝化层18的材料可以是二氧化硅。
当然，可以理解的是，上述涉及的各个膜层的材料，可以应用于如上所述的任一种类型的薄膜晶体管中。
以下对薄膜晶体管中第一金属氧化物层、界面修饰层及第二金属氧化物层进行重点说明。
可选地，设置第一薄膜晶体管T1的亚阈值摆幅与第二薄膜晶体管T2的亚阈值摆幅的比值大于或等于2，从而可以使得第一薄膜晶体管T1和第二薄膜晶体管T2的亚阈值摆幅相差较大，更有利于应用于像素驱动电路中。优选地，第二薄膜晶体管T2的亚阈值摆幅的取值范围为：0.10～0.40V/decade，第一薄膜晶体管T1的亚阈值摆幅的取值范围为：0.3～1.00V/decade。优选地，第一薄膜晶体管的亚阈值摆幅与第二薄膜晶体管的亚阈值摆幅的比值大于或等于3，更优选地，第一薄膜晶体管的亚阈值摆幅与第二薄膜晶体管的亚阈值摆幅的比值大于或等于4。
可选地，界面修饰层132由金属或金属氧化物构成，其中，界面修饰层中的金属元素至少存在两种价态。
具体地，设置作为界面修饰层132的金属元素至少存在两种价态，可以在一定条件下使得界面修饰层132部分呈氧化态，进而可以使得第一金属氧化物层的表面形成电子陷阱。界面修饰层132可以在第一金属氧化物层131的表面形成电子陷阱，电子陷阱的存在会调节电子载流子的分布，从而增加第一薄膜晶体管T1的亚阈值摆幅；而第一薄膜晶体管T1除有源层13外其余结构材料等均与第二薄膜晶体管T2相同，通过设置第二薄膜晶体管T2的有源层13包含第一金属氧化物层131、界面修饰层132和第二金属氧化物层133，通过设置第二金属氧化物层133，使得界面修饰层132位于第一金属氧化物层131和第二金属氧化物层133之间，可以明显减弱第一金属氧化物层131产生的电子陷阱的效果，从而降低第二薄膜晶体管T2的亚阈值摆幅。也即第一薄膜晶体管T1的亚阈值摆幅大于第二薄膜晶体管T2的亚阈值摆幅，此时第一薄膜晶体管T1可作为像素驱动电路中的驱动管，第二薄膜晶体管T2可作为像素驱动电路中的开关管。
可选地，界面修饰层中的金属元素包括：Ce、Sb、Sn、Ti、V、Cu、Ag、Ni和Mn中的一种或至少两种的组合。
优选地，界面修饰层中的金属为CuMn合金、SnZn合金、ZnTi合金、MoTi合金。
可选地，界面修饰层为金属氧化物膜层，金属氧化物膜层包括氧化铈、氧化锑、氧化锡、氧化钛、氧化钒、氧化铜、氧化银、氧化镍和氧化锰中的一种或至少两种的组合。
优选的，界面修饰层为CuMn合金的氧化物、SnZn合金的氧化物、ZnTi合金的氧化物或者MoTi合金的氧化物。
可选地，界面修饰层132的厚度范围为2nm～10nm。
具体地，当界面修饰层132过薄时，界面修饰层132对第一金属氧化物层131的影响较小，对薄膜晶体管的亚阈值摆幅影响也较小。而若界面修饰层132过厚，经过后续处理后的界面修饰层表面会形成致密的连续薄膜，会使得第二薄膜晶体管呈现“导通”或者“高阻”中的一种状态，从而失去开关特性。通过将界面修饰层132的厚度范围设置在2nm～10nm，既能够较好的调节薄膜晶体管的阈值电压，又能够避免薄膜晶体管失去开关特性。
可选地，第一金属氧化物层和第二金属氧化物层的材料为：
(AO)x(BO)y(RO)z，且x、y、z满足下列关系：90％≤x/(x+y+z)≤99.8％，0％≤y/(x+y+z)≤10％，0.2％≤z/(x+y+z)≤5％；其中，元素A为In，Ga，Sn和Zn中的一种或至少两种的组合；元素B为Si、Ti、Ta、Bi和Nb元素的一种或至少两种的组合；元素R为稀土元素Pr、Tb、Dy和Yb中的一种或至少两种的组合。在上述实施方式中，第一金属氧化物层和第二金属氧化物层的材料可以相同，也可以不同。
可选地，第一金属氧化物层的厚度范围为2nm～100nm；第二金属氧化物层的厚度范围为：5nm～30nm。
具体地，若第一金属氧化物层和第二金属氧化物层过薄，一方面制作工艺较难，另一方面，在刻蚀第二金属氧化物层时，容易对界面修饰层误刻蚀；而若第一金属氧化物层和第二金属氧化物层太厚，又容易增加工艺时间，使得产能降低。因而，可设置第一金属氧化物层和第二金属氧化物层的厚度在如上所述的范围内，既能够有效避免第一金属氧化物层被误刻蚀，又不会造成产能的严重下降。优选地，第一金属氧化物的厚度为10～50nm，第二金属氧化物层的厚度为10～20nm。
可选地，第二金属氧化物层的材料与界面修饰层的材料的刻蚀选择比大于10。这样设置，也即刻蚀液对第二金属氧化物层的刻蚀较快，而对界面修饰层的刻蚀较慢，在刻蚀第二金属氧化物层时，对界面修饰层的影响较小，从而避免界面修饰层被刻蚀掉。优选地，第二金属氧化物层的材料与界面修饰层的材料的刻蚀选择比大于20。更优选地，第二金属氧化物层的材料与界面修饰层的材料的刻蚀选择比大于50。
本发明实施例还提供了一种显示面板，显示面板包括本发明任意实施例提供的薄膜晶体管阵列驱动背板，薄膜晶体管阵列驱动背板包括像素驱动电路，像素驱动电路包括由第一薄膜晶体管构成的驱动管和由第二薄膜晶体管构成的开关管。
本发明实施例还提供了一种薄膜晶体管阵列驱动背板的制备方法，如图4所示，图4为本发明实施例提供的一种薄膜晶体管阵列驱动背板的制备方法的流程图。薄膜晶体管阵列驱动背板的制备方法包括：
步骤S201，于衬底的一侧形成第一薄膜晶体管的有源层和第二薄膜晶体管的有源层；其中，第一薄膜晶体管的有源层仅包括层叠设置于衬底一侧的第一金属氧化物层和界面修饰层；第二薄膜晶体管的有源层包括层叠设置于衬底一侧的第一金属氧化物层、界面修饰层和第二金属氧化物层；界面修饰层和第二金属氧化物层均用于调整薄膜晶体管的亚阈值摆幅。
具体地，衬底可以是玻璃等刚性衬底，也可以是聚酰亚胺等柔性衬底。第一薄膜晶体管的有源层和第二薄膜晶体管的有源层的制备方式包括：磁控溅射法、原子层沉积法和溶液法中一种或至少两种的组合。
本实施例中通过设置第一薄膜晶体管的有源层仅包含第一金属氧化物层和界面修饰层，第二薄膜晶体管的有源层包括第一金属氧化物层、界面修饰层和第二金属氧化物层，使得第一薄膜晶体管的亚阈值摆幅大于第二薄膜晶体管的亚阈值摆幅，也即使得在同一薄膜晶体管阵列驱动背板上能够形成两种亚阈值摆幅的薄膜晶体管。
以下结合薄膜晶体管阵列驱动背板的结构图对薄膜晶体管阵列驱动背板的制备方法进行说明，其中首先对有源层的制备过程进行重点说明，对于薄膜晶体管的不同结构，其它膜层的制备方式与现有相关技术中相同，在此不再赘述。
可选地，图5为本发明实施例提供的又一种薄膜晶体管阵列驱动背板的制备方法的流程图，图6为图5所示的制备方法的主要步骤形成的产品结构示意图，结合图5和图6，薄膜晶体管阵列驱动背板的制备方法包括：
步骤S301，于衬底的一侧整面形成第一金属氧化物材料层；
具体地，可以在支撑层30上整面形成第一金属氧化物材料层1311，对于图1所示的结构而言，支撑层30为缓冲层，而对于图2或者图3所示的结构而言，支撑层30为栅极绝缘层。第一金属氧化物材料层1311的制备方式可以是磁控溅射法、原子层沉积法和溶液法中一种或至少两种的组合。
步骤S302，于第一金属氧化物材料层上形成界面修饰材料层；
具体地，界面修饰材料层1321可以采用磁控溅射的方式沉积形成。
步骤S303，于界面修饰材料层上整面形成第二金属氧化物材料层；
具体地，第二金属氧化物材料层1331的制备方法可以是磁控溅射法、原子层沉积法和溶液法中一种或至少两种的组合。
步骤S304，以灰度掩膜版为掩膜，于第一薄膜晶体管的有源层区域和第二薄膜晶体管的有源层区域形成厚度不同的光刻胶，其中，位于第一薄膜晶体管的有源层区域的光刻胶的厚度小于位于第二薄膜晶体管的有源层区域的光刻胶；
具体地，利用灰度掩膜工艺，可以形成厚度不同的光刻胶31。其中，第一薄膜晶体管的有源层区域T11也即是后续需要形成第一薄膜晶体管的有源层的区域，第二薄膜晶体管的有源层区域T21也即是后续需要形成第二薄膜晶体管的有源层的区域。
步骤S305，图案化第一金属氧化物材料层、界面修饰材料层及第二金属氧化物材料层；
具体地，以光刻胶31为掩膜，通过湿法刻蚀的方式刻蚀未被光刻胶31保护区域的第一金属氧化物材料层1311、界面修饰材料层1321和第二金属氧化物材料层1331，以形成第一金属氧化物层131、界面修饰层132和第二金属氧化物层133。
步骤S306，去除第一薄膜晶体管的有源层区域的光刻胶；
具体地，可利用氧气等离子体对刻蚀后的薄膜晶体管进行处理，从而去除第一薄膜晶体管的有源层区域T11的光刻胶，此时，由于第二薄膜晶体管的有源层区域T21的光刻胶31较厚，因而此部分光刻胶31会有一定程度的减薄，但不会被完全清除，能够继续作为掩膜，保护第二薄膜晶体管的有源层区域的第二金属氧化物层。
步骤S307，刻蚀第一薄膜晶体管的有源层区域的第二金属氧化物层；
具体地，可通过湿法刻蚀的方式，将第一薄膜晶体管的有源层区域的第二金属氧化物层刻蚀，从而形成第一薄膜晶体管的有源层的叠层，以及第二薄膜晶体管的有源层。
步骤S308，去除第二薄膜晶体管的有源层区域的光刻胶。
具体地，可通过氧气等离子体去除残留的光刻胶，从而形成第一薄膜晶体管的有源层以及第二薄膜晶体管的有源层。
本实施例中，采用灰度掩模的工艺，只需要进行一次光刻胶的制备，工艺步骤较少。
图7为本发明实施例提供的又一种薄膜晶体管阵列驱动背板的制备方法的流程图，图8为图7所示的制备方法的主要步骤形成的产品结构示意图，结合图7和图8，薄膜晶体管阵列驱动背板的制备方法包括：
步骤S301，于衬底的一侧整面形成第一金属氧化物材料层；
步骤S302，于第一金属氧化物材料层上形成界面修饰材料层；
步骤S401，对界面修饰材料层进行相关薄膜工艺处理一方面可以提高界面修饰材料层的抗刻蚀能力；这样设置，在刻蚀第二金属氧化物层时，对界面修饰材料层的影响较小，从而避免界面修饰材料层被刻蚀掉。另一方面，薄膜处理可以选择性地控制界面修饰材料层的电子陷阱状态，从而提升界面修饰层对薄膜晶体管的亚阈值摆幅调控作用，获得更好的效果。
可选地，相关薄膜工艺处理可以是气氛热退火、等离子体处理、溶液处理和激光处理工艺中的一种或至少两种的组合。
优选的，气氛退火工艺包括真空(气压小于10.0Pa)条件下的热退火、氧气气氛下热退火、笑气气氛下热退火以及臭氧条件下热退火等。温度从150℃至550℃不等，如150℃，200℃，250℃，300℃，350℃，400℃，450℃，500℃，550℃等。
优选的，等离子体处理工艺中的气体包括氧气、笑气、臭氧、氟化硫、氟化碳等气体，也包括其至少二者的混合气体。
优选的，溶液处理工艺为利用氧化性的溶液，使其表面形成氧化物的工艺步骤。例如：双氧水基溶液处理，磷酸基溶液处理，硝酸基溶液处理等。
步骤S303，于界面修饰材料层上整面形成第二金属氧化物材料层；
步骤S304，以灰度掩膜版为掩膜，于第一薄膜晶体管的有源层区域和第二薄膜晶体管的有源层区域形成厚度不同的光刻胶，其中，位于第一薄膜晶体管的有源层区域的光刻胶的厚度小于位于第二薄膜晶体管的有源层区域的光刻胶；
步骤S305，图案化第一金属氧化物材料层、界面修饰材料层及第二金属氧化物材料层；
步骤S306，去除第一薄膜晶体管的有源层区域的光刻胶；
步骤S307，刻蚀第一薄膜晶体管的有源层区域的第二金属氧化物层；
步骤S308，去除第二薄膜晶体管的有源层区域的光刻胶。
可选地，图9为本发明实施例提供的又一种薄膜晶体管阵列驱动背板的制备方法的流程图，图10为图9所示的制备方法的主要步骤形成的产品结构示意图，结合图9和图10，薄膜晶体管阵列驱动背板的制备方法包括：
步骤S301，于衬底的一侧整面形成第一金属氧化物材料层；
步骤S302，于第一金属氧化物材料层上整面形成界面修饰材料层；
步骤S303，于界面修饰材料层上整面形成第二金属氧化物材料层；
可选地，在此步骤之前还可对界面修饰材料层进行相关薄膜工艺处理以提高界面修饰材料层的抗刻蚀能力。
步骤S404，于第一薄膜晶体管的有源层区域及第二薄膜晶体管的有源层区域形成光刻胶；
具体地，在此步骤中，通过掩膜版形成厚度相同的光刻胶31。
步骤S405，图案化第一金属氧化物材料层、界面修饰材料层和第二金属氧化物材料层；
步骤S406，去除光刻胶；
步骤S407，于第二薄膜晶体管的有源层区域形成光刻胶，其中，为便于与第一次形成的光刻胶31区分，本步骤所形成的光刻胶以光刻胶32表示；
步骤S408，刻蚀第一薄膜晶体管的有源层区域的第二金属氧化物层；
步骤S409，去除第二薄膜晶体管的有源层区域的光刻胶。
以下结合具体实验对本实施例进行验证。
在一种实现方式中，第一金属氧化物层的材料为Pr:ITZO，具体成分为Pr:In:Sn:Zn＝0.05:2:1:1mol，采用磁控溅射的方式制作第一金属氧化物层；第二金属氧化物层的材料为IGZO薄膜，具体成分为In:Ga:Zn＝1:1:1mol。薄膜晶体管采用顶栅自对准结构(Top-Gate),其结构如图1所示。
具体的，本实施例中有源层的制备方式包括以下步骤：
(1)采用磁控溅射法在衬底的表面沉积第一金属氧化物层Pr:ITZO(Pr:In:Sn:Zn＝0.05:2:1:1mol)；第一金属氧化物的沉积条件具体为：在常温条件下，采用氩气和氧气作为溅射气体，设置溅射气体中氧含量为20％，溅射气压为0.5Pa，溅射靶材功率密度为1.65w/cm2，制作30nm薄膜。然后，在不破真空的情况下采用磁控溅射方式沉积界面修饰层；具体条件为，常温条件下，溅射气压为0.5Pa,纯氩气溅射气氛下，分别设置不同厚度的金属铜膜层，具体信息如表1所示。接下来对上述界面修饰层进行气氛退火，条件为氧气气氛下，350℃退火60min。紧接着，同样采用磁控溅射方式，设置溅射气体中氧含量为20％，溅射气压为0.5Pa，溅射靶材功率密度为2.0w/cm2，制作10nm的第二金属氧化物层IGZO(In:Ga:Zn＝1:1:1mol)薄膜；以上便制备好了具有多层结构的有源层薄膜。
(2)采用半透光掩模版技术在步骤(1)所得有源层的表面制备厚度不同的光刻胶掩模，且第二薄膜晶体管区域的光刻胶厚度大于第一薄膜晶体管区域的光刻胶厚度。
(3)采用浓度为3.4wt％的商用草酸溶液对有源层进行图形化刻蚀，分别得到第二薄膜晶体管和第一薄膜晶体管的有源层初始图案。
(4)通过等离子体处理去除第一薄膜晶体管有源层表面的光刻胶，并保留第二薄膜晶体管有源层表面的光刻胶，只是厚度有所减薄；具体的，采用等离子处理设备，在氧气气氛下，气压为1.0Pa，功率设置为500w，处理时间为30s。因此，光刻胶较薄的第一薄膜晶体管区域有源层表面的光刻胶被完全清理干净，而第二薄膜晶体管区域有源层表面的光刻胶仍然保留，只是厚度有一定的减薄。
(5)采用浓度为1.0wt％的稀盐酸溶液对第一薄膜晶体管有源层进行刻蚀减薄，常温下刻蚀时间为30s，也即去除了流控管有源层区域的第二金属氧化物层。因为该刻蚀液对本实施例中的第一金属氧化物层和第二金属氧化物层具有良好的刻蚀选择比。从而，在刻蚀第二金属氧化物层的时候对底下的第一金属氧化物层无明显影响。
(6)去除第二薄膜晶体管有源层表面的光刻胶，得到第二薄膜晶体管和第一薄膜晶体管器件的有源层图案，接着继续后续器件工艺的制作。
在本实施例中，栅极层和源漏电极层采用物理气相沉积方式制作薄膜，材质均为钼(Mo)。栅极层和源漏电极层采用湿法刻蚀方式图形化，刻蚀液为磷酸基刻蚀液。缓冲层、栅极绝缘层、间隔层和钝化层均为等离子增强化学气相沉积方式制备的SiO2薄膜，采用干法刻蚀图形化。
表1不同界面修饰层厚度对应的器件性能
本实施例中，采用金属铜膜作为界面修饰层，通过设置不同的界面修饰层厚度评估界面修饰层厚度的影响。如表1所示，其结果为：在未设置界面修饰层时，第一薄膜晶体管和第二薄膜晶体管器件的亚阈值摆幅分别为0.32V/decade和0.28V/decade，二者未有明显的差异；随着界面修饰层厚度的增加，第一薄膜晶体管和第二薄膜晶体管器件亚阈值摆幅的比值由2nm对应的1.5增加至10nm对应的2.4，该界面修饰层表现出了较好的亚阈值摆幅调制效应。当界面修饰层厚度继续增加至12nm时，由于铜薄膜形成了较为致密的连续薄膜，其在氧气气氛中退火后，未能充分氧化，因此器件表现出“导通”的特性，失去开关特性。针对不同厚度界面的器件，对其正向热偏压稳定性(温度为60℃，栅极和源电极的偏压为30V,漏极和源电极的偏压为0V,加偏压时间为3600s)进行评估，所有器件的阈值电压漂移均在0.5V内；其负向热偏压光照稳定性(温度为60℃，栅极和源电极的偏压为-30V,漏极和源电极的偏压为0V，光强为10000nits)也进行了评估，所有器件的阈值电压漂移均在-1.0V内，器件表现出了良好的稳定性。
最后，根据本实施例的结果可知，本发明方案可以在同一驱动背板中获得可以实现电流控制差异化的薄膜晶体管阵列，其具有明显不同的亚阈值摆幅；器件表现出了优异的亚阈值摆幅调制特性，而且稳定性良好。
在另外一种实现方式中，第一金属氧化物层的材料为Tb:ITZO，具体成分为Tb:In:Sn:Zn＝0.05:2:2:1mol，采用磁控溅射的方式制作薄膜；第二金属氧化物层的材料为IGZO薄膜，具体成分为In:Ga:Zn＝1:3:6mol。薄膜晶体管采用刻蚀阻挡层结构,其结构如图2所示。
具体的，本实施例中有源层的制备方式包括以下步骤：
(1)采用磁控溅射法在衬底的表面沉积第一金属氧化物层Tb:ITZO(Tb:In:Sn:Zn＝0.05:2:2:1mol)；第一金属氧化物的沉积条件具体为：在常温条件下，采用氩气和氧气作为溅射气体，设置溅射气体中氧含量为60％，溅射气压为0.5Pa，溅射靶材功率密度为1.65w/cm2，制作20nm薄膜；然后，在不破真空的情况下采用磁控溅射方式沉积界面修饰层；制备条件为：采用氧化铈靶材，常温条件下，溅射气压为0.5Pa,，2％的氧含量溅射气氛下，分别设置不同厚度的氧化铈膜层，具体信息如表2所示。接下来对上述界面修饰层进行气氛退火，条件为臭氧气氛下，350℃退火60min。紧接着，同样采用磁控溅射方式，设置溅射气体中氧含量为20％，溅射气压为0.5Pa，溅射靶材功率密度为1.0w/cm2，制作20nm的第二金属氧化物层IGZO(In:Ga:Zn＝1:3:6mol)薄膜；以上便制备好了分层结构的有源层薄膜。
(2)采用光刻技术在步骤(1)所得有源层的表面制备光刻胶掩模。采用浓度为3.4wt％的商用草酸溶液对有源层进行图形化刻蚀，分别得到第二薄膜晶体管和第一薄膜晶体管的有源层初始图案；并进行去胶处理。
(3)再次采用光刻技术在步骤(2)所得基板表面制备光刻胶掩模，暴露出流控管第一薄膜晶体管的有源层区域。
(4)采用磷酸基刻蚀液(商用铝酸刻蚀液)对第一薄膜晶体管有源层进行刻蚀减薄，常温下刻蚀时间为10s，也即去除了第一薄膜晶体管有源层区域的第二金属氧化物层。因为该刻蚀液对本实施例中的第一金属氧化物层和界面修饰层具有良好的刻蚀选择比。从而，在刻蚀第二金属氧化物层的时候对底下的界面修饰层无明显影响。
(5)去除第二薄膜晶体管有源层表面的光刻胶，得到第二薄膜晶体管和第一薄膜晶体管器件的有源层图案，接着继续后续器件工艺的制作。
本实施例中，栅极层和源漏电极层采用物理气相沉积方式制作薄膜，由多种材质形成的叠层结构。以栅极层为例，其材质为Mo/Al/Mo。即从衬底向上的方向依次层叠设置有Mo层、Al层和Mo层，且厚度依次为20nm、300nm和30nm。栅极层和源漏电极层采用湿法刻蚀方式图形化，刻蚀液为磷酸基刻蚀液。栅极绝缘层、刻蚀阻挡层和钝化层均为等离子增强化学气相沉积方式制备的薄膜，栅极绝缘层中Si3N4和栅极接触，顶层为SiO2，薄膜采用干法刻蚀方式图形化。
表2不同界面修饰层厚度对应的器件性能
本实施例中，采用氧化铈薄膜作为界面修饰层，通过设置不同的界面修饰层厚度评估其对器件性能的影响。如表2所示，在未设置界面修饰层时，第一薄膜晶体管和第二薄膜晶体管器件的亚阈值摆幅分别为0.22V/decade和0.15V/decade，二者差异较小；随着界面修饰层厚度的增加，第一薄膜晶体管和第二薄膜晶体管器件亚阈值摆幅的比值由2nm对应的2.3增加至10nm对应的4.4，该界面修饰层表现出了较好的亚阈值摆幅调制效应。当界面修饰层厚度继续增加至12nm时，由于氧化铈薄膜形成了较为致密的连续薄膜，器件表现出“高阻”的特性，失去开关特性。针对不同厚度界面的器件，对其正向热偏压稳定性(温度为60℃，栅极和源电极的偏压为30V,漏极和源电极的偏压为0V,加偏压时间为3600s)进行了评估，所有器件的阈值电压漂移均在0.3V内；其负向热偏压光照稳定性(温度为60℃，栅极和源电极的偏压为-30V,漏极和源电极的偏压为0V，光强为10000nits)也进行了评估，所有器件的阈值电压漂移均在-0.8V内，器件表现出了良好的稳定性。
最后，根据本实施例的结果可知，本实施方式可以在同一驱动背板中获得可以实现电流控制差异化的薄膜晶体管阵列，其具有明显不同的亚阈值摆幅；器件表现出了优异的亚阈值摆幅调制特性，而且稳定性良好。
在另外一种实现方式中，第一金属氧化物层的材料为Pr:IGO，具体成分Pr:In:Ga＝0.05:4:1mol，采用磁控溅射的方式制作薄膜；第二金属氧化物层的材料为IGZO薄膜，具体成分为In:Ga:Zn＝1:2:2mol。所述TFT器件采用背沟道刻蚀结构(BCE),其结构如图3所示。
具体的，本实施例中有源层的制备方式包括以下步骤：
(1)采用磁控溅射法在衬底的表面沉积第一金属氧化物层Pr:IGO(Pr:In:Ga＝0.05:4:1mol)；第一金属氧化物的沉积条件具体为：在200℃条件下，采用氩气和氧气作为溅射气体，设置溅射气体中氧含量为30％，溅射气压为0.5Pa，溅射靶材功率密度为1.65w/cm2，制作20nm薄膜；然后，在不破真空的情况下采用磁控溅射方式沉积界面修饰层；常温条件下，溅射气压为0.5Pa,纯氩气溅射气氛下，分别设置统一厚度(5nm)不同种类的金属膜层，具体信息如表3所示。接下来对上述界面修饰层进行溶液处理，常温条件下在双氧水基(双氧水溶度20％)的溶液中浸泡2min。清洗烘干后，同样采用磁控溅射方式，设置溅射气体中氧含量为30％，溅射气压为0.5Pa，溅射靶材功率密度为1.0w/cm2，制作10nm的第二金属氧化物层IGZO(In:Ga:Zn＝1:2:2mol)薄膜；以上便制备好了分层结构的有源层薄膜。
(2)采用光刻技术在步骤(1)所得有源层的表面制备光刻胶掩模。常温下采用商用王水溶液对有源层进行图形化刻蚀，分别得到第二薄膜晶体管和第一薄膜晶体管的有源层初始图案，并进行去胶处理。
(3)再次采用光刻技术在步骤(2)所得基板表面制备光刻胶掩模，暴露出流控管第一薄膜晶体管的有源层区域。
(4)采用浓度为1.0wt％的稀盐酸溶液对第一薄膜晶体管有源层进行刻蚀减薄，常温下刻蚀时间为30s，也即去除了第一薄膜晶体管有源层区域的第二金属氧化物层。因为该刻蚀液对本实施例中的第一金属氧化物层和第二金属氧化物层具有良好的刻蚀选择比。从而，在刻蚀第二金属氧化物层的时候对底下的第一金属氧化物层无明显影响。
(5)去除第二薄膜晶体管有源层表面的光刻胶，得到第二薄膜晶体管和第一薄膜晶体管器件的有源层图案，接着继续后续器件工艺的制作。
本实施例中，栅极层和源漏电极层采用物理气相沉积方式制作薄膜，由多种材质形成的叠层结构。以栅极层为例，其材质为MoTi/Cu/MoTi，MoTi合金的比例为Mo:Ti＝50:50at％。即从衬底向上的方向依次层叠设置有MoTi合金层、Cu层和MoTi合金层，且厚度依次为20nm、300nm和20nm。栅极层和源漏电极层采用湿法刻蚀方式图形化，刻蚀液为双氧水基刻蚀液。栅极绝缘层和钝化层均为等离子增强化学气相沉积方式制备的薄膜，栅极绝缘层中Si3N4和栅极接触，顶层为SiO2。本实施例中的栅极绝缘层和钝化层均采用干法刻蚀方式图形化。
表3不同界面修饰层材料对应的器件性能
本实施例中，采用Cu、Ag、Sb、和CuMn合金薄膜作为界面修饰层，结合双氧水基溶液进行处理获得不同界面修饰层的器件，其结果如表1所示。由表1可知，Cu、Ag、Sb、和CuMn合金薄膜作为界面修饰层的器件，其第一薄膜晶体管和第二薄膜晶体管器件亚阈值摆幅的比值分别对应为3.5、4.8、4.8和4.0，该界面修饰层表现出了较好的亚阈值摆幅调制效应。针对不同界面的器件，对其正向热偏压稳定性(温度为60℃，栅极和源电极的偏压为30V,漏极和源电极的偏压为0V,加偏压时间为3600s)进行了评估，所有器件的阈值电压漂移均在0.6V内；其负向热偏压光照稳定性(温度为60℃，栅极和源电极的偏压为-30V,漏极和源电极的偏压为0V，光强为10000nits)也进行了评估，所有器件的阈值电压漂移均在-1.2V内，器件表现出了良好的稳定性。
最后，根据本实施例的结果可知，本发明方案可以在同一驱动背板中获得可以实现电流控制差异化的薄膜晶体管阵列，其具有明显不同的亚阈值摆幅；器件表现出了优异的亚阈值摆幅调制特性，而且稳定性良好。
在另外一种实现方式中，第一金属氧化物层的材料为Pr:IGZO，具体成分为Pr:In:Ga:Zn＝0.05:2:1:1mol，采用磁控溅射的方式制作薄膜；第二金属氧化物层的材料为IGZO薄膜，具体成分为In:Ga:Zn＝1:1:3mol。所述TFT器件采用顶栅自对准结构(Top-Gate),其结构如图1所示。
具体的，本实施例中有源层的制备方式包括以下步骤：
(1)采用磁控溅射法在衬底的表面沉积第一金属氧化物层Pr:IGZO(Pr:In:Ga:Zn＝0.05:2:1:1mol)；第一金属氧化物的沉积条件具体为：在常温条件下，采用氩气和氧气作为溅射气体，设置溅射气体中氧含量为20％，溅射气压为0.5Pa，溅射靶材功率密度为1.65w/cm2，制作20nm薄膜；然后，在不破真空的情况下采用磁控溅射方式沉积一系列的界面修饰层，分别为不同种类的金属膜层，具体信息如表4所示。接下来对上述界面修饰层进行气氛退火，条件为氧气气氛下，350℃退火60min。紧接着，采用溶液法的方式，制作10nm的第二金属氧化物层IGZO(In:Ga:Zn＝1:1:3mol)薄膜；以上便制备好了分层结构的有源层薄膜。
表4不同界面修饰层材料及对应的器件性能
(2)采用半透光掩模版技术在步骤(1)所得有源层的表面制备厚度不同的光刻胶掩模，且第二薄膜晶体管区域的光刻胶厚度大于第一薄膜晶体管的区域的光刻胶厚度。
(3)采用商用的王水溶液对有源层进行图形化刻蚀，分别得到第二薄膜晶体管和第一薄膜晶体管的有源层初始图案。
(4)通过等离子体处理去除第一薄膜晶体管有源层表面的光刻胶，并保留第二薄膜晶体管有源层表面的光刻胶，只是厚度有所减薄；具体的，采用等离子处理设备，在氧气气氛下，气压为1.0Pa，功率设置为500w，处理时间为30s。因此，光刻胶较薄的第一薄膜晶体管区域有源层表面的光刻胶被完全清理干净，而第二薄膜晶体管区域有源层表面的光刻胶仍然保留，只是厚度有一定的减薄。
(5)采用浓度为1.0wt％的稀盐酸溶液对第一薄膜晶体管有源层进行刻蚀减薄，常温下刻蚀时间为20s，也即去除了流控管有源层区域的第二金属氧化物层。
(6)去除第二薄膜晶体管有源层表面的光刻胶，得到第二薄膜晶体管和第一薄膜晶体管器件的有源层图案，接着继续后续器件工艺的制作。
另外，本实施例中薄膜晶体管各膜层的材质和厚度和上述实施例一致，仅仅是有源层方面的区别，这里不予赘述。
在本实施例中，界面修饰层均采用磁控溅射的方式制作，厚度通过控制溅射时间来精确调控。需要说明的是，本实例的界面修饰层较薄，其可以是分立的“岛状”薄膜。上述界面修饰层薄膜在氧气气氛下高温退火后会形成氧化物薄膜，其在第一金属氧化物的背沟道界面形成作为电子陷阱的缺陷态；而对于位于第一金属氧化物层和第二金属氧化物层中间的界面修饰层而言，其电子陷阱的功能被弱化，从而实现了亚阈值摆幅的调制效果。
最后，根据本实施例的结果可知，本发明方案利用表4中的对应厚度的材料，可以在同一驱动背板中获得可以实现电流控制差异化的薄膜晶体管阵列，其具有明显不同的亚阈值摆幅；器件表现出了优异的亚阈值摆幅调制特性，而且稳定性良好，能满足相关产品的需求。
在另外一种实现方式中，第一金属氧化物层的材料为Tb:IGZO，具体成分为Tb:In:Ga:Zn＝0.05:4:1:1mol，采用磁控溅射的方式制作薄膜；第二金属氧化物层的材料为IGZO薄膜，具体成分为In:Ga:Zn＝1:1:3mol。所述TFT器件采用顶栅自对准结构(Top-Gate),其结构如图1所示。
具体的，本实施例中有源层的制备方式包括以下步骤：
(1)采用原子层沉积法在衬底的表面沉积第一金属氧化物层Pr:IGZO(Pr:In:Ga:Zn＝0.05:4:1:1mol)，厚度为10nm；然后，采用磁控溅射方式沉积一系列的界面修饰层，分别为不同种类的氧化物膜层，具体信息如表5所示。接下来对上述界面修饰层进行等离子体处理，条件为氟化硫(SF6)气氛下，功率为300w，气压为20Pa，处理时间为60s。紧接着，采用磁控溅射法的方式，制作10nm的第二金属氧化物层IGZO(In:Ga:Zn＝1:1:3mol)薄膜；第二金属氧化物的沉积条件具体为：在常温条件下，采用氩气和氧气作为溅射气体，设置溅射气体中氧含量为20％，溅射气压为0.5Pa，溅射靶材功率密度为1.65w/cm2，制作10nm薄膜；以上便制备好了分层结构的有源层薄膜。
(2)采用半透光掩模版技术在步骤(1)所得有源层的表面制备厚度不同的光刻胶掩模，且第二薄膜晶体管区域的光刻胶厚度大于第一薄膜晶体管的光刻胶厚度。
(3)采用商用的王水溶液对有源层进行图形化刻蚀，分别得到第二薄膜晶体管和第一薄膜晶体管的有源层初始图案。
(4)通过等离子体处理去除第一薄膜晶体管有源层表面的光刻胶，并保留第二薄膜晶体管有源层表面的光刻胶，只是厚度有所减薄；具体的，采用等离子处理设备，在氧气气氛下，气压为1.0Pa，功率设置为500w，处理时间为30s。因此，光刻胶较薄的第一薄膜晶体管区域有源层表面的光刻胶被完全清理干净，而第二薄膜晶体管区域有源层表面的光刻胶仍然保留，只是厚度有一定的减薄。
(5)采用浓度为1.0wt％的稀盐酸溶液对第一薄膜晶体管有源层进行刻蚀减薄，常温下刻蚀时间为20s，也即去除了流控管有源层区域的第二金属氧化物层。
(6)去除第二薄膜晶体管有源层表面的光刻胶，得到第二薄膜晶体管和第一薄膜晶体管器件的有源层图案，接着继续后续器件工艺的制作。
另外，本实施例中薄膜晶体管各膜层的材质和厚度和上述实施例一致，仅仅是有源层方面的区别，这里不予赘述。
表5不同界面修饰层材料及对应的器件性能
在上表5中，界面修饰层均采用磁控溅射的方式制作，通过金属靶材反应溅射制作氧化物薄膜，厚度通过控制溅射时间来精确调控。需要说明的是，本实例的界面修饰层较薄，其可以是分立的“岛状”薄膜。上述界面修饰层薄膜在氧气气氛下高温退火后会形成氧化物薄膜，其在第一金属氧化物的背沟道界面形成作为电子陷阱的缺陷态；而对于位于第一金属氧化物层和第二金属氧化物层中间的界面修饰层而言，其电子陷阱的功能被弱化，从而实现了亚阈值摆幅的调制效果。
最后，根据本实施例的结果可知，本发明方案利用表5中的对应厚度的材料，可以在同一驱动背板中获得可以实现电流控制差异化的薄膜晶体管阵列，其具有明显不同的亚阈值摆幅；器件表现出了优异的亚阈值摆幅调制特性，而且稳定性良好，能满足相关产品的需求。
应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发明中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本发明的技术方案所期望的结果，本文在此不进行限制。
上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。

Claims (13)

1.一种薄膜晶体管阵列驱动背板，其特征在于，所述薄膜晶体管阵列驱动背板包括多个薄膜晶体管，所述多个薄膜晶体管包括第一薄膜晶体管和第二薄膜晶体管，所述第一薄膜晶体管的有源层仅包括层叠设置于衬底一侧的第一金属氧化物层和界面修饰层；所述第二薄膜晶体管的有源层包括层叠设置于所述衬底一侧的第一金属氧化物层、界面修饰层和第二金属氧化物层；其中，所述界面修饰层和所述第二金属氧化物层均用于调整所述薄膜晶体管的亚阈值摆幅。
2.根据权利要求1所述的薄膜晶体管阵列驱动背板，其特征在于，所述第一薄膜晶体管的亚阈值摆幅与所述第二薄膜晶体管的亚阈值摆幅的比值大于或等于2。
3.根据权利要求1所述的薄膜晶体管阵列驱动背板，其特征在于，所述界面修饰层由金属或金属氧化物构成，其中，所述界面修饰层中的金属元素至少存在两种价态；所述界面修饰层用于在所述第一金属氧化物层的表面形成电子陷阱，所述第二金属氧化物层用于弱化所述电子陷阱的效果。
4.根据权利要求3所述的薄膜晶体管阵列驱动背板，其特征在于，所述界面修饰层的材料为：铜、氧化铈、银、锑、铜锰合金、镍、锌、钛、钒、锰、锡锌合金、锌钛合金、钼钛合金、氧化锡、氧化铜、氧化钒或者氧化钼钛。
5.根据权利要求1所述的薄膜晶体管阵列驱动背板，其特征在于，所述界面修饰层的厚度范围为2nm～10nm。
6.根据权利要求1所述的薄膜晶体管阵列驱动背板，其特征在于，所述第一金属氧化物层和所述第二金属氧化物层的材料为：(AO)x(BO)y(RO)z，且x、y、z满足下列关系：90％≤x/(x+y+z)≤99.8％，0％≤y/(x+y+z)≤10％，0.2％≤z/(x+y+z)≤5％；
其中，元素A为In，Ga，Sn和Zn中的一种或至少两种的组合；元素B为Si、Ti、Ta、Bi和Nb元素的一种或至少两种的组合；元素R为稀土元素Pr、Tb、Dy和Yb中的一种或至少两种的组合。
7.根据权利要求1所述的薄膜晶体管阵列驱动背板，其特征在于，所述第一金属氧化物层的厚度范围为2nm～100nm；所述第二金属氧化物层的厚度范围为：5nm～30nm。
8.根据权利要求1所述的薄膜晶体管阵列驱动背板，其特征在于，所述第二金属氧化物层的材料与所述界面修饰层的材料的刻蚀选择比大于10。
9.一种薄膜晶体管阵列驱动背板的制备方法，其特征在于，所述薄膜晶体管阵列驱动背板的制备方法包括：
于衬底的一侧形成第一薄膜晶体管的有源层和第二薄膜晶体管的有源层；
其中，所述第一薄膜晶体管的有源层仅包括层叠设置于衬底一侧的第一金属氧化物层和界面修饰层；所述第二薄膜晶体管的有源层包括层叠设置于所述衬底一侧的第一金属氧化物层、界面修饰层和第二金属氧化物层；所述界面修饰层和所述第二金属氧化物层均用于调整所述薄膜晶体管的亚阈值摆幅。
10.根据权利要求9所述的薄膜晶体管阵列驱动背板的制备方法，其特征在于，所述于衬底的一侧形成第一薄膜晶体管的有源层和第二薄膜晶体管的有源层包括：
于所述衬底的一侧整面形成第一金属氧化物材料层；
于所述第一金属氧化物材料层上整面形成界面修饰材料层；
于所述界面修饰材料层上整面形成第二金属氧化物材料层；
以灰度掩膜版为掩膜，于所述第一薄膜晶体管的有源层区域和所述第二薄膜晶体管的有源层区域形成厚度不同的光刻胶，其中，位于所述第一薄膜晶体管的有源层区域的光刻胶的厚度小于位于所述第二薄膜晶体管的有源层区域的光刻胶的厚度；
图案化所述第一金属氧化物材料层、所述界面修饰材料层和所述第二金属氧化物材料层；
去除所述第一薄膜晶体管的有源层区域的光刻胶；
刻蚀所述第一薄膜晶体管的有源层区域的第二金属氧化物层；
去除所述第二薄膜晶体管的有源层区域的光刻胶。
11.根据权利要求9所述的薄膜晶体管阵列驱动背板的制备方法，其特征在于，所述于衬底的一侧形成第一薄膜晶体管的有源层和第二薄膜晶体管的有源层包括：
于所述衬底的一侧整面形成第一金属氧化物材料层；
于所述第一金属氧化物材料层上整面形成界面修饰材料层；
于所述界面修饰材料层上整面形成第二金属氧化物材料层；
于所述第一薄膜晶体管的有源层区域及所述第二薄膜晶体管的有源层区域形成光刻胶；
图案化所述第一金属氧化物材料层、所述界面修饰材料层及所述第二金属氧化物材料层；
去除所述光刻胶；
于所述第二薄膜晶体管的有源层区域形成光刻胶；
刻蚀所述第一薄膜晶体管的有源层区域的第二金属氧化物层；
去除所述第二薄膜晶体管的有源层区域的光刻胶。
12.根据权利要求10或11所述的薄膜晶体管阵列驱动背板的制备方法，其特征在于，
所述于所述界面修饰材料层上整面形成第二金属氧化物材料层之前还包括：
对所述界面修饰材料层进行相关薄膜工艺处理以提高所述界面修饰材料层的抗刻蚀能力和界面态调控。
13.根据权利要求12所述的薄膜晶体管阵列驱动背板的制备方法，其特征在于，所述相关薄膜工艺处理包括气氛热退火、等离子体处理、溶液处理和激光处理工艺中的一种或至少两种的组合。
CN202311304469.XA 2023-10-09 2023-10-09 薄膜晶体管阵列驱动背板及其制备方法 Pending CN117116952A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311304469.XA CN117116952A (zh) 2023-10-09 2023-10-09 薄膜晶体管阵列驱动背板及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202311304469.XA CN117116952A (zh) 2023-10-09 2023-10-09 薄膜晶体管阵列驱动背板及其制备方法

Publications (1)

Publication Number Publication Date
CN117116952A true CN117116952A (zh) 2023-11-24

Family

ID=88805649

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311304469.XA Pending CN117116952A (zh) 2023-10-09 2023-10-09 薄膜晶体管阵列驱动背板及其制备方法

Country Status (1)

Country Link
CN (1) CN117116952A (zh)

Similar Documents

Publication Publication Date Title
JP5698431B2 (ja) 薄膜トランジスタ及びその製造方法
JP5640478B2 (ja) 電界効果型トランジスタの製造方法及び電界効果型トランジスタ
US7868327B2 (en) Thin film transistor and method of manufacturing the same
US9087746B2 (en) Thin film transistor, method for manufacturing same, display device, and method for manufacturing same
CN103855194B (zh) 半导体材料、包括其的晶体管和包括晶体管的电子装置
US9202896B2 (en) TFT, method of manufacturing the TFT, and method of manufacturing organic light emitting display device including the TFT
TWI532186B (zh) 薄膜電晶體及其形成方法
WO2012063588A1 (ja) 配線構造
JP2008199005A (ja) 薄膜トランジスタ及びその製造方法
JP2011071476A (ja) 薄膜トランジスタ、薄膜トランジスタを用いた表示装置及び薄膜トランジスタの製造方法
CN103026492B (zh) 薄膜晶体管器件以及薄膜晶体管器件的制造方法
TW201234603A (en) Thin film transistor and a method of manufacturing the same
CN110010626B (zh) 显示基板及其制作方法、显示装置
US10141451B2 (en) Electrode layer, thin film transistor, array substrate and display apparatus having the same, and fabricating method thereof
US9831350B2 (en) Thin film transistor and method of manufacturing the same
JP2017228808A (ja) 薄膜トランジスタ
US10714631B2 (en) Semiconductor structure and methods for crystallizing metal oxide semiconductor layer
JP6142300B2 (ja) 薄膜トランジスタの製造方法
US20180175178A1 (en) Method of manufacturing oxide thin film transistor
US20200220020A1 (en) Thin-film transistor and method for preparing the same, display substrate and display device
US20130200382A1 (en) Thin-film transistor substrate and method of manufacturing a thin-film transistor substrate
CN117116952A (zh) 薄膜晶体管阵列驱动背板及其制备方法
CN115210850A (zh) 碲氧化物和包括作为沟道层的碲氧化物的薄膜晶体管
WO2011145286A1 (ja) 表示用薄膜半導体装置の製造方法
KR20150068746A (ko) 박막 트랜지스터 및 그 제조 방법, 이를 포함하는 디스플레이

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination