CN117096183A - 半导体结构及其制备方法 - Google Patents

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Abstract

本公开涉及一种半导体结构及其制备方法。该半导体结构包括：衬底；栅极沟槽，位于衬底内；栅氧化层，位于栅极沟槽的侧壁及底部；栅极导电层，栅极导电层位于栅氧化层的表面，且栅极导电层的顶部低于栅极沟槽的顶部；栅氧化层包括离子注入区域，离子注入区域的底部高于栅极导电层的底部且低于栅极导电层的顶部，离子注入区域的顶部不低于栅极导电层的顶部。该半导体结构能够降低所得结构中的栅诱生漏极漏电流效应，从而改善器件性能，提升器件良率及可靠度，避免器件出现数据存取错误等问题；并且在降低所得结构中的栅诱生漏极漏电流效应的同时，还能够保证器件性能不受影响。

Description

半导体结构及其制备方法
技术领域
本公开涉及半导体制造技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机等电子设备中常用的半导体器件，其由多个存储单元构成，每个存储单元通常包括晶体管和电容器。所述晶体管的栅极与字线电连接、源极与位线电连接、漏极与电容器电连接，字线上的字线电压能够控制晶体管的开启与关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。
为了在提高DRAM产量的同时实现其高密度的存储，当前采用的主要工艺是缩小DRAM中的图案尺寸。基于此，埋入式栅极已成为主流的发展趋势。但是，埋入式栅极易受到栅诱生漏极漏电流(Gate-Induced Drain Leakage，GIDL)效应的影响，进而影响存储单元的效能及可靠度，甚至造成DRAM的数据存取错误等问题。
因此，如何降低设备中的GIDL效应，是当前亟待解决的技术问题。
发明内容
基于此，有必要针对现有技术中的上述不足之处，提供一种半导体结构及其制备方法。
一方面，本公开根据一些实施例，提供一种半导体结构，包括：
衬底；
栅极沟槽，位于所述衬底内；
栅氧化层，位于所述栅极沟槽的侧壁及底部；
栅极导电层，所述栅极导电层位于所述栅氧化层的表面，且所述栅极导电层的顶部低于所述栅极沟槽的顶部；其中，
所述栅氧化层包括离子注入区域，所述离子注入区域的底部高于所述栅极导电层的底部且低于所述栅极导电层的顶部，所述离子注入区域的顶部不低于所述栅极导电层的顶部。
在其中一个实施例中，所述离子注入区域内的掺杂离子至少包括氟离子。
在其中一个实施例中，所述半导体结构还包括：
填充绝缘层，所述填充绝缘层位于所述栅极导电层的顶部，且至少填充满所述栅极沟槽。
在其中一个实施例中，所述衬底内具有浅沟槽隔离结构，所述浅沟槽隔离结构于所述衬底内隔离出若干个间隔排布的有源区。
在其中一个实施例中，所述半导体结构还包括阱区，所述阱区位于所述有源区内，且所述阱区位于所述离子注入区域下方。
在其中一个实施例中，所述半导体结构还包括：
源区，位于所述有源区内，且位于所述栅极沟槽的一侧；
漏区，位于所述有源区内，且位于所述栅极沟槽远离所述源区的一侧；所述漏区的底部及所述源区的底部均低于所述栅极导电层的顶部。
在其中一个实施例中，所述半导体结构还包括：
覆盖介质层，覆盖所述衬底的表面；
节点接触结构，贯穿所述覆盖介质层，与所述源区或所述漏区中的一者相接触；
位线接触结构，贯穿所述覆盖介质层，与所述源区或所述漏区中的另一者相接触；
存储结构，与所述节点接触结构电接触；
位线，与所述位线接触结构电接触。
另一方面，本公开还根据一些实施例，提供一种半导体结构的制备方法，包括：
提供衬底；
于所述衬底内形成栅极沟槽，并于所述栅极沟槽的侧壁及底部形成栅氧化层；
于所述栅氧化层的表面形成栅极导电层，且所述栅极导电层的顶部低于所述栅极沟槽的顶部；
对所述栅氧化层进行离子注入，以于所述栅氧化层内形成离子注入区域，所述离子注入区域的底部高于所述栅极导电层的底部，且低于所述栅极导电层的顶部，所述离子注入区域的顶部不低于所述栅极导电层的顶部。
在其中一个实施例中，对栅氧化层进行离子注入的过程中，注入离子至少包括氟离子。
在其中一个实施例中，所述对栅氧化层进行离子注入，包括：
将所得结构倾斜预设角度，对所得结构进行水平离子注入；在水平离子注入的过程中，所得结构以旋转轴为中心进行预设次数的旋转；其中，所述旋转轴为所得结构表面的法线，且穿过所得结构底面的中点。
在其中一个实施例中，所述预设角度为15°～40°；所述预设次数为2～8次。
在其中一个实施例中，所述对所述栅氧化层进行离子注入之后，所述制备方法还包括：
于所述栅极沟槽内形成填充绝缘层，所述填充绝缘层位于所述栅极导电层的顶部，且至少填充满所述栅极沟槽。
在其中一个实施例中，所述衬底内形成有浅沟槽隔离结构，所述浅沟槽隔离结构于所述衬底内隔离出若干个间隔排布的有源区；
于所述栅极沟槽内形成填充绝缘层之后，还包括：
于所述有源区内形成源区及漏区，所述源区及所述漏区分别位于所述栅极沟槽相对的两侧；所述源区的底部及所述漏区的底部均低于所述栅极导电层的顶部。
在其中一个实施例中，于所述衬底内形成所述栅极沟槽之前，所述制备方法还包括：
于所述有源区内形成阱区，且所述阱区位于所述离子注入区域下方。
在其中一个实施例中，于所述有源区内形成源区及漏区之后，所述制备方法还包括：
于所述衬底的表面形成覆盖介质层；
于所述覆盖介质层内形成第一开口及第二开口，所述第一开口暴露出所述源区，所述第二开口暴露出所述漏区；
于所述第一开口内形成节点接触结构，于所述第二开口内形成位线接触结构；或于所述第一开口内形成位线接触结构，于所述第二开口内形成节点接触结构；
形成与所述节点接触结构电接触的存储结构，以及与所述位线接触结构电接触的位线。
本公开的半导体结构及其制备方法至少具有如下有益效果：
本公开的半导体结构具有包括离子注入区域的栅氧化层，通过离子注入区域能够增加栅氧化层的等效厚度，降低所得结构中的栅诱生漏极漏电流效应，从而改善器件性能，提升器件良率及可靠度，避免器件出现数据存取错误等问题。并且，本公开中栅氧化层内的离子注入区域的底部高于栅极导电层的底部且低于栅极导电层的顶部，离子注入区域的顶部不低于栅极导电层的顶部；也就是说本公开中离子注入区域位于栅氧化层的边缘，使得栅氧化层的边缘等效厚度变大，而栅氧化层除离子注入区域以外的部分等效厚度保持不变，这样能够在降低所得结构中的栅诱生漏极漏电流效应的同时，保证器件性能不受影响。
本公开的半导体结构的制备方法通过对栅氧化层进行离子注入，增加栅氧化层的等效厚度，降低所得结构中的栅诱生漏极漏电流效应，从而改善器件性能，提升器件良率及可靠度，避免器件出现数据存取错误等问题。并且，本公开的半导体结构的制备方法中栅氧化层内的形成的离子注入区域的底部高于栅极导电层的底部且低于栅极导电层的顶部，离子注入区域的顶部不低于栅极导电层的顶部；也就是说栅氧化层内的形成的离子注入区域位于栅氧化层的边缘，这样能使得栅氧化层的边缘等效厚度变大，而栅氧化层除离子注入区域以外的部分等效厚度保持不变，从而能够在降低所得结构中的栅诱生漏极漏电流效应的同时，保证器件性能不受影响。
附图说明
为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开其中一个实施例提供的半导体结构的制备方法的流程图；
图2为本公开其中一个实施例提供的半导体结构的制备方法中，所得结构的截面结构示意图；图2亦为本公开其中一个实施例提供的半导体结构的截面结构示意图；
图3为本公开另一个实施例提供的半导体结构的制备方法中，所得结构的截面结构示意图；图2亦为本公开另一个实施例提供的半导体结构的截面结构示意图；
图4显示为本公开其中一个实施例提供的半导体结构的制备方法中，氟离子注入剂量与标准化保留失败位计数之间的对应关系；
图5为本公开另一个实施例提供的半导体结构的制备方法的流程图。
附图标记说明：
101、衬底；102、栅极沟槽；103、栅氧化层；104、栅极导电层；b、栅氧化层除离子注入区域以外的部分；301、填充绝缘层；401、浅沟槽隔离结构；601、源区；602、漏区；701、覆盖介质层；702、位线接触结构；703、节点接触结构；704、位线；705、存储结构。
具体实施方式
为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的首选实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本公开的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。
应当明白，当元件或层被称为“与…电接触”或“与…接触”其它元件或层时，其可以直接地与之接触或电接触其它元件或层，或者可以存在居间的元件或层。应当明白，尽管可使用术语第一、第二等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一开口称为第二开口，且类似地，可以将第二开口称为第一开口；第一开口与第二开口为不同的开口。
空间关系术语例如“位于…下方”，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“位于…下方”元件或特征将取向为在其它元件或特征“位于…上方”。因此，示例性术语“位于…下方”可以包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本公开的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本公开的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本公开的范围。
本公开根据一些实施例，提供一种半导体结构的制备方法。
请参阅图1，在其中一个实施例中，该半导体结构的制备方法可以包括如下步骤：
S1：提供衬底。
S2：于衬底内形成栅极沟槽，并于栅极沟槽的侧壁及底部形成栅氧化层。
S3：于栅氧化层的表面形成栅极导电层；需要说明的是，该栅极导电层的顶部应当低于栅极沟槽的顶部。
S4：对栅氧化层进行离子注入，以于栅氧化层内形成离子注入区域；需要说明的是，该离子注入区域的底部应当高于栅极导电层的底部，且低于栅极导电层的顶部；并且，离子注入区域的顶部应当不低于栅极导电层的顶部。
上述实施例提供的半导体结构的制备方法，通过对栅氧化层进行离子注入，增加栅氧化层的等效厚度，降低栅漏重叠区域电场强度，从而降低所得结构中的栅诱生漏极漏电流(Gate-Induced Drain Leakage，GIDL)效应，改善器件性能，提升器件良率及可靠度，避免器件出现数据存取错误等问题；还能减小器件处于关闭状态时的漏电流，降低静态功耗，延长器件寿命。上述实施例提供的半导体结构的制备方法中栅氧化层内的形成的离子注入区域的底部高于栅极导电层的底部且低于栅极导电层的顶部，离子注入区域的顶部不低于栅极导电层的顶部；也就是说栅氧化层内的形成的离子注入区域位于栅氧化层的边缘，这样能使得栅氧化层的边缘等效厚度变大，而栅氧化层除离子注入区域以外的部分等效厚度保持不变，从而能够在降低所得结构中的栅诱生漏极漏电流效应的同时，保证器件性能不受影响。
需要说明的是，可以采用但不仅限于透射电子显微镜(Transmission ElectronMicroscope，简称TEM)对位于栅氧化层的边缘的离子注入区域中的掺杂离子进行观察。
在步骤S1中，请结合图1参阅图2至图3，提供衬底101。
本公开提供的半导体结构的制备方法，对于衬底101的材质并不做具体限定。作为示例，衬底101可以包括但不限于硅衬底、蓝宝石衬底、玻璃衬底、碳化硅衬底、氮化镓衬底或砷化镓衬底等等中的任意一种或几种；也就是说，衬底101的材质可以包括但不限于硅(Si)、蓝宝石、玻璃、碳化硅(SiC)、氮化镓(GaN)或砷化镓(GaAs)等等中的任意一种或几种。
请继续参阅图2至图3，在其中一个实施例中，衬底101内可以形成有浅沟槽隔离结构401(Shallow Trench Isolation，简称STI)，浅沟槽隔离结构401可以于衬底101内隔离出若干个间隔排布的有源区(Active Area，简称AA)。
本公开对于在衬底101内形成浅沟槽隔离结构401的方式并不做具体限定。作为示例，于衬底101内形成浅沟槽隔离结构401的步骤，可以采用如下的方式进行，比如：于衬底101的上表面形成第一掩膜层。对该第一掩膜层进行图形化处理，以得到第一图形化掩膜层，该第一图形化掩膜层内具有第一开口图形，该第一开口图形可以定义出浅沟槽隔离结构401的位置。基于该第一图形化掩膜层刻蚀衬底101，以于衬底101内形成浅沟槽。于浅沟槽内填充隔离材料以形成浅沟槽隔离结构401。
在上述步骤中，本公开对于在浅沟槽内填充隔离材料，形成浅沟槽隔离结构401的方式并不做具体限定。作为示例，于衬底101内形成浅沟槽隔离结构401的步骤，可以采用如下的方式进行，比如：在浅沟槽内及衬底101的上表面填充隔离材料。去除位于衬底101上表面的隔离材料，保留的隔离材料填满浅沟槽，且保留的隔离材料的上表面可以与衬底101的上表面相平齐。
作为示例，可以采用但不仅限于高密度等离子化学气相沉积(High DensityPlasma-Chemical Vapor Deposition，HDPCVD)工艺、可流动氧化物化学气相沉积(Flowable oxide CVD)工艺或旋涂介质层(Spin-on Dielectric，SOD)工艺在浅沟槽内及衬底101的上表面填充隔离材料。
作为示例，隔离材料可以包括但不仅限于二氧化硅(SiO2)。
作为示例，可以采用但不仅限于化学机械抛光(Chemical MechanicalPolishing，CMP)工艺去除位于衬底101上表面的隔离材料。
在步骤S2中，请继续参阅图1至图3，于衬底101内形成栅极沟槽102，并于栅极沟槽102的侧壁及底部形成栅氧化层103。
在上述步骤S2中，可以于衬底101内形成多个栅极沟槽102，多个栅极沟槽102可以间隔设置在衬底101内。
本公开对于在衬底101内形成栅极沟槽102的方式并不做具体限定。作为示例，于衬底101内形成栅极沟槽102的步骤，可以采用如下的方式进行，比如：采用涂布-固化法、喷墨打印法或沉积法在衬底101上形成第一光刻胶层，第一光刻胶层覆盖在衬底101的上表面。通过掩膜、曝光、显影、刻蚀等图形化处理方式，对第一光刻胶层进行图形化处理，形成掩膜图案，其中，掩膜图案包括交替设置的多个遮挡区和多个开口区。去除位于开口区内的部分深度的衬底101，在衬底101上形成多个间隔设置的凹槽。去除第一光刻胶层，即可以利用清洗工艺，比如超声清洗法或等离子清洗法，将所要去除的第一光刻胶层进行清除，以在衬底101内形成多个间隔设置的栅极沟槽102。
本公开对于在栅极沟槽102的侧壁及底部形成栅氧化层103的方式亦不做具体限定。作为示例，可以通过但不限于化学气相沉积工艺(Physical Vapor Deposition，PVD)，化学气相沉积工艺(Chemical Vapor Deposition，CVD)、流体化学气相沉积(FlowableChemical Vapor Deposition，FCVD)工艺、高密度等离子沉积(High Density Plasma，HDP)工艺、等离子体增强沉积工艺或原子层沉积工艺等等中的任意一种方式在栅极沟槽102的侧壁及底部形成栅氧化层103。
同时，本公开提供的半导体结构的制备方法，对于栅氧化层103的材质亦不做具体限定。作为示例，栅氧化层103可以包括但不限于二氧化硅层、高k电介质材料层或其他电介质材料层等等中的任意一种或几种；也就是说，栅氧化层103的材质可以包括但不限于二氧化硅、高k电介质材料或其他电介质材料等等中的任意一种或几种。
在其中一个实施例中，如图3所示，于衬底101内形成栅极沟槽102之前，还可以于有源区内形成阱区。阱区位于有源区内，且阱区位于离子注入区域a下方。
本公开对于在有源区内形成阱区的方式并不做具体限定。作为示例，可以通过离子注入工艺，于衬底101设定的位置进行离子注入以形成阱区。
可以理解，当衬底101为N型时，离子注入的离子类型为P型；当衬底101为P型时，离子注入的离子类型为N型。
本公开对于P型杂质离子的种类并不做具体限定。作为示例，P型杂质离子可以包括但不限于硼(Boron，B)离子、镓(Magnesium，Mg)离子或铟(Indium，In)离子等等中的任意一种或几种。同样的，本公开对于N型杂质离子的种类亦不做具体限定。作为示例，N型杂质离子可以包括但不限于磷(Phosphorus，P)离子、砷(Arsenic，As)离子或锑(Antimony，Sb)离子一种或几种。
在步骤S3中，请继续参阅图1至图3，于栅氧化层103的表面形成栅极导电层104；栅极导电层104的顶部应当低于栅极沟槽102的顶部。
本公开对于在栅氧化层103的表面形成栅极导电层104的方式并不做具体限定。作为示例，于栅氧化层103的表面形成栅极导电层104的步骤，可以采用的如下的方式进行，比如：
形成栅极导电材料层，栅极导电材料层填满栅极沟槽102，覆盖栅氧化层103的表面。去除部分栅极导电材料层，保留的栅极导电材料层构成栅极导电层104。
本公开对于形成栅极导电材料层的方式并不做具体限定。作为示例，可以采用但不仅限于沉积工艺形成栅极导电材料层。本公开实施例中的沉积工艺可以包括但不限于化学气相沉积工艺、化学气相沉积工艺、流体化学气相沉积工艺、高密度等离子沉积工艺、等离子体增强沉积工艺或原子层沉积工艺等等中的任意一种或几种。
本公开去除部分栅极导电材料层的方式亦不做具体限定。作为示例，可以采用但不仅限于干法刻蚀工艺去除部分栅极导电材料层，保留的栅极导电材料层构成栅极导电层104。
本公开提供的半导体结构的制备方法，对于栅极导电材料层及栅极导电层104的材质亦不做具体限定。作为示例，栅极导电材料层及栅极导电层104均可以包括但不限于氮化钛(Titanium nitride，TiN)、钛(Titanium，Ti)、硅化钨(Tungsten silicide，Si2W)或钨(Tungsten，W)等等中的任意一种或几种。
在步骤S4中，请继续参阅图1至图3，对栅氧化层103进行离子注入，以于栅氧化层103内形成离子注入区域a。
需要说明的是，离子注入区域a的底部应当高于栅极导电层104的底部，且低于栅极导电层104的顶部；同时，离子注入区域a的顶部应当不低于栅极导电层104的顶部。
本公开对于步骤S4中对栅氧化层103进行离子注入过程中注入的离子种类并不做具体限定。作为示例，注入离子可以包括但不仅限于氟(fluorine，F)离子。
在其中一个实施例中，对栅氧化层103进行离子注入的过程中，注入离子至少应当包括氟离子。
上述实施例提供的半导体结构的制备方法，通过对栅氧化层103进行氟离子注入，能使得栅氧化层103的边缘等效厚度变大，而栅氧化层除离子注入区域以外的部分b的等效厚度保持不变，从而能够在降低所得结构中的栅诱生漏极漏电流效应的同时，保证器件性能不受影响。
作为示例，在步骤S4中对栅氧化层103进行氟离子注入时，氟离子的注入剂量范围可以为1.5×1014ions/cm2～5×1014ions/cm2；譬如，对栅氧化层103进行氟离子注入时，氟离子的注入剂量范围可以为1.5×1014ions/cm2、2.5×1014ions/cm2、3.5×1014ions/cm2、4.5×1014ions/cm2或5×1014ions/cm2等等。需要说明的是，上述数据仅作为示例，在实际实施例中对栅氧化层103进行氟离子注入时氟离子的注入剂量并不以上述数据为限。
请参阅图4，如果将没有对栅氧化层103进行氟离子注入的样本的标准化保留失败位计数(Normalized Retention Fail count)设置为1。在对栅氧化层103进行氟离子注入的情况下，对于氟离子剂量为低(如图4中F_dose_L所示)、中(如图4中F_dose_M所示)和高(如图4中F_dose_H所示)水平的样品，观察到标准化保留失败位计数分别显著减少23.6％、34.6％和24.8％。由此可见，在对栅氧化层103进行中等剂量(1.5×1014ions/cm2～5×1014ions/cm2)的氟离子注入的样品中可以观察到最低的栅诱生漏极漏电流。
本公开对于步骤S4中对栅氧化层103进行离子注入的形式并不做具体限定。
请继续参阅图2，在其中一个实施例中，将所得结构倾斜预设角度，对所得结构进行水平离子注入。同时，在水平离子注入的过程中，所得结构以旋转轴cc'为中心进行预设次数的旋转。需要说明的是，旋转轴cc'可以为所得结构表面的法线，且穿过所得结构底面的中点。
作为示例，在步骤S4中所得结构倾斜的预设角度可以为15°～40°；譬如，可以在步骤S4中将所得结构倾斜15°、20°、25°、35°或40°等等。需要说明的是，上述数据仅作为示例，在实际实施例中所得结构在步骤S4中倾斜的角度并不以上述数据为限。
作为示例，在步骤S4中所得结构以旋转轴cc'为中心旋转的预设次数可以为2～8次；譬如，可以在步骤S4中使所得结构以旋转轴cc'为中心旋转2次、4次、6次或8次等等。需要说明的是，上述数据仅作为示例，在实际实施例中所得结构在步骤S4中以旋转轴cc'为中心旋转的次数并不以上述数据为限。
请继续参阅图1至图3，在其中一个实施例中，对栅氧化层103进行离子注入之后，还可以包括如下步骤：
S5：于栅极沟槽102内形成填充绝缘层301；需要说明的是，填充绝缘层301应当位于栅极导电层104的顶部，且至少填充满栅极沟槽102。
本公开提供的半导体结构的制备方法，对于步骤S5中形成的填充绝缘层301的材质并不做具体限定。作为示例，填充绝缘层301可以包括但不限于二氧化硅层、氮化硅(SiN)层或氮氧化硅(SiOxNy)层等等中的一种或几种；也就是说，填充绝缘层301的材质可以包括但不限于二氧化硅、氮化硅或氮氧化硅等等中的一种或几种。
本公开对于步骤S5中形成填充绝缘层301的方式亦不做具体限定。作为示例，可以采用但不限于化学气相沉积工艺或化学气相沉积工艺中的任意一种于栅极沟槽102内形成填充绝缘层301。
请继续参阅图1至图3，在其中一个实施例中，在栅极沟槽102内形成填充绝缘层301之后，还可以包括如下步骤：
S6：于有源区内形成源区601及漏区602。具体的，源区601及漏区602可以分别位于栅极沟槽102相对的两侧，且源区601的底部及漏区602的底部均应当低于栅极导电层104的顶部。
需要说明的是，图3中显示的源区601及漏区602为本公开一种可能的情况。在实际实施例中，源区601及漏区602对调位置，也是允许的。
具体的，在衬底101包括P型衬底的实施例中，可以通过注入N型离子以形成源区601；与之对应的，在衬底101包括N型衬底的实施例中，可以通过注入P型离子以形成源区601。
请参阅结合图2至图3参阅图5，在其中一个实施例中，在有源区内形成源区601及漏区602之后，还可以包括如下步骤：
S7：于衬底101的表面形成覆盖介质层701。
S8：于覆盖介质层701内形成第一开口及第二开口，第一开口暴露出源区601，第二开口暴露出漏区602。
S9：于第一开口内形成位线接触结构702，于第二开口内形成节点接触结构703；或者，在另一实施例中，于第一开口内形成位线接触结构，于第二开口内形成节点接触结构。
S10：形成与节点接触结构703电接触的存储结构705，以及与位线接触结构702电接触的位线704。
本公开对于步骤S7中形成于衬底101表面的覆盖介质层701的材质并不做具体限定。作为示例，覆盖介质层701可以包括但不限于二氧化硅层、氮化硅层或氮氧化硅层等等中的一种或几种；也就是说，覆盖介质层701的材质可以包括但不限于二氧化硅、氮化硅或氮氧化硅等等中的一种或几种。
本公开对于步骤S7中形成覆盖介质层701的方式亦不做具体限定。作为示例，可以采用但不限于化学气相沉积工艺或化学气相沉积工艺中的任意一种于衬底101的表面形成覆盖介质层701。
本公开对于步骤S8中在覆盖介质层701内形成第一开口及第二开口的方式并不做具体限定。作为示例，于覆盖介质层701内形成第一开口及第二开口的步骤，可以采用的如下的方式进行，比如：在覆盖介质层701上形成具有第一图案和第二图案的第二光刻胶层。利用第一图案和第二图案刻蚀覆盖介质层701及衬底101，分别形成第一开口和第二开口。
在步骤S9中，每个节点接触结构702、每个位线接触结构703均与对应的有源区电连接，节点接触结构702与位线接触结构703一一对应。
本公开对于步骤S9中形成节点接触结构703及形成位线接触结构702的方式并不做具体限定。作为示例，形成节点接触结构703及形成位线接触结构702的步骤，可以采用的如下的方式进行，比如：利用光刻工艺定义出节点接触结构703及位线接触结构702的形成区域，即利用光刻工艺界定出所形成的节点接触结构703及位线接触结构702的尺寸和位置。采用化学气相沉积工艺、化学气相沉积工艺、流体化学气相沉积工艺、高密度等离子沉积工艺、等离子体增强沉积工艺或原子层沉积工艺等等中的任意一种沉积多晶硅，并进行离子掺杂制备得到节点接触结构703及位线接触结构702。
应该理解的是，虽然图1及图5的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1及图5中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
请继续参阅图2至图3，本公开还提供一种半导体结构，包括衬底101、栅极沟槽102、栅氧化层103及栅极导电层104。
其中，栅极沟槽102位于衬底101内；栅氧化层103位于栅极沟槽102的侧壁及底部；栅极导电层104位于栅氧化层103的表面，且栅极导电层104的顶部低于栅极沟槽102的顶部。
栅氧化层103包括离子注入区域a；需要说明的是，离子注入区域a的底部应当高于栅极导电层104的底部且低于栅极导电层104的顶部；同时，离子注入区域a的顶部应当不低于栅极导电层104的顶部。
上述实施例提供的半导体结构具有包括离子注入区域a的栅氧化层103，通过离子注入区域a能够增加栅氧化层103的等效厚度，降低栅漏重叠区域电场强度，从而降低所得结构中的栅诱生漏极漏电流效应，改善器件性能，提升器件良率及可靠度，避免器件出现数据存取错误等问题；还能减小器件处于关闭状态时的漏电流，降低静态功耗，延长器件寿命。上述实施例提供的半导体结构中，栅氧化层103内的离子注入区域a的底部高于栅极导电层104的底部且低于栅极导电层104的顶部，离子注入区域a的顶部不低于栅极导电层104的顶部；也就是说在上述实施例提供的半导体结构中，离子注入区域a位于栅氧化层103的边缘，使得栅氧化层103的边缘等效厚度变大，而栅氧化层103除离子注入区域a以外的部分等效厚度保持不变，这样能够在降低所得结构中的栅诱生漏极漏电流效应的同时，保证器件性能不受影响。
本公开提供的半导体结构，对于衬底101的材质并不做具体限定。作为示例，衬底101可以包括但不限于硅衬底、蓝宝石衬底、玻璃衬底、碳化硅衬底、氮化镓衬底或砷化镓衬底等等中的任意一种或几种；也就是说，衬底101的材质可以包括但不限于硅、蓝宝石、玻璃、碳化硅、氮化镓或砷化镓等等中的任意一种或几种。
本公开提供的半导体结构，对于栅氧化层103的材质亦不做具体限定。作为示例，栅氧化层103可以包括但不限于二氧化硅层、高k电介质材料层或其他电介质材料层等等中的任意一种或几种；也就是说，栅氧化层103的材质可以包括但不限于二氧化硅、高k电介质材料或其他电介质材料等等中的任意一种或几种。
本公开提供的半导体结构，对于栅极导电层104的材质亦不做具体限定。作为示例，栅极导电层104可以包括但不限于氮化钛层、钛层、硅化钨层或钨层等等中的任意一种或几种；也就是说，栅极导电层104的材质可以包括但不限于氮化钛、钛、硅化钨或钨等等中的任意一种或几种。
本公开对于离子注入区域a内掺杂离子的种类并不做具体限定。作为示例，离子注入区域a内的掺杂离子可以包括但不仅限于氟离子。
在其中一个实施例中，离子注入区域a内的掺杂离子至少包括氟离子。
上述实施例提供的半导体结构，离子注入区域a内的掺杂离子包括氟离子，氟离子能使得栅氧化层103的边缘等效厚度变大，而栅氧化层除离子注入区域以外的部分b的等效厚度保持不变，从而能够在降低半导体结构中的栅诱生漏极漏电流效应的同时，保证器件性能不受影响。
作为示例，离子注入区域a内氟离子的注入剂量可以为1.5×1014ions/cm2～5×1014ions/cm2；譬如，离子注入区域a内氟离子的注入剂量可以为1.5×1014ions/cm2、2.5×1014ions/cm2、3.5×1014ions/cm2、4.5×1014ions/cm2或5×1014ions/cm2等等。需要说明的是，上述数据仅作为示例，在实际实施例中离子注入区域a内氟离子的注入剂量并不以上述数据为限。
请继续参阅图2至图3，在其中一个实施例中，半导体结构还可以包括填充绝缘层301。需要说明的是，填充绝缘层301应当位于栅极导电层104的顶部，且至少填充满栅极沟槽102。
本公开提供的半导体结构，对于填充绝缘层301的材质并不做具体限定。作为示例，填充绝缘层301可以包括但不限于二氧化硅层、氮化硅层或氮氧化硅层等等中的一种或几种；也就是说，填充绝缘层301的材质可以包括但不限于二氧化硅、氮化硅或氮氧化硅等等中的一种或几种。
请继续参阅图2至图3，在其中一个实施例中，衬底101内可以具有浅沟槽隔离结构401。浅沟槽隔离结构401可以在衬底101内隔离出若干个间隔排布的有源区。
可以理解，本公开提供的半导体结构，浅沟槽隔离结构401可以为浅沟槽内填充隔离材料而形成的。作为示例，隔离材料可以包括但不仅限于二氧化硅。
请继续参阅图2至图3，在其中一个实施例中，半导体结构还可以包括阱区。阱区位于有源区内，且阱区位于离子注入区域a下方。
请继续参阅图2至图3，在其中一个实施例中，半导体结构还可以包括源区601及漏区602。
其中，源区601位于有源区内，且位于栅极沟槽102的一侧；漏区602位于有源区内，且位于栅极沟槽102远离源区601的一侧。
需要说明的是，漏区602的底部及源区601的底部均应当低于栅极导电层104的顶部。
请继续参阅图2至图3，在其中一个实施例中，半导体结构还可以包括覆盖介质层701、节点接触结构703、位线接触结构702、存储结构705及位线704。
其中，覆盖介质层701覆盖衬底101的表面；节点接触结构703贯穿覆盖介质层701，与源区或漏区中的一者相接触；位线接触结构702也贯穿覆盖介质层701，与源区或漏区中的另一者相接触；存储结构705与节点接触结构703电接触；位线704，与位线接触结构702电接触。
可以理解，图3显示为位线接触结构702与漏区602相接触，且节点接触结构703与源区601相接触的情况。在实际实施例中，位线接触结构与源区相接触，节点接触结构与漏区相接触也是允许的。
本公开提供的半导体结构，对于覆盖介质层701的材质并不做具体限定。作为示例，覆盖介质层701可以包括但不限于二氧化硅层、氮化硅层或氮氧化硅层等等中的一种或几种；也就是说，覆盖介质层701的材质可以包括但不限于二氧化硅、氮化硅或氮氧化硅等等中的一种或几种。
可以理解，本公开中所涉及的器件可以包括但不限于动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)。
需要注意的是，本公开实施例中的半导体结构的制备方法均可用于制备对应的半导体结构，故而方法实施例与结构实施例之间的技术特征，在不产生冲突的前提下可以相互替换及补充，以使得本领域技术人员能够获悉本发明的技术内容。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。因此，本公开专利的保护范围应以所附权利要求为准。

Claims (15)

1.一种半导体结构，其特征在于，包括：
衬底；
栅极沟槽，位于所述衬底内；
栅氧化层，位于所述栅极沟槽的侧壁及底部；
栅极导电层，所述栅极导电层位于所述栅氧化层的表面，且所述栅极导电层的顶部低于所述栅极沟槽的顶部；其中，
所述栅氧化层包括离子注入区域，所述离子注入区域的底部高于所述栅极导电层的底部且低于所述栅极导电层的顶部，所述离子注入区域的顶部不低于所述栅极导电层的顶部。
2.根据权利要求1所述的半导体结构，其特征在于，所述离子注入区域内的掺杂离子至少包括氟离子。
3.根据权利要求1或2所述的半导体结构，其特征在于，所述半导体结构还包括：
填充绝缘层，所述填充绝缘层位于所述栅极导电层的顶部，且至少填充满所述栅极沟槽。
4.根据权利要求3所述的半导体结构，其特征在于，所述衬底内具有浅沟槽隔离结构，所述浅沟槽隔离结构于所述衬底内隔离出若干个间隔排布的有源区。
5.根据权利要求4所述的半导体结构，其特征在于，所述半导体结构还包括阱区，所述阱区位于所述有源区内，且所述阱区位于所述离子注入区域下方。
6.根据权利要求4所述的半导体结构，其特征在于，所述半导体结构还包括：
源区，位于所述有源区内，且位于所述栅极沟槽的一侧；
漏区，位于所述有源区内，且位于所述栅极沟槽远离所述源区的一侧；所述漏区的底部及所述源区的底部均低于所述栅极导电层的顶部。
7.根据权利要求6所述的半导体结构，其特征在于，所述半导体结构还包括：
覆盖介质层，覆盖所述衬底的表面；
节点接触结构，贯穿所述覆盖介质层，与所述源区或所述漏区中的一者相接触；
位线接触结构，贯穿所述覆盖介质层，与所述源区或所述漏区中的另一者相接触；
存储结构，与所述节点接触结构电接触；
位线，与所述位线接触结构电接触。
8.一种半导体结构的制备方法，其特征在于，包括：
提供衬底；
于所述衬底内形成栅极沟槽，并于所述栅极沟槽的侧壁及底部形成栅氧化层；
于所述栅氧化层的表面形成栅极导电层，且所述栅极导电层的顶部低于所述栅极沟槽的顶部；
对所述栅氧化层进行离子注入，以于所述栅氧化层内形成离子注入区域，所述离子注入区域的底部高于所述栅极导电层的底部，且低于所述栅极导电层的顶部，所述离子注入区域的顶部不低于所述栅极导电层的顶部。
9.根据权利要求8所述的半导体结构的制备方法，其特征在于，对栅氧化层进行离子注入的过程中，注入离子至少包括氟离子。
10.根据权利要求9所述的半导体结构的制备方法，其特征在于，所述对栅氧化层进行离子注入，包括：
将所得结构倾斜预设角度，对所得结构进行水平离子注入；在水平离子注入的过程中，所得结构以旋转轴为中心进行预设次数的旋转；其中，所述旋转轴为所得结构表面的法线，且穿过所得结构底面的中点。
11.根据权利要求10所述的半导体结构的制备方法，其特征在于，所述预设角度为15°～40°；所述预设次数为2～8次。
12.根据权利要求8至11中任一项所述的半导体结构的制备方法，其特征在于，所述对所述栅氧化层进行离子注入之后，所述制备方法还包括：
于所述栅极沟槽内形成填充绝缘层，所述填充绝缘层位于所述栅极导电层的顶部，且至少填充满所述栅极沟槽。
13.根据权利要求12所述的半导体结构的制备方法，其特征在于，所述衬底内形成有浅沟槽隔离结构，所述浅沟槽隔离结构于所述衬底内隔离出若干个间隔排布的有源区；
于所述栅极沟槽内形成填充绝缘层之后，所述制备方法还包括：
于所述有源区内形成源区及漏区，所述源区及所述漏区分别位于所述栅极沟槽相对的两侧；所述源区的底部及所述漏区的底部均低于所述栅极导电层的顶部。
14.根据权利要求13所述的半导体结构的制备方法，其特征在于，于所述衬底内形成所述栅极沟槽之前，所述制备方法还包括：
于所述有源区内形成阱区，且所述阱区位于所述离子注入区域下方。
15.根据权利要求13所述的半导体结构的制备方法，其特征在于，于所述有源区内形成源区及漏区之后，所述制备方法还包括：
于所述衬底的表面形成覆盖介质层；
于所述覆盖介质层内形成第一开口及第二开口，所述第一开口暴露出所述源区，所述第二开口暴露出所述漏区；
于所述第一开口内形成节点接触结构，于所述第二开口内形成位线接触结构；或于所述第一开口内形成位线接触结构，于所述第二开口内形成节点接触结构；
形成与所述节点接触结构电接触的存储结构，以及与所述位线接触结构电接触的位线。
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