CN116974329A - 具备时钟丢失容限的无毛刺时钟切换电路、装置及方法 - Google Patents
具备时钟丢失容限的无毛刺时钟切换电路、装置及方法 Download PDFInfo
- Publication number
- CN116974329A CN116974329A CN202210454902.7A CN202210454902A CN116974329A CN 116974329 A CN116974329 A CN 116974329A CN 202210454902 A CN202210454902 A CN 202210454902A CN 116974329 A CN116974329 A CN 116974329A
- Authority
- CN
- China
- Prior art keywords
- logic
- signal
- clock
- clock signal
- reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 21
- 238000001514 detection method Methods 0.000 claims abstract description 181
- 230000001360 synchronised effect Effects 0.000 claims abstract description 63
- 230000008859 change Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 12
- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 description 6
- 101100113692 Caenorhabditis elegans clk-2 gene Proteins 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000013459 approach Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/324—Power saving characterised by the action undertaken by lowering clock frequency
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Dc-Dc Converters (AREA)
- Electronic Switches (AREA)
- Manipulation Of Pulses (AREA)
Abstract
本发明公开了一种具备时钟丢失容限的无毛刺信号时钟切换电路、装置及方法。无毛刺信号时钟切换电路包含第一及第二卡住检测电路、第一及第二复位同步器以及无毛刺信号切换核心电路。在第一复位同步器及第二复位同步器的影响下，无毛刺信号切换核心电路依据时钟切换信号进行时钟切换以从原始时钟信号切换至目标时钟信号，其代表第一时钟信号及第二时钟信号的其中之一，其中无毛刺信号切换核心电路基于第一同步的复位信号及第二同步的复位信号来进行所述时钟切换以提供所述时钟丢失容限。本发明的多个好处的其中之一是，所述时钟切换可在所述原始时钟信号丢失的情况下被正确地进行。
Description
技术领域
本发明涉及时钟切换(clock switching)，尤其涉及一种具备时钟丢失容限(clock lost tolerance)的无毛刺信号(glitch-free)时钟切换电路、相关的装置及相关的操作方法。
背景技术
根据相关技术，当通过多路复用器(multiplexer)进行动态时钟切换时，可能发生在输出时钟上产生毛刺信号(glitch)的问题。传统的无毛刺信号时钟切换电路可解决这个问题，但是，在时钟切换的过程中，其两个时钟输入端上都需要存在时钟。相关技术中提出了一第一传统方法来尝试解决这个问题，但存在一些限制，例如选择触发率(selecttoggle rate)的限制、输入时钟比率(input clock ratio)的限制等。相关技术中提出了一第二传统方法来尝试解决这个问题，但会有额外的问题，例如成本大大增加、用户编程(user programming)是必要的、编程寄存器(programming register)的成本是必要的等问题。
由以上可知，上列传统方法会带来其各自的副作用诸如上述这些限制、上述这些额外的问题等。因此，需要一种新颖的架构，以在没有副作用或较不可能带来副作用的状况下实现低成本的且强健的(robust)无毛刺信号时钟切换电路。
发明内容
本发明的一目的在于公开一种具备时钟丢失容限的无毛刺信号时钟切换电路、相关的装置及相关的操作方法，以解决上述问题。
本发明的另一目的在于公开一种具备时钟丢失容限的无毛刺信号时钟切换电路、相关的装置及相关的操作方法，以在没有副作用或较不可能带来副作用的状况下实现低成本的且强健的无毛刺信号时钟切换电路。
本发明的至少一实施例公开一种具备时钟丢失容限的无毛刺信号时钟切换电路，其中所述无毛刺信号时钟切换电路可包含：一第一卡住检测(stuck-status detection)电路；一第一复位同步器，耦接至所述第一卡住检测电路；一第二卡住检测电路；一第二复位同步器，耦接至所述第二卡住检测电路；以及一无毛刺信号切换核心电路，耦接至所述第一复位同步器及所述第二复位同步器。例如：所述第一卡住检测电路可用来依据一参考时钟信号对一第一时钟信号进行多个第一卡住检测操作以产生多个第一逻辑信号，其中所述多个第一逻辑信号的逻辑值代表所述多个第一卡住检测操作的卡住检测结果；所述第一复位同步器可用来对所述多个第一逻辑信号进行至少一第一逻辑操作以响应地输出一第一同步的复位信号；所述第二卡住检测电路可用来依据所述参考时钟信号对一第二时钟信号进行多个第二卡住检测操作以产生多个第二逻辑信号，其中所述多个第二逻辑信号的逻辑值代表所述多个第二卡住检测操作的卡住检测结果；所述第二复位同步器可用来对所述多个第二逻辑信号进行至少一第二逻辑操作以响应地输出一第二同步的复位信号；以及所述无毛刺信号切换核心电路可用来在所述第一复位同步器及所述第二复位同步器的影响下，依据一时钟切换信号进行时钟切换以从一原始时钟信号切换至一目标时钟信号，其中所述原始时钟信号以及所述目标时钟信号分别代表所述第一时钟信号及所述第二时钟信号中的一个以及所述第一时钟信号及所述第二时钟信号中的另一个，以及所述无毛刺信号切换核心电路基于所述第一同步的复位信号及所述第二同步的复位信号来进行所述时钟切换以提供所述时钟丢失容限。
除了上述无毛刺信号时钟切换电路之外，本发明还公开一种包含所述无毛刺信号时钟切换电路的时钟切换装置(例如无毛刺信号时钟切换装置)。所述时钟切换装置可还包含多个额外的无毛刺信号时钟切换电路，所述多个额外的无毛刺信号时钟切换电路和所述无毛刺信号时钟切换电路彼此级联连接。另外，所述时钟切换装置用来对多个时钟信号进行时钟切换，所述多个时钟信号包含所述第一时钟信号及所述第二时钟信号，所述多个额外的无毛刺信号时钟切换电路的各自的电路架构和所述无毛刺信号时钟切换电路的电路架构相同。
本发明的至少一实施例公开一种具备时钟丢失容限的无毛刺信号时钟切换电路的操作方法，其中所述操作方法可包含：利用所述无毛刺信号时钟切换电路中的一第一卡住检测电路依据一参考时钟信号对一第一时钟信号进行多个第一卡住检测操作以产生多个第一逻辑信号，其中所述多个第一逻辑信号的逻辑值代表所述多个第一卡住检测操作的卡住检测结果；利用所述无毛刺信号时钟切换电路中的一第一复位同步器对所述多个第一逻辑信号进行至少一第一逻辑操作以响应地输出一第一同步的复位信号；利用所述无毛刺信号时钟切换电路中的一第二卡住检测电路依据所述参考时钟信号对一第二时钟信号进行多个第二卡住检测操作以产生多个第二逻辑信号，其中所述多个第二逻辑信号的逻辑值代表所述多个第二卡住检测操作的卡住检测结果；利用所述无毛刺信号时钟切换电路中的一第二复位同步器对所述多个第二逻辑信号进行至少一第二逻辑操作以响应地输出一第二同步的复位信号；以及利用所述无毛刺信号时钟切换电路中的一无毛刺信号切换核心电路在所述第一复位同步器及所述第二复位同步器的影响下，依据一时钟切换信号进行时钟切换以从一原始时钟信号切换至一目标时钟信号，其中所述原始时钟信号以及所述目标时钟信号分别代表所述第一时钟信号及所述第二时钟信号中的一个以及所述第一时钟信号及所述第二时钟信号中的另一个，以及所述无毛刺信号切换核心电路基于所述第一同步的复位信号及所述第二同步的复位信号来进行所述时钟切换以提供所述时钟丢失容限。
本发明的多个好处的其中之一是，本发明所提供的具备时钟丢失容限的无毛刺信号时钟切换电路及其操作方法以及对应的时钟切换装置可在所述原始时钟信号丢失(例如停止变化或停止振荡)的情况下正确地进行所述时钟切换。另外，本发明所提供的具备时钟丢失容限的无毛刺信号时钟切换电路及其操作方法以及对应的时钟切换装置可避免相关技术的各种问题，诸如选择触发率的限制、输入时钟比率的限制、成本大大增加、用户编程是必要的、编程寄存器的成本是必要的等问题。
附图说明
图1为依据本发明一实施例的一种具备时钟丢失容限的无毛刺信号时钟切换电路的示意图。
图2依据本发明一实施例绘示在图1所示的无毛刺信号时钟切换电路中的一第一控制模块的示意图。
图3依据本发明一实施例绘示在图1所示的无毛刺信号时钟切换电路中的一时钟切换模块的示意图。
图4依据本发明一实施例绘示在图1所示的无毛刺信号时钟切换电路中的一第二控制模块的示意图。
图5依据本发明一实施例绘示在图1所示的无毛刺信号时钟切换电路中的一卡住检测子电路的示意图。
图6绘示图5所示的卡住检测子电路的相关信号的例子。
图7绘示在两个输入时钟都活着时的时钟切换的情况下图1所示的无毛刺信号时钟切换电路的相关信号的例子。
图8绘示在检测到时钟卡住后时钟切换信号被改变的情况下图1所示的无毛刺信号时钟切换电路的相关信号的例子。
图9绘示在检测到时钟卡住前时钟切换信号被改变的情况下图1所示的无毛刺信号时钟切换电路的相关信号的例子。
图10为依据本发明一实施例的一种具备时钟丢失容限的无毛刺信号时钟切换装置的示意图。
其中，附图标记说明如下：
100 无毛刺信号时钟切换电路
102 反相器
110A、110B 卡住检测电路
111A、111B 逻辑0卡住检测子电路
112A、112B 逻辑1卡住检测子电路
120A、120B 复位同步器
130 无毛刺信号切换核心电路
200 第一控制模块
211、212、221、222、231、232 D型触发器(DFF)
233 与门
300 时钟切换模块
341、342、343、344 D型触发器(DFF)
345、346、347、348 与门
349 或门
400 第二控制模块
411、412、421、422、431、432 D型触发器(DFF)
433 与门
500 卡住检测子电路
511、512 D型触发器(DFF)
CLK_A、CLK_B、SIG、CLK_1、 时钟信号
CLK_2、CLK_3、CLK_4
CLK_S、CLK 参考时钟信号
CLK_O 输出时钟信号
RST_A_N、RST_B_N 同步的复位信号
SEL、SEL[1:0] 时钟切换信号
Q1、RESULT、 逻辑信号
RESULT_0A、RESULT_1A、
RESULT_0B、RESULT_1B
T62、T63、T64、T65、 时间点
T71、T72、T81、T82、T83、
T84、T90、T91、T92、T93
具体实施方式
图1为依据本发明一实施例的一种具备时钟丢失容限的无毛刺信号时钟切换电路100的示意图。无毛刺信号时钟切换电路100可包含卡住检测电路110A和110B、复位同步器(reset synchronizer)120A和120B以及一无毛刺信号切换核心电路(glitch-freeswitching core circuit)130，其中卡住检测电路110A可包含一逻辑0(logic-0)卡住检测子电路111A以及一逻辑1(logic-1)卡住检测子电路112A，且卡住检测电路110B可包含一逻辑0卡住检测子电路111B以及一逻辑1卡住检测子电路112B。为了便于理解，上列元件的至少一部分(例如一部分或全部)可藉由触发器(flip-flop)诸如D型触发器(D flip-flop，可简称DFF)、逻辑门等方式来实施，但本发明不限于此。
卡住检测电路110A可依据一参考时钟信号CLK_S对一时钟信号CLK_A进行多个第一卡住检测操作以产生多个第一逻辑信号，其中所述多个第一逻辑信号的逻辑值代表所述多个第一卡住检测操作的卡住检测结果。复位同步器120A可对所述多个第一逻辑信号进行至少一第一逻辑操作以响应地输出一同步的复位信号RST_A_N，尤其，对所述多个第一逻辑信号进行所述至少一第一逻辑操作以选择性地改变同步的复位信号RST_A_N的逻辑值。另外，卡住检测电路110B可依据参考时钟信号CLK_S对一时钟信号CLK_B进行多个第二卡住检测操作以产生多个第二逻辑信号，其中所述多个第二逻辑信号的逻辑值代表所述多个第二卡住检测操作的卡住检测结果。复位同步器120B可对所述多个第二逻辑信号进行至少一第二逻辑操作以响应地输出一同步的复位信号RST_B_N，尤其，对所述多个第二逻辑信号进行所述至少一第二逻辑操作以选择性地改变同步的复位信号RST_B_N的逻辑值。此外，无毛刺信号切换核心电路130可在复位同步器120A和120B的影响下，依据一时钟切换信号SEL进行时钟切换以从一原始时钟信号切换至一目标时钟信号以作为一输出时钟信号CLK_O，以供被输出至下一级电路，其中所述原始时钟信号以及所述目标时钟信号分别代表时钟信号CLK_A及CLK_B中的一个以及时钟信号CLK_A及CLK_B中的另一个，以及无毛刺信号切换核心电路130可基于同步的复位信号RST_A_N及RST_B_N来进行所述时钟切换以提供所述时钟丢失容限。
针对卡住检测电路110A，所述多个第一卡住检测操作可包含一第一逻辑0卡住检测操作以及一第一逻辑1卡住检测操作，且所述多个第一逻辑信号可包含二个第一逻辑信号诸如逻辑信号RESULT_0A及RESULT_1A。逻辑0卡住检测子电路111A可依据参考时钟信号CLK_S针对时钟信号CLK_A进行所述第一逻辑0卡住检测操作(例如，对时钟信号CLK_A进行所述第一逻辑0卡住检测操作)以产生所述二个第一逻辑信号中的一个逻辑信号，其中所述二个第一逻辑信号中的所述一个逻辑信号(例如逻辑信号RESULT_0A)的逻辑值代表所述第一逻辑0卡住检测操作的卡住检测结果，以供指出时钟信号CLK_A是否卡在逻辑值0。另外，逻辑1卡住检测子电路112A可依据参考时钟信号CLK_S针对时钟信号CLK_A进行所述第一逻辑1卡住检测操作(例如，对时钟信号CLK_A进行所述第一逻辑1卡住检测操作)以产生所述二个第一逻辑信号中的另一个逻辑信号，其中所述二个第一逻辑信号中的所述另一个逻辑信号(例如逻辑信号RESULT_1A)的逻辑值代表所述第一逻辑1卡住检测操作的卡住检测结果，以供指出时钟信号CLK_A是否卡在逻辑值1。
针对卡住检测电路110B，所述多个第二卡住检测操作可包含一第二逻辑0卡住检测操作以及一第二逻辑1卡住检测操作，且所述多个第二逻辑信号可包含二个第二逻辑信号诸如逻辑信号RESULT_0B及RESULT_1B。逻辑0卡住检测子电路111B可依据参考时钟信号CLK_S针对时钟信号CLK_B进行所述第二逻辑0卡住检测操作(例如，对时钟信号CLK_B进行所述第二逻辑0卡住检测操作)以产生所述二个第二逻辑信号中的一个逻辑信号，其中所述二个第二逻辑信号中的所述一个逻辑信号(例如逻辑信号RESULT_0B)的逻辑值代表所述第二逻辑0卡住检测操作的卡住检测结果，以供指出时钟信号CLK_B是否卡在逻辑值0。另外，逻辑1卡住检测子电路112B可依据参考时钟信号CLK_S针对时钟信号CLK_B进行所述第二逻辑1卡住检测操作(例如，对时钟信号CLK_B进行所述第二逻辑1卡住检测操作)以产生所述二个第二逻辑信号中的另一个逻辑信号，其中所述二个第二逻辑信号中的所述另一个逻辑信号(例如逻辑信号RESULT_1B)的逻辑值代表所述第二逻辑1卡住检测操作的卡住检测结果，以供指出时钟信号CLK_B是否卡在逻辑值1。
基于同步的复位信号RST_A_N及RST_B_N，无毛刺信号切换核心电路130容许所述时钟切换在所述原始时钟信号丢失(例如停止变化或停止振荡)的情况下被正确地进行。
为了便于理解，逻辑0卡住检测子电路111A可被绘示成对时钟信号CLK_A进行所述第一逻辑0卡住检测操作，逻辑1卡住检测子电路112A可被绘示成对时钟信号CLK_A进行所述第一逻辑1卡住检测操作，逻辑0卡住检测子电路111B可被绘示成对时钟信号CLK_B进行所述第二逻辑0卡住检测操作，以及逻辑1卡住检测子电路112B可被绘示成对时钟信号CLK_B进行所述第二逻辑1卡住检测操作，但本发明不限于此。依据某些实施例，逻辑0卡住检测子电路111A可被绘示成对时钟信号CLK_A进行所述第一逻辑0卡住检测操作，逻辑1卡住检测子电路112A可被绘示成对时钟信号CLK_A进行所述第一逻辑1卡住检测操作，逻辑0卡住检测子电路111B可被绘示成对时钟信号CLK_B进行所述第二逻辑0卡住检测操作，以及逻辑1卡住检测子电路112B可被绘示成对时钟信号CLK_B进行所述第二逻辑1卡住检测操作。
依据某些实施例，无毛刺信号时钟切换电路100中的多个D型触发器可被绘示成具有数据输入端子D、数据输出端子Q、反相(inverted)数据输出端子QB(也可以标示成其中字尾“B”可用“Q”上的横杠(Bar)来表示)、复位(Reset)端子R以及反相复位端子RB中的任一个、和/或置位(Set)端子S以及反相置位端子SB中的任一个，其中某些端子/信号(例如反相数据输出端子QB)的符号中的字尾“B”(或所述横杠)可指出这些端子/信号分别是对应的端子/信号(例如数据输出端子Q)的反相端子/信号。例如，复位端子R上的复位信号以及置位端子S上的置位信号都是高态有效(high active)，尤其，对于这个复位信号及这个置位信号中的任一个(例如每一个)，高电压电平和低电压电平可分别代表逻辑值1和0。再举一例，反相复位端子RB上的复位信号以及反相置位端子SB上的置位信号都是低态有效(lowactive)，尤其，对于这个复位信号及这个置位信号中的任一个(例如每一个)，低电压电平和高电压电平可分别代表逻辑值1和0。另外，针对这些D型触发器中的任一D型触发器，当复位信号载有逻辑值1时，这个D型触发器可控制其数据输出端子Q上的逻辑信号具有低电压电平以指出逻辑值0；当置位信号载有逻辑值1时，这个D型触发器可控制其数据输出端子Q上的逻辑信号具有高电压电平以指出逻辑值1。
图2依据本发明一实施例绘示在图1所示的无毛刺信号时钟切换电路100中的一第一控制模块200的示意图。第一控制模块200可包含D型触发器211、212、221、222、231和232(标示为“DFF”以求简明)以及与门(AND gate)233，但本发明不限于此。依据某些实施例，第一控制模块200的架构可予以变化。
依据参考时钟信号CLK_S，逻辑0卡住检测子电路111B(例如D型触发器211和212)可针对时钟信号CLK_B进行所述第二逻辑0卡住检测操作，尤其，对时钟信号CLK_B进行所述第二逻辑0卡住检测操作，以产生所述二个第二逻辑信号中的所述一个逻辑信号(例如逻辑信号RESULT_0B)，以供被输出至与门233。依据参考时钟信号CLK_S，逻辑1卡住检测子电路112B(例如D型触发器221和222)可针对时钟信号CLK_B进行所述第二逻辑1卡住检测操作，尤其，对时钟信号CLK_B进行所述第二逻辑1卡住检测操作，以产生所述二个第二逻辑信号中的所述另一个逻辑信号(例如逻辑信号RESULT_1B)，以供被输出至与门233。
另外，复位同步器120B中的至少一逻辑门(例如与门233)可对所述多个第二逻辑信号(例如，上述这二个第二逻辑信号诸如逻辑信号RESULT_0B及RESULT_1B)进行所述至少一第二逻辑操作以产生一第二中间复位信号(例如与门233的输出)，且复位同步器120B中的多个触发器(例如D型触发器231和232)可依据一第二电压电平(例如，输入至D型触发器231的高电压电平，其可代表逻辑值1，对于D型触发器231和232而言)产生同步的复位信号RST_B_N以使同步的复位信号RST_B_N的所述逻辑值默认地等于一第二预定逻辑值诸如逻辑值1，且依据所述第二中间复位信号响应地输出同步的复位信号RST_B_N的所述逻辑值，尤其，依据所述第二中间复位信号选择性地改变同步的复位信号RST_B_N的所述逻辑值，例如，从默认的逻辑值1改变为逻辑值0，如同输出(例如同步地释出(release))所述第二中间复位信号以作为同步的复位信号RST_B_N。
图3依据本发明一实施例绘示在图1所示的无毛刺信号时钟切换电路100中的一时钟切换模块300的示意图。时钟切换模块300可包含D型触发器341、342、343和344(标示为“DFF”以求简明)以及与门345、346、347和348，且还包含或门(OR gate)349和反相器(inverter)102，但本发明不限于此。依据某些实施例，时钟切换模块300的架构可予以变化。
无毛刺信号切换核心电路130中的多个第一触发器(例如D型触发器343和344)可形成对应于时钟信号CLK_A的一第一状态机，尤其，可接收时钟信号CLK_A和同步的复位信号RST_A_N，且依据时钟信号CLK_A及同步的复位信号RST_A_N来选择性地进行复位操作。无毛刺信号切换核心电路130中的多个第二触发器(例如D型触发器341和342)可形成对应于时钟信号CLK_B的一第二状态机，尤其，可接收时钟信号CLK_B和同步的复位信号RST_B_N，且依据时钟信号CLK_B及同步的复位信号RST_B_N来选择性地进行复位操作。
图4依据本发明一实施例绘示在图1所示的无毛刺信号时钟切换电路100中的一第二控制模块400的示意图。第二控制模块400可包含D型触发器411、412、421、422、431和432(标示为“DFF”以求简明)以及与门433，但本发明不限于此。依据某些实施例，第二控制模块400的架构可予以变化。
依据参考时钟信号CLK_S，逻辑0卡住检测子电路111A(例如D型触发器411和412)可针对时钟信号CLK_A进行所述第一逻辑0卡住检测操作尤其，对时钟信号CLK_A进行所述第一逻辑0卡住检测操作，以产生所述二个第一逻辑信号中的所述一个逻辑信号(例如逻辑信号RESULT_0A)，以供被输出至与门433。依据参考时钟信号CLK_S，逻辑1卡住检测子电路112A(例如D型触发器421和422)可针对时钟信号CLK_A进行所述第一逻辑1卡住检测操作，尤其，对时钟信号CLK_A进行所述第一逻辑1卡住检测操作，以产生所述二个第一逻辑信号中的所述另一个逻辑信号(例如逻辑信号RESULT_1A)，以供被输出至与门433。
另外，复位同步器120A中的至少一逻辑门(例如与门433)可对所述多个第一逻辑信号(例如，上述这二个第一逻辑信号诸如逻辑信号RESULT_0A及RESULT_1A)进行所述至少一第一逻辑操作以产生一第一中间复位信号(例如与门433的输出)，且复位同步器120A中的多个触发器(例如D型触发器431和432)可依据一第一电压电平(例如，输入至D型触发器431的高电压电平，其可代表逻辑值1，对于D型触发器431和432而言)产生同步的复位信号RST_A_N以使同步的复位信号RST_A_N的所述逻辑值默认地等于一第一预定逻辑值诸如逻辑值1，且依据所述第一中间复位信号响应地输出同步的复位信号RST_A_N的所述逻辑值，尤其，依据所述第一中间复位信号选择性地改变同步的复位信号RST_A_N的所述逻辑值，例如，从默认的逻辑值1改变为逻辑值0，如同输出(例如同步地释出)所述第一中间复位信号以作为同步的复位信号RST_A_N。
图5依据本发明一实施例绘示在图1所示的无毛刺信号时钟切换电路100中的一卡住检测子电路500的示意图。卡住检测子电路500可包含D型触发器511和512，而D型触发器511和512可分别输出逻辑信号Q1和RESULT。举例来说，图1所示的无毛刺信号时钟切换电路100的多个卡住检测子电路可包含逻辑0卡住检测子电路111A和111B以及逻辑1卡住检测子电路112A和112B，且卡住检测子电路500可代表所述多个卡住检测子电路中的任一卡住检测子电路，尤其，D型触发器511和512可分别代表所述任一卡住检测子电路内的两个对应的D型触发器，其中时钟信号CLK可代表参考时钟信号CLK_S，且时钟信号SIG可代表待检测的时钟信号，诸如时钟信号CLK_A和CLK_B中的某一时钟信号、或时钟信号CLK_A的反相信号和时钟信号CLK_B的反相信号中的某一反相信号。为了简洁，在本实施例中类似的内容在此不重复赘述。
依据某些实施例，参考时钟信号CLK_S可为一系统时钟。所述系统时钟可一直存在，例如，当无毛刺信号时钟切换电路100所在的电子装置休眠时，所述系统时钟也不会消失。另外，为了达到所述电子装置休眠时的省电的要求，所述系统时钟可具有一低的频率，这可使所述系统时钟适合用来作为参考时钟信号CLK_S。参考时钟信号CLK_S诸如所述系统时钟典型地具有比时钟信号CLK_A和CLK_B更低的频率。为了简洁，在这些实施例中类似的内容在此不重复赘述。
图6绘示图5所示的卡住检测子电路500的相关信号的例子。为了便于理解，D型触发器511和512的每一循环的操作可被时钟信号CLK的上升边沿触发，且时钟信号CLK的周期P_CLK对时钟信号SIG的周期P_SIG的比率(P_CLK/P_SIG)不是整数。将这个比率(P_CLK/P_SIG)设计成非整数可避免亚稳态反复发生(例如，在这个比率(P_CLK/P_SIG)是大于一的整数的情况下，可能发生每次时钟信号CLK的上升边沿触发采样到时钟信号SIG的边沿的问题)。
如图6所示，卡住检测子电路500可对时钟信号SIG进行多次卡住检测，尤其，可利用D型触发器511对时钟信号SIG进行第一次卡住检测、并利用D型触发器512对时钟信号SIG进行第二次卡住检测。在时钟信号SIG存活的情况下，卡住检测子电路500仅在第一次卡住检测中误判(例如逻辑信号Q1在时间点T62和T63所定义的区间[T62，T63]中的逻辑值)，但时钟信号SIG无法通过第二次卡住检测。基于图5所示的架构，卡住检测子电路500可将逻辑信号Q1转换为逻辑信号RESULT，例如，将逻辑信号Q1所代表的检测结果改变为逻辑信号RESULT所代表的检测结果，以作为卡住检测子电路500所输出的检测结果，其中逻辑信号RESULT在时间点T62和T63所定义的区间[T62，T63]中没有任何变化。当时钟信号SIG卡住时，卡住检测子电路500可检测到时钟信号SIG卡住的事件，诸如时钟信号SIG停留在高电压电平(例如，时钟信号SIG的逻辑值1，或反相置位端子SB上的置位信号的逻辑值0(当时钟信号SIG被用来作为这个置位信号))的事件。例如，时钟信号SIG卡住的这个事件可分别在时间点T64和T65传递到逻辑信号Q1和RESULT以使逻辑信号Q1和RESULT的逻辑值改变。为了简洁，在本实施例中类似的内容在此不重复赘述。
在上列实施例中，卡住检测子电路500可检测时钟信号SIG卡住的事件，诸如时钟信号SIG停留在高电压电平的事件，但本发明不限于此。依据某些实施例，卡住检测子电路500可检测时钟信号SIG卡住的事件，诸如时钟信号SIG停留在低电压电平(例如，时钟信号SIG的逻辑值0，或反相置位端子SB上的置位信号的逻辑值1(当时钟信号SIG被用来作为这个置位信号))的事件，其中图6所示的时钟信号SIG的波形可被取代为其反相波形。例如，卡住检测子电路500的架构可予以变化，尤其，D型触发器511和512中的每一D型触发器的反相置位端子SB可被取代为置位端子S。又例如，在输入至D型触发器511和512的各自的反相置位端子SB的一共同输入路径上可加上一反相器以预先对时钟信号SIG进行反相操作。为了简洁，在这些实施例中类似的内容在此不重复赘述。
图7绘示在两个输入时钟(例如时钟信号CLK_A及CLK_B)都活着时的时钟切换的情况下图1所示的无毛刺信号时钟切换电路100的相关信号的例子。时钟切换信号SEL可被改变，尤其，在时间点T71被拉低，以指出从这两个输入时钟中的某一输入时钟(例如时钟信号CLK_B)切换至另一输入时钟(例如时钟信号CLK_A)的请求，其中所述电子装置中的一处理电路可用来控制所述电子装置的操作，且可发出所述请求。基于图1所示的架构(例如图2～4所示的架构)，无毛刺信号时钟切换电路100可从时间点T72开始正确地输出所述目标时钟信号以作为输出时钟信号CLK_O，而不会在输出时钟信号CLK_O上产生任何毛刺信号。为了简洁，在本实施例中类似的内容在此不重复赘述。
图8绘示在检测到时钟卡住后时钟切换信号SEL被改变的情况下图1所示的无毛刺信号时钟切换电路100的相关信号的例子，其中时钟信号CLK_B在时间点T81以前已卡住，且时钟切换信号SEL在时间点T83被拉低以指出从时钟信号CLK_B切换至时钟信号CLK_A的请求。基于图1所示的架构(例如图2～4所示的架构)，当逻辑信号RESULT_0A及RESULT_1A的逻辑值没有改变，同步的复位信号RST_A_N的逻辑值也没有改变，并且逻辑信号RESULT_0B及RESULT_1B中的某个逻辑信号(例如逻辑信号RESULT_1B)的逻辑值可在时间点T82改变，所以同步的复位信号RST_B_N的逻辑值也可在时间点T82对应地改变。于是，无毛刺信号时钟切换电路100可在时间点T82检测到时钟信号CLK_B卡住，尤其，利用同步的复位信号RST_B_N在时间点T82复位D型触发器341及342，以使D型触发器342的数据输出端子Q及反相数据输出端子QB(标示成以求简洁)所输出的逻辑信号分别具有低电压电平(例如逻辑值0)和高电压电平(例如逻辑值1)。从D型触发器342传送至与门347的逻辑信号的高电压电平在时间点T82将与门347内的数据路径打开，以容许与门347所输出的电压电平随着反相器102所输出的反相信号的电压电平一起改变，如同选择信号SEL的反相信号(例如其逻辑值)从反相器102通过与门347传送至D型触发器343。在这个情况下，选择信号SEL在时间点T83被拉低且其反相信号同时被拉高，以使无毛刺信号切换核心电路130对应地进行时钟切换以在时间点T84正确地输出所述目标时钟信号以作为输出时钟信号CLK_O。为了简洁，在本实施例中类似的内容在此不重复赘述。
图9绘示在检测到时钟卡住前时钟切换信号SEL被改变的情况下图1所示的无毛刺信号时钟切换电路100的相关信号的例子，其中，假设时钟切换信号SEL在时间点T90被拉低以指出从时钟信号CLK_B切换至时钟信号CLK_A的请求，然而无毛刺信号时钟切换电路100却在时间点T91方藉由第一次卡住检测初步地检测到时钟信号CLK_B已卡住，且在时间点T92藉由第二次卡住检测检测到时钟信号CLK_B已卡住。选择信号SEL被拉低且其反相信号同时被拉高，且这个反相信号的高电压电平将与门347内的数据路径打开，以容许与门347所输出的电压电平随着D型触发器342的反相数据输出端子QB(标示成以求简洁)所输出的逻辑信号的电压电平一起改变，如同这个逻辑信号(例如其逻辑值)从D型触发器342通过与门347传送至D型触发器343。在这个情况下，无毛刺信号时钟切换电路100可在时间点T92检测到时钟信号CLK_B卡住，其中基于图1所示的架构(例如图2～4所示的架构)，当逻辑信号RESULT_0A及RESULT_1A的逻辑值没有改变，同步的复位信号RST_A_N的逻辑值也没有改变，并且逻辑信号RESULT_0B及RESULT_1B中的某个逻辑信号(例如逻辑信号RESULT_1B)的逻辑值可在时间点T92改变，所以同步的复位信号RST_B_N的逻辑值也可在时间点T92对应地改变。尤其，无毛刺信号时钟切换电路100可利用同步的复位信号RST_B_N在时间点T92复位D型触发器341及342，以使D型触发器342的数据输出端子Q及反相数据输出端子QB(标示成/>以求简洁)所输出的逻辑信号分别具有低电压电平(例如逻辑值0)和高电压电平(例如逻辑值1)，以使无毛刺信号切换核心电路130对应地进行时钟切换以在时间点T93正确地输出所述目标时钟信号以作为输出时钟信号CLK_O。为了简洁，在本实施例中类似的内容在此不重复赘述。
依据某些实施例，本发明还提供一种包含无毛刺信号时钟切换电路100的无毛刺信号时钟切换装置，以供设置在所述电子装置内。所述无毛刺信号时钟切换装置可包含X个无毛刺信号时钟切换电路#1、#2、…及#X，其可彼此耦接，例如以级联(cascading)的方式彼此耦接以形成树状结构。另外，所述X个无毛刺信号时钟切换电路#1、#2、…及#X可用来从Y个时钟信号CLK_1、CLK_2、…及CLK_Y中的某一输入时钟切换至所述Y个时钟信号CLK_1、CLK_2、…及CLK_Y中的另一输入时钟以供进一步使用，其中所述Y个时钟信号CLK_1、CLK_2、…及CLK_Y包含时钟信号CLK_A及CLK_B，所述X个无毛刺信号时钟切换电路#1、#2、…及#X的各自的电路架构彼此相同，且无毛刺信号时钟切换电路100是所述X个无毛刺信号时钟切换电路#1、#2、…及#X的其中之一。
图10为依据本发明一实施例的具备时钟丢失容限的所述无毛刺信号时钟切换装置的示意图。例如，X＝3且Y＝4，但本发明不限于此。在某些实施例中，X和/或Y可予以变化。另外，所述无毛刺信号时钟切换装置可包含Z层无毛刺信号时钟切换电路，例如：
(1)一层无毛刺信号时钟切换电路，例如无毛刺信号时钟切换电路#1及#2，其中无毛刺信号时钟切换电路#1可对时钟信号CLK_1及CLK_2进行时钟切换以选择性地输出时钟信号CLK_1及CLK_2的其中之一以供进一步使用，且无毛刺信号时钟切换电路#2可对时钟信号CLK_3及CLK_4进行时钟切换以选择性地输出时钟信号CLK_3及CLK_4的其中之一以供进一步使用；以及
(2)另一层无毛刺信号时钟切换电路，例如无毛刺信号时钟切换电路#3，其中无毛刺信号时钟切换电路#3可对接收自前一层(例如无毛刺信号时钟切换电路#1及#2)的时钟信号进行时钟切换以选择性地输出接收自前一层的这些时钟信号的其中之一以作为所述无毛刺信号时钟切换装置的输出时钟信号CLK_O，以供进一步使用；
其中所述Z层无毛刺信号时钟切换电路的时钟切换信号SEL[(Z-1):0](例如，时钟切换信号SEL[1:0]，若Z＝2)可包含所述Z层无毛刺信号时钟切换电路的各自的时钟切换信号{SEL(Z-1)，…，SEL(0)}(例如，时钟切换信号{SEL(1)，SEL(0)}，若Z＝2)，但本发明不限于此。依据某些实施例，当有需要时，层数Z、无毛刺信号时钟切换电路数X及时钟信号数Y可任意配置。
表1
| Z | 1 | 2 | 3 | 4 | … |
| Y_max | 2 | 4 | 8 | 16 | … |
| X_max | 1 | 3 | 7 | 15 | … |
表1展示在已知层数Z的情况下无毛刺信号时钟切换电路数X及时钟信号数Y的各自的最大值X_max及Y_max的例子。当Z＝1，Y_max＝21＝2且X_max＝1；当Z＝2，Y_max＝22＝4且X_max＝1+2＝3；当Z＝3，Y_max＝23＝8且X_max＝1+2+4＝7；当Z＝4，Y_max＝24＝16且X_max＝1+2+4+8＝15；依此类推。
依据某些实施例，本发明还提供无毛刺信号时钟切换电路100的操作方法，其中所述操作方法可包含：
(1)利用无毛刺信号时钟切换电路100中的卡住检测电路110A依据参考时钟信号CLK_S对时钟信号CLK_A进行上述多个第一卡住检测操作以产生上述多个第一逻辑信号；
(2)利用无毛刺信号时钟切换电路100中的复位同步器120A对所述多个第一逻辑信号进行上述至少一第一逻辑操作以响应地输出同步的复位信号RST_A_N；
(3)利用无毛刺信号时钟切换电路100中的卡住检测电路110B依据参考时钟信号CLK_S对时钟信号CLK_B进行上述多个第二卡住检测操作以产生上述多个第二逻辑信号；
(4)利用无毛刺信号时钟切换电路100中的复位同步器120B对所述多个第二逻辑信号进行上述至少一第二逻辑操作以响应地输出同步的复位信号RST_B_N；以及
(5)利用无毛刺信号时钟切换电路100中的无毛刺信号切换核心电路130在复位同步器120A和120B的影响下，依据时钟切换信号SEL进行上述时钟切换以从所述原始时钟信号切换至所述目标时钟信号以作为输出时钟信号CLK_O，其中所述原始时钟信号以及所述目标时钟信号分别代表时钟信号CLK_A及CLK_B中的一个以及时钟信号CLK_A及CLK_B中的另一个，以及无毛刺信号切换核心电路130可基于同步的复位信号RST_A_N及RST_B_N来进行所述时钟切换以提供所述时钟丢失容限；
其中时钟信号CLK_A及CLK_B在至少一时间点彼此不同，但本发明不限于此。为了简洁，在这些实施例中类似的内容在此不重复赘述。
本发明所提供的具备时钟丢失容限的无毛刺信号时钟切换电路100及其操作方法可在所述原始时钟信号丢失(例如停止变化或停止振荡)的情况下正确地进行所述时钟切换，且可避免相关技术的各种问题。举例来说：
(1)与上述第一传统方法相比，本发明的架构没有选择触发率的限制(例如，无需选择就绪(select ready)信号，更加用户友好)以及两个输入时钟之间的输入时钟比率的限制(例如，更适合微控制器单元(microcontroller unit，可简称MCU)时钟系统)；以及
(2)与上述第二传统方法相比，本发明的架构只需要非常低的成本即可实现其内的时钟丢失检测机制诸如卡住检测电路110A和110B(例如，藉由仅仅使用八个D型触发器)，且不需要任何用户编程(例如，无需编程寄存器的成本，更加用户友好)。
另外，本发明所提供的无毛刺信号时钟切换装置(例如图10所示的架构)可藉由无毛刺信号时钟切换电路100的级联来实现，尤其，当输入时钟数大于2时，这个级联没有任何限制(例如，这个级联的级数和/或大小可任意扩展)。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (15)
1.一种具备时钟丢失容限的无毛刺信号时钟切换电路，其特征在于，包含：
第一卡住检测电路，用来依据参考时钟信号对第一时钟信号进行多个第一卡住检测操作以产生多个第一逻辑信号，其中所述多个第一逻辑信号的逻辑值代表所述多个第一卡住检测操作的卡住检测结果；
第一复位同步器，耦接至所述第一卡住检测电路，用来对所述多个第一逻辑信号进行至少一第一逻辑操作以响应地输出第一同步的复位信号；
第二卡住检测电路，用来依据所述参考时钟信号对第二时钟信号进行多个第二卡住检测操作以产生多个第二逻辑信号，其中所述多个第二逻辑信号的逻辑值代表所述多个第二卡住检测操作的卡住检测结果；
第二复位同步器，耦接至所述第二卡住检测电路，用来对所述多个第二逻辑信号进行至少一第二逻辑操作以响应地输出第二同步的复位信号；以及
无毛刺信号切换核心电路，耦接至所述第一复位同步器及所述第二复位同步器，用来在所述第一复位同步器及所述第二复位同步器的影响下，依据时钟切换信号进行时钟切换以从原始时钟信号切换至目标时钟信号，其中所述原始时钟信号以及所述目标时钟信号分别代表所述第一时钟信号及所述第二时钟信号中的一个以及所述第一时钟信号及所述第二时钟信号中的另一个，以及所述无毛刺信号切换核心电路基于所述第一同步的复位信号及所述第二同步的复位信号来进行所述时钟切换以提供所述时钟丢失容限。
2.如权利要求1所述的无毛刺信号时钟切换电路，其特征在于，基于所述第一同步的复位信号及所述第二同步的复位信号，所述无毛刺信号切换核心电路容许所述时钟切换在所述原始时钟信号丢失的情况下被正确地进行。
3.如权利要求1所述的无毛刺信号时钟切换电路，其特征在于，所述多个第一卡住检测操作包含第一逻辑0卡住检测操作以及第一逻辑1卡住检测操作，且所述多个第一逻辑信号包含二个第一逻辑信号；以及所述第一卡住检测电路包含：
第一逻辑0卡住检测子电路，用来依据所述参考时钟信号针对所述第一时钟信号进行所述第一逻辑0卡住检测操作以产生所述二个第一逻辑信号中的一个逻辑信号，其中所述二个第一逻辑信号中的所述一个逻辑信号的逻辑值代表所述第一逻辑0卡住检测操作的卡住检测结果，以供指出所述第一时钟信号是否卡在逻辑值0；以及
第一逻辑1卡住检测子电路，用来依据所述参考时钟信号针对所述第一时钟信号进行所述第一逻辑1卡住检测操作以产生所述二个第一逻辑信号中的另一个逻辑信号，其中所述二个第一逻辑信号中的所述另一个逻辑信号的逻辑值代表所述第一逻辑1卡住检测操作的卡住检测结果，以供指出所述第一时钟信号是否卡在逻辑值1。
4.如权利要求3所述的无毛刺信号时钟切换电路，其特征在于，所述多个第二卡住检测操作包含第二逻辑0卡住检测操作以及第二逻辑1卡住检测操作，且所述多个第二逻辑信号包含二个第二逻辑信号；以及所述第二卡住检测电路包含：
第二逻辑0卡住检测子电路，用来依据所述参考时钟信号针对所述第二时钟信号进行所述第二逻辑0卡住检测操作以产生所述二个第二逻辑信号中的一个逻辑信号，其中所述二个第二逻辑信号中的所述一个逻辑信号的逻辑值代表所述第二逻辑0卡住检测操作的卡住检测结果，以供指出所述第二时钟信号是否卡在逻辑值0；以及
第二逻辑1卡住检测子电路，用来依据所述参考时钟信号针对所述第二时钟信号进行所述第二逻辑1卡住检测操作以产生所述二个第二逻辑信号中的另一个逻辑信号，其中所述二个第二逻辑信号中的所述另一个逻辑信号的逻辑值代表所述第二逻辑1卡住检测操作的卡住检测结果，以供指出所述第二时钟信号是否卡在逻辑值1。
5.如权利要求1所述的无毛刺信号时钟切换电路，其特征在于，所述第一复位同步器包含：
至少一第一逻辑门，用来对所述多个第一逻辑信号进行所述至少一第一逻辑操作以产生第一中间复位信号；以及
多个第一触发器，耦接至所述至少一第一逻辑门，用来产生所述第一同步的复位信号且依据所述第一中间复位信号响应地输出所述第一同步的复位信号的逻辑值。
6.如权利要求5所述的无毛刺信号时钟切换电路，其特征在于，所述第二复位同步器包含：
至少一第二逻辑门，用来对所述多个第二逻辑信号进行所述至少一第二逻辑操作以产生第二中间复位信号；以及
多个第二触发器，耦接至所述至少一第二逻辑门，用来产生所述第二同步的复位信号且依据所述第二中间复位信号响应地输出所述第二同步的复位信号的逻辑值。
7.如权利要求1所述的无毛刺信号时钟切换电路，其特征在于，所述无毛刺信号切换核心电路包含：
多个第一触发器，接收所述第一同步的复位信号，用来依据所述第一时钟信号及所述第一同步的复位信号来选择性地进行复位操作；以及
多个第二触发器，接收所述第二同步的复位信号，用来依据所述第二时钟信号及所述第二同步的复位信号来选择性地进行复位操作。
8.一种包含如权利要求1所述的无毛刺信号时钟切换电路的时钟切换装置，其特征在于，所述时钟切换装置还包含：
多个额外的无毛刺信号时钟切换电路，所述多个额外的无毛刺信号时钟切换电路和所述无毛刺信号时钟切换电路彼此级联连接，其中所述时钟切换装置用来对多个时钟信号进行时钟切换，所述多个时钟信号包含所述第一时钟信号及所述第二时钟信号，所述多个额外的无毛刺信号时钟切换电路的各自的电路架构和所述无毛刺信号时钟切换电路的电路架构相同。
9.一种具备时钟丢失容限的无毛刺信号时钟切换电路的操作方法，其特征在于，包含：
利用所述无毛刺信号时钟切换电路中的第一卡住检测电路依据参考时钟信号对第一时钟信号进行多个第一卡住检测操作以产生多个第一逻辑信号，其中所述多个第一逻辑信号的逻辑值代表所述多个第一卡住检测操作的卡住检测结果；
利用所述无毛刺信号时钟切换电路中的第一复位同步器对所述多个第一逻辑信号进行至少一第一逻辑操作以响应地输出第一同步的复位信号；
利用所述无毛刺信号时钟切换电路中的第二卡住检测电路依据所述参考时钟信号对第二时钟信号进行多个第二卡住检测操作以产生多个第二逻辑信号，其中所述多个第二逻辑信号的逻辑值代表所述多个第二卡住检测操作的卡住检测结果；
利用所述无毛刺信号时钟切换电路中的第二复位同步器对所述多个第二逻辑信号进行至少一第二逻辑操作以响应地输出第二同步的复位信号；以及
利用所述无毛刺信号时钟切换电路中的无毛刺信号切换核心电路在所述第一复位同步器及所述第二复位同步器的影响下，依据时钟切换信号进行时钟切换以从原始时钟信号切换至目标时钟信号，其中所述原始时钟信号以及所述目标时钟信号分别代表所述第一时钟信号及所述第二时钟信号中的一个以及所述第一时钟信号及所述第二时钟信号中的另一个，以及所述无毛刺信号切换核心电路基于所述第一同步的复位信号及所述第二同步的复位信号来进行所述时钟切换以提供所述时钟丢失容限。
10.如权利要求9所述的操作方法，其特征在于，基于所述第一同步的复位信号及所述第二同步的复位信号，所述无毛刺信号切换核心电路容许所述时钟切换在所述原始时钟信号丢失的情况下被正确地进行。
11.如权利要求9所述的操作方法，其特征在于，所述多个第一卡住检测操作包含第一逻辑0卡住检测操作以及第一逻辑1卡住检测操作，且所述多个第一逻辑信号包含二个第一逻辑信号；以及利用所述无毛刺信号时钟切换电路中的所述第一卡住检测电路依据所述参考时钟信号对所述第一时钟信号进行所述多个第一卡住检测操作以产生所述多个第一逻辑信号的步骤还包含：
利用所述第一卡住检测电路中的第一逻辑0卡住检测子电路依据所述参考时钟信号针对所述第一时钟信号进行所述第一逻辑0卡住检测操作以产生所述二个第一逻辑信号中的一个逻辑信号，其中所述二个第一逻辑信号中的所述一个逻辑信号的逻辑值代表所述第一逻辑0卡住检测操作的卡住检测结果，以供指出所述第一时钟信号是否卡在逻辑值0；以及
利用所述第一卡住检测电路中的第一逻辑1卡住检测子电路依据所述参考时钟信号针对所述第一时钟信号进行所述第一逻辑1卡住检测操作以产生所述二个第一逻辑信号中的另一个逻辑信号，其中所述二个第一逻辑信号中的所述另一个逻辑信号的逻辑值代表所述第一逻辑1卡住检测操作的卡住检测结果，以供指出所述第一时钟信号是否卡在逻辑值1。
12.如权利要求11所述的操作方法，其特征在于，所述多个第二卡住检测操作包含第二逻辑0卡住检测操作以及第二逻辑1卡住检测操作，且所述多个第二逻辑信号包含二个第二逻辑信号；以及利用所述无毛刺信号时钟切换电路中的所述第二卡住检测电路依据所述参考时钟信号对所述第二时钟信号进行所述多个第二卡住检测操作以产生所述多个第二逻辑信号的步骤还包含：
利用所述第二卡住检测电路中的第二逻辑0卡住检测子电路依据所述参考时钟信号针对所述第二时钟信号进行所述第二逻辑0卡住检测操作以产生所述二个第二逻辑信号中的一个逻辑信号，其中所述二个第二逻辑信号中的所述一个逻辑信号的逻辑值代表所述第二逻辑0卡住检测操作的卡住检测结果，以供指出所述第二时钟信号是否卡在逻辑值0；以及
利用所述第二卡住检测电路中的第二逻辑1卡住检测子电路依据所述参考时钟信号针对所述第二时钟信号进行所述第二逻辑1卡住检测操作以产生所述二个第二逻辑信号中的另一个逻辑信号，其中所述二个第二逻辑信号中的所述另一个逻辑信号的逻辑值代表所述第二逻辑1卡住检测操作的卡住检测结果，以供指出所述第二时钟信号是否卡在逻辑值1。
13.如权利要求9所述的操作方法，其特征在于，利用所述无毛刺信号时钟切换电路中的所述第一复位同步器对所述多个第一逻辑信号进行所述至少一第一逻辑操作以响应地输出所述第一同步的复位信号的步骤还包含：
利用所述第一复位同步器中的至少一第一逻辑门对所述多个第一逻辑信号进行所述至少一第一逻辑操作以产生第一中间复位信号；以及
利用所述第一复位同步器中的多个第一触发器产生所述第一同步的复位信号且依据所述第一中间复位信号响应地输出所述第一同步的复位信号的逻辑值。
14.如权利要求13所述的操作方法，其特征在于，利用所述无毛刺信号时钟切换电路中的所述第二复位同步器对所述多个第二逻辑信号进行所述至少一第二逻辑操作以响应地输出所述第二同步的复位信号的步骤还包含：
利用所述第二复位同步器中的至少一第二逻辑门对所述多个第二逻辑信号进行所述至少一第二逻辑操作以产生第二中间复位信号；以及
利用所述第二复位同步器中的多个第二触发器产生所述第二同步的复位信号且依据所述第二中间复位信号响应地输出所述第二同步的复位信号的逻辑值。
15.如权利要求9所述的操作方法，其特征在于，利用所述无毛刺信号时钟切换电路中的所述无毛刺信号切换核心电路在所述第一复位同步器及所述第二复位同步器的影响下，依据所述时钟切换信号进行所述时钟切换以从所述原始时钟信号切换至所述目标时钟信号的步骤还包含：
利用所述无毛刺信号切换核心电路中的多个第一触发器接收所述第一同步的复位信号，且依据所述第一时钟信号及所述第一同步的复位信号来进行复位操作；以及
利用所述无毛刺信号切换核心电路中的多个第二触发器接收所述第二同步的复位信号，且依据所述第二时钟信号及所述第二同步的复位信号来进行复位操作。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210454902.7A CN116974329A (zh) | 2022-04-24 | 2022-04-24 | 具备时钟丢失容限的无毛刺时钟切换电路、装置及方法 |
| TW111125320A TWI811007B (zh) | 2022-04-24 | 2022-07-06 | 具備時脈丟失容限的無毛刺信號時脈切換電路及其操作方法、以及無毛刺信號時脈切換裝置 |
| US17/896,084 US20230341891A1 (en) | 2022-04-24 | 2022-08-26 | Glitch-free clock switching circuit with clock loss tolerance and operation method thereof and glitch-free clock switching device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210454902.7A CN116974329A (zh) | 2022-04-24 | 2022-04-24 | 具备时钟丢失容限的无毛刺时钟切换电路、装置及方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116974329A true CN116974329A (zh) | 2023-10-31 |
Family
ID=88415332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210454902.7A Pending CN116974329A (zh) | 2022-04-24 | 2022-04-24 | 具备时钟丢失容限的无毛刺时钟切换电路、装置及方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20230341891A1 (zh) |
| CN (1) | CN116974329A (zh) |
| TW (1) | TWI811007B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN118100878A (zh) * | 2024-04-23 | 2024-05-28 | 珠海一微半导体股份有限公司 | 集成切换检测逻辑的时钟切换电路、芯片及切换检测方法 |
| CN118100878B (zh) * | 2024-04-23 | 2024-07-05 | 珠海一微半导体股份有限公司 | 集成切换检测逻辑的时钟切换电路、芯片及切换检测方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN118017998B (zh) * | 2024-04-08 | 2024-06-11 | 深圳中微电科技有限公司 | 一种无毛刺零延时的分频时钟切换电路 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI332755B (en) * | 2007-04-24 | 2010-11-01 | Via Tech Inc | Glitch-free clock selecting circuit and clock switching method |
| CN101526829B (zh) * | 2008-03-06 | 2011-08-10 | 中兴通讯股份有限公司 | 无毛刺时钟切换电路 |
| US8350596B1 (en) * | 2010-03-26 | 2013-01-08 | Altera Corporation | Clock loss detection circuit for PLL clock switchover |
| US8384435B2 (en) * | 2011-01-05 | 2013-02-26 | Texas Instruments Incorporated | Clock switching circuit with priority multiplexer |
| CN103546125B (zh) * | 2013-09-24 | 2016-03-23 | 北京时代民芯科技有限公司 | 一种多选一无毛刺时钟切换电路 |
| KR102191167B1 (ko) * | 2014-08-06 | 2020-12-15 | 삼성전자주식회사 | 클럭 스위치 장치 및 이를 포함하는 시스템-온-칩 |
| US9612611B1 (en) * | 2015-09-29 | 2017-04-04 | Amazon Technologies, Inc. | Glitch-free clock multiplexer |
| US10547311B2 (en) * | 2018-05-15 | 2020-01-28 | Texas Instruments Incorporated | Reducing glitches that occur when multiplexing of asynchronous clocks using flip-flops and logic gates |
| TWI756708B (zh) * | 2020-06-04 | 2022-03-01 | 瑞昱半導體股份有限公司 | 時脈訊號多工器裝置與時脈切換方法 |
-
2022
- 2022-04-24 CN CN202210454902.7A patent/CN116974329A/zh active Pending
- 2022-07-06 TW TW111125320A patent/TWI811007B/zh active
- 2022-08-26 US US17/896,084 patent/US20230341891A1/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN118100878A (zh) * | 2024-04-23 | 2024-05-28 | 珠海一微半导体股份有限公司 | 集成切换检测逻辑的时钟切换电路、芯片及切换检测方法 |
| CN118100878B (zh) * | 2024-04-23 | 2024-07-05 | 珠海一微半导体股份有限公司 | 集成切换检测逻辑的时钟切换电路、芯片及切换检测方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI811007B (zh) | 2023-08-01 |
| TW202343182A (zh) | 2023-11-01 |
| US20230341891A1 (en) | 2023-10-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8395417B2 (en) | Digital noise filter | |
| US8837639B2 (en) | Parallel synchronizing cell with improved mean time between failures | |
| Chen et al. | Design of an area-efficient one-dimensional median filter | |
| CN116974329A (zh) | 具备时钟丢失容限的无毛刺时钟切换电路、装置及方法 | |
| US7339853B2 (en) | Time stamping events for fractions of a clock cycle | |
| CN111147053A (zh) | 无毛刺时钟切换电路 | |
| CN113608575A (zh) | 流水线时钟驱动电路、计算芯片、算力板和计算设备 | |
| US6825695B1 (en) | Unified local clock buffer structures | |
| US6580776B2 (en) | Glitch-free frequency dividing circuit | |
| CN108777575B (zh) | 分频器 | |
| US7446588B2 (en) | Highly scalable methods and apparatus for multiplexing signals | |
| US6741670B2 (en) | Counter circuit and reset therefor | |
| US11740651B2 (en) | Clock multiplexer device and clock switching method | |
| US20100046694A1 (en) | Counter circuit and method of operating the same | |
| US6927615B2 (en) | Low skew, power efficient local clock signal generation system | |
| US20230231546A1 (en) | Time interleaving circuit having glitch mitigation | |
| CN117176139B (zh) | 分频比为2的n次方加减1的分频器构建方法和分频器 | |
| CN114095018B (zh) | 小数分频电路 | |
| US20170346470A1 (en) | Folded divider architecture | |
| Tancock et al. | A Long-Range Hardware Bubble Corrector Technique for Short-Pulse-Width and Multiple-Registration Encoders | |
| CN113162609A (zh) | 一种异步计数器 | |
| JPH08212794A (ja) | シフトレジスタ | |
| JP4428819B2 (ja) | 多入力データソーティング回路 | |
| CN117955464A (zh) | 分频时钟电路 | |
| CN114095015A (zh) | 去毛刺时钟分频电路、方法及终端 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |