CN1169621A - 针对冗长噪声的数字噪声消除滤波器 - Google Patents

Abstract

用于消除编码电路输入噪声的一种数字滤波器。这一数字滤波器包括计数电路;输出控制电路以及状态变化控制电路;该计数电路响应外部数字输入信号执行增值或减值的计数,输出控制电路在计数电路的计数值达到预定值时产生一个信号,并且还产生一个反馈信号,状态变化控制电路通过输入一个计数器输入信号来起动或是中断计数器的计数操作,所述状态变化控制电路根据外部数字输入信号、外部时钟信号以及所述输出控制电路的反馈信号来产生计数器输入信号。

Description

针对冗长噪声的数字 噪声消除滤波器

本发明涉及一种数字噪声滤波器，用于消除测量电机位置的编码电路(encoder circuit)上的冗长输入噪声。该电机控制一个芯片组装机的位置，用于在工厂自动化系统中输送特定的工件。

在机械手控制器或芯片焊接机(die bonder)中通常使用电机来控制芯片组装机的位置。一个编码器根据电机产生的信号来测量电机的位置。然而，由于电机会在信号中产生噪声，不能精确地测量电机的位置。更加重要的问题是，驱动电机产生的噪声被输入到编码器线路，输入信号值中就会存在误差，从而就会在芯片组装机或机械手位置控制器中造成位置误差。

使用模拟滤波器通常不能有效地消除噪声，因此不容易避免误差的产生。为了解决这些问题，有必要使用数字噪声消除电路。在现有技术中通常在这种电路中采用低通滤波器或移位寄存器来消除噪声。

图1表示一种惯用的低通滤波器11。图2A表示输入到图1的惯用低通滤波器11的一个具有噪声的信号。图2B表示低通滤波器11输出的信号。图2C表示在低通滤波器11的输出信号输入到一个数字缓冲器12时，由数字缓冲器12消除噪声后输出的无噪声信号。

然而，在采用低通滤波器11消除噪声时，如果时间常数大，就不能再生出输入的信号。因此，低通滤波器11的噪声消除效果会受到滤波器时间常数的限制。实际上，要想消除输入到编码器线路上的噪声，低通滤波器的时间常数不能足够小。

可以使用电感-电容的组合或是有源滤波器来分离频带。然而，这种电路的制作成本高，并且不能精确地控制频带分离。

图3表示一种具有用于消除噪声的移位寄存器的数字噪声滤波器。这种数字噪声滤波器采用了移位寄存器，它具有一个JK触发器，用于消除对应于采样时钟信号的一个周期(循环)的噪声，还具有三个D触发器，用于有效地消除对应于一或两个时钟信号长度的噪声。

图4表示输入到D触发器1的输入信号Vi。最初，输入信号Vi具有低电平，使得D触发器1的输出信号具有低电平。这样就使JK触发器6的输出信号电平Vo也是低电平。

当D触发器1接收到输入时钟信号CLK时，由于输入信号Vi的电平变高，D触发器1的输出信号变为高电平。由于D触发器2和3的输出信号仍为低电平，“与”门4的输出信号是低电平。因此，JK触发器6的输出信号Vo维持在低电平。

在输入时钟信号CLK的下一个时钟周期期间，由于输入信号Vi是高电平，D触发器1和2的输出信号变为高电平。由于“与”门4的输出信号维持在低电平，JK触发器6的输出信号Vo被维持在低电平。

在随后的输入时钟信号CLK时钟周期期间，由于输入信号Vi的电平维持高电平，所有D触发器1，2和3的输出信号都是高电平。与此相同，“与”门4的输出信号变为高电平，使得JK触发器6的输出信号Vo变为高电平。

在输入时钟信号CLK的下一个时钟周期期间，由于输入信号Vi包含使信号出现低信号电平的噪声分量(噪声(1))，D触发器1的输出信号会变为低电平。然而，D触发器2和3的输出信号维持在高电平。这样就会使“与”门4的输出信号和“或非”门5的输出信号变为低电平，并且使JK触发器6的输出信号Vo变为高电平(图4)。

因此，数字噪声滤波器可以消除持续一或两个时钟信号CLK周期的噪声。但是，这种数字噪声滤波器不能有效地消除持续三个时钟周期的噪声。为了消除持续三个时钟周期的噪声，数字噪声电路还需要增加一个D触发器，也就是总共需要四个D触发器。

因此，采用移位寄存器的惯用数字噪声滤波器需要用多个触发器才能消除持续几个时钟周期的冗长噪声信号。另外，由于低频带信号的噪声通常具有相对较长的持续时间，用于消除噪声的惯用数字噪声滤波器产品是非常昂贵的。

针对上问题，依据本发明原理的系统和方法提供了一种有效的装置，以便易于消除持续几个时钟周期的冗长噪声。本发明解决了惯用电路所存在的上述问题。

按照本发明的一个较佳实施例提供了一种用于消除冗长噪声的数字噪声消除滤波器。这种数字噪声消除滤波器包括计数装置，输出控制装置和状态变化控制装置。

数字噪声消除滤波器通过对时钟信号采样，对从编码器输出的外部数字信号的数字电平计数，并且根据该计数值确定编码器的输出电平。

计数装置响应外部数字信号执行增(up)或减(down)的计数。输出控制装置在计数装置的计数值达到预定值时输出一个输出信号，并且产生一个反馈信号。状态变化控制装置利用由外部数字信号、外部时钟信号、以及来自输出控制装置的反馈信号所产生的一个计数器输入信号来起动或中断计数装置的操作。如果状态变化控制装置的输出达到“SET”(高电平)或是“RESET”(低电平)状态之一，输出就仍不会受到在一个时钟周期期间出现的外部数字信号中的噪声的影响。

通过对采样时钟信号和计数器计数值的控制就可以确定能够消除的噪声长度。具体地说，如果2^NB＞噪声长度，就可以仅使用NB个触发器有效地消除这种噪声。

在作为说明书一个组成部分的附图中说明了本发明的实施例，以下将结合附图描述本发明实施例，并一起用于解释本发明的原理。

图1表示一个惯用的低通滤波器；

图2A至2C是惯用低通滤波器中信号流的时间曲线；

图3表示具有移位寄存器的一种惯用的数字噪声滤波器；

图4表示惯用数字噪声滤波器中信号流的时间曲线；

图5表示本发明的操作状态示意图

图6表示在按照本发明的数字噪声滤波器中信号流的时间曲线；以及

图7表示按照本发明的数字噪声滤波器。

以下参照附图对本发明作出了详细说明，在附图中表示了按照本发明原理的最佳实施例。在不脱离本发明构思和范围的条件下还存在其他的实施例，也可以对这些实施例进行变更。以下的详细说明并不是对本发明的限制，本发明的范围仅仅由所附加的权利要求书来限定。

图7表示按照本发明原理的一种数字噪声滤波器。这一数字噪声滤波器包括计数器73，输出控制器74，以及状态变化控制器72。

计数器73从一个反向器71接收反向的外部数字输入信号Vi。计数器73响应该反向输入信号Vi执行增(up)或减(down)的计数。

输出控制器74在计数器73的计数值达到预定值时输出一个信号。输出控制器74包括同时连接到计数器73的三个输出端Q0，Q1，和Q2的第一“或非”门79和第一“与”门80。输出控制器74还包括Q触发器81，其复位端口连接到第一“或非”门79，并且其置位端口连接到第一“与”门80。

状态变化控制器72使用外部数字输入信号Vi、时钟信号CLK、以及输出控制器74的反馈信号来控制计数器73的计数操作。状态变化控制器72包括第二“与”门75，其反向端从反向器71接收反向输入信号Vi，并且在同向端接收第一“与”门80的输出。状态变化控制器72还包括第三“与”门76，它从反向器71接收反向输入信号Vi，并且从其同向端接收第一“或非”门79的输出。第二“与”门75和第三“与”门76的输出被输入到第二“或非”门77。第二“或非”门77的输出和时钟信号CLK一起被输入到第四“与”门78。第四“与”门78的输出构成了提供给计数器73的时钟信号端口的运算值。

图5综合了状态变化控制器72的操作状态示意图。状态变化控制器72的状态按照外部数字输入信号Vi的状态从“0”状态变化到“N”状态。当状态为“0”(低)时，状态变化控制器72的输出达到“RESET”状态，而当状态为“N”(高)时，其输出达到“SET”状态。在“1到N-1”的状态下，状态变化控制器72的输出维持在早先(Previous)的状态。因此，要想使状态变化控制器72的输出从“0”状态达到“SET”，编码器的输出必须是高电平。同样，要想使状态变化控制器72的输出从“N”状态变化到“RESET”，编码器的输出必须是低电平。因此，即使是在外部数字输入信号Vi中的噪声在一定时间段内造成信号反向，状态变化控制器72的输出也不会受到影响，并且维持在其早先(Previous)的状态。

一旦接通电源，数字噪声滤波器就开始工作。图6所示的外部数字输入信号Vi在此时被输入到反向器71，时钟信号CLK被输入到第四“与”门78。

从图6中可以看出，当外部数字输入信号Vi变为高电平时，反向器71的输出变为低电平。由于反向器71的输出被输入到计数器73，计数器73开始增值(upward)计数。由于外部数字输入信号Vi是高电平，计数器73按照时钟信号CLK连续地增值。

如果噪声损害了外部数字输入信号Vi，使其电平在持续三个时钟周期期间变成了低电平(噪声(3))，反向器71的输出就变为高电平，而计数器73则在这三个时钟周期期间执行减值(downward)计数。

如果外部数字输入信号Vi的电平变为高电平，计数器73就会恢复增值(upward)计数。当计数器73达到“7”时，例如Q0＝1，Q1＝1，并且Q2＝1，第一“与”门80的输出就变为高电平，并且Q触发器81的输出被置位，使得输出信号Vo变成高电平(图6)。由于第一“与”门80的输出被输入到第二“与”门75，第二“与”门75的输出变为高电平。相应地，第二“或非”门77的输出变为低电平，使得第四“与”门78的输出变成低电平。这样就使计数器73停止增值计数。

如果外部数字输入信号Vi变为低电平，第二“与”门75的输出信号也会变成低电平，使得第二“或非”门77的输出变成高电平。因此，第四“与”门78的输出变成高电平，从而触发计数器73开始减值(downward)计数。

如果噪声损害了外部数字输入信号Vi，使其电平在持续一个时钟周期期间变成了高电平(噪声(1))，计数器73就开始增值(upward)计数。如果外部数字输入信号Vi变成低电平，计数器73就会恢复减值(downward)计数。当计数器73达到“0”时，例如Q0＝0，Q1＝1，并且Q2＝0，第一“或非”门79的输出就变为高电平，从而使Q触发器81复位。这样就会使Q触发器81的输出信号Vo变成低电平。

输出信号Vo代表按照本发明原理的数字噪声滤波器所产生的最终信号波形。本发明仅采用了四个触发器就可以消除长度为七个时钟周期的噪声，而惯用的数字噪声滤波器需要有八个触发器才能消除同等长度的噪声。因此，本发明提供了一种改进的并且有效的数字噪声消除滤波器，它可以精确并且廉价地消除噪声。

以上对本发明的最佳实施例作出了解释和说明，但这并不是本发明的全部，也不是为了把本发明限制在这种具体的形式。本领域的技术人员根据说明书中对本发明的详细描述显然还可以实现其它的实施例。说明书中的实例仅是为了解释，而在以下的权利要求书中表明了本发明的构思和范围，以及本发明的等效物。

Claims (9)

1.一种数字噪声消除滤波器，用于有效地消除冗长噪声，包括：

计数装置，用于响应外部的数字输入信号执行增值或减值的计数，并且产生计数值；

输出控制装置，用于在计数值达到预定值时产生一个输出信号，并且还产生一个反馈信号；

状态变化控制装置，它使用一个计数器输入信号来控制该计数装置，所述状态变化控制装置根据外部数字输入信号外部时钟信号以及反馈信号来产生计数器输入信号。

2.按照权利要求1的数字噪声消除滤波器，其中，所述计数装置执行增值或减值的计数，用于消除对应于外部时钟信号七个时钟周期长度的噪声。

3.按照权利要求1的数字噪声消除滤波器，其中，所述输出控制装置包括：

一个输出控制器，用于在计数值达到预定值时输出所述输出信号，输出控制器包括同时连接到计数装置的三个输出端的第一“或非”门和第一“与”门；以及

一个Q触发器，其复位端口连接到第一“或非”门，并且其置位端口连接到第一“与”门。

4.按照权利要求3的数字噪声消除滤波器，其中，所述状态变化控制装置包括：

第二“与”门，用于接收外部数字输入信号和第一“与”门的输出；

第三“与”门，用于接收外部数字输入信号和第一“或非”门的输出；

第二“或非”门，用于接收第二“与”门和第三“与”门的输出信号，以及

第四“与”门，用于接收第二“或非”门的输出信号和一个外部时钟信号，并且输出计数器输入信号。

5.用于有效地消除冗长噪声的一种方法，该方法包括以下步骤：

执行增值或减值的计数，从而响应一个计数器外部数字输入信号而产生计数值；

在计数值达到一预定值时产生一个输出信号；

响应所述计数值产生一个反馈信号；

根据外部数字输入信号，外部时钟信号以及所述反馈信号来产生计数器输入信号；以及

使用所述计数器输入信号来控制所述计数值。

6.按照权利要求5的方法，其中，所述计数步骤包括执行增值或减值计数的步骤，用于消除对应于七个时钟周期长度的噪声。

7.一个系统包括：

电机；

用于测量电机位置的编码电路；以及

一个连接到电机和编码电路的数字噪声消除滤波器，该滤波器包括：

计数装置，用于响应外部的数字输入信号执行增值或减值的计数，从而产生一计数值；

输出控制装置，用于在计数值达到预定值时产生一个输出信号，并且还产生一个反馈信号；

状态变化控制装置，它使用一个计数器输入信号来控制所述计数装置，所述状态变化控制装置根据所述外部数字信号、外部时钟信号以及所述反馈信号来产生计数器输入信号。

8.按照权利要求7的系统，其中，所述计数装置执行增值或减值的计数，用于消除对应于外部时钟信号的七个时钟周期长度的噪声。

9.按照权利要求7的系统，其中，所述输出控制装置包括：

一个输出控制器，用于在计数值达到预定值时输出所述输出信号，输出控制器包括同时连接到计数装置的三个输出端的第一“或非”门和第一“与”门；以及

一个Q触发器，其复位端口连接到第一“或非”门，并且其置位端口连接到第一“与”门。

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