CN116959522A - 存储器装置及其操作方法 - Google Patents

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CN116959522A CN202210781234.9A CN202210781234A CN116959522A CN 116959522 A CN116959522 A CN 116959522A CN 202210781234 A CN202210781234 A CN 202210781234A CN 116959522 A CN116959522 A CN 116959522A
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Abstract

本发明内容包含一种存储器装置。此存储器装置通过晶体管崩溃机制产生的熔丝特性存储数据位元。存储器装置包含多个存储晶体管及第一选择晶体管。多个存储晶体管分别用以存储多个数据位元。第一选择晶体管用以改变多个存储晶体管每一者的栅极的电阻值，以将多个数据位元分别写入多个存储晶体管，第一选择晶体管的第一端耦接多个存储晶体管的每一者。如此一来，操作所需的元件数量减少。此外，一种操作存储器装置的方法也在此揭露。

Description

存储器装置及其操作方法
技术领域
本发明内容是有关于一种存储器技术，且特别是有关于一种存储器装置及其操作方法。
背景技术
一次编程(one time programming,OTP)存储器及多次编程(multi timeprogramming,MTP)存储器家族主要分有三类，说明如后。第一类是最传统的利用金属连线中的金属原子因为电迁移效应(electromigration)在大电流的时候被推动使得金属连线断线，形成熔丝型态(fuse-type)，可用铝/铜/硅化物衬垫(Al/Cu/Silicide liner)、多晶硅衬垫(poly-Si liner)、接触贯孔(contact via)或金属闸衬垫(metal gate liner)实现。
第二类是因为闸介电层厚度不断微缩，使得介电层的崩溃电场大幅下降，因此利用介电层崩溃的机制可让闸介电层从原本的低电导态变成高电导态，形成反熔丝型态(anti-fused type)。
第三类则是利用电荷存储(charge storage)的机制来达成，可利用存储器工艺在系统单芯片(System on Chip,SOC)上形成浮动栅极(floating-gate)或SONOS(silicon-oxide-nitride-oxide-silicon)结构，形成快闪式存储器(Flash MOSFET)；抑或，使用多晶硅(poly-Si)CMOS元件的栅极侧壁结构(spacer)来存储电荷达成纪录信息的目的。
上述第一类需要的面积大、操作电流高、读取窗口小，因此，只适合低密度的开机码编程。第二类有可靠性问题，且逻辑状态不稳定。第三类有电荷佚失问题，信息保存性不佳。
由此可见，上述现有的方式，显然仍存在不便与缺陷，而有待改进。为了解决上述问题，相关领域莫不费尽心思来谋求解决之道，尤其是CMOS元件跨过28纳米技术之后，因应High-k Metal-gate技术的发展，更需要有良好的OTP存储器解决方案。
发明内容
本发明内容实施例包含一种存储器装置。存储器装置包含第一存储晶体管及第一选择晶体管。第一存储晶体管用以存储第一数据位元。第一选择晶体管用以改变第一存储晶体管的栅极的电阻值，以将第一数据位元写入第一存储晶体管，第一选择晶体管的第一端耦接第一存储晶体管的栅极。
在一些实施例中，第一选择晶体管还用以提供第一字线信号至第一存储晶体管的栅极，以及在第一数据位元写入第一存储晶体管时，第一字线信号流经第一存储晶体管的栅极及第一存储晶体管的第一端。
在一些实施例中，在第一数据位元写入第一存储晶体管时，当第一字线信号具有第一电流准位时，第一存储晶体管的栅极维持在第一电阻值，以及在第一数据位元写入第一存储晶体管时，当第一字线信号具有大于第一电流准位的第二电流准位时，第一存储晶体管的栅极被改变至大于第一电阻值的第二电阻值。
在一些实施例中，第一存储晶体管用以产生对应第一数据位元的第一电流，以及第一电流流经第一存储晶体管的第二端及第一存储晶体管的第一端。
在一些实施例中，存储器装置还包括：第二存储晶体管，用以存储第二数据位元，第二存储晶体管的第一端耦接第一存储晶体管的第一端，其中第一选择晶体管还用以改变第二存储晶体管的栅极的电阻值，以将第二数据位元写入第二存储晶体管，第一选择晶体管的第一端耦接第二存储晶体管的栅极。
在一些实施例中，存储器装置还包括：第二存储晶体管，用以存储第二数据位元，第二存储晶体管的第一端耦接第一存储晶体管的第一端；以及第二选择晶体管，用以在第一选择晶体管导通时导通，并用以改变第二存储晶体管的栅极的电阻值，以将第二数据位元写入第二存储晶体管，第二选择晶体管的第一端耦接第二存储晶体管的栅极。
在一些实施例中，第一选择晶体管还用以提供脉冲信号至第一存储晶体管的栅极，以及脉冲信号的一电压准位大约为3到6伏特，且脉冲信号具有电压准位的时间长度大约为十到一百纳秒。
本发明内容实施例包含一种操作存储器装置的方法。方法包括：将第一逻辑值或第二逻辑值写入第一存储晶体管，包括：通过第一选择晶体管提供第一字线信号至第一存储晶体管的栅极；当第一字线信号具有对应第一逻辑值的第一电压准位时，改变第一存储晶体管的栅极至第一电阻值；以及当第一字线信号对应第二逻辑值的第二电压准位时，维持第一存储晶体管的栅极于第二电阻值。
在一些实施例中，方法还包括：在将第一逻辑值或第二逻辑值写入第一存储晶体管之后，将第一逻辑值或第二逻辑值写入第二存储晶体管，包括：通过第一选择晶体管提供第一字线信号至第二存储晶体管的栅极；当第一字线信号具有第一电压准位时，改变第二存储晶体管的栅极至第一电阻值；以及当第一字线信号具有第二电压准位时，维持第二存储晶体管的栅极于第二电阻值，其中第二存储晶体管的第一端耦接第一存储晶体管的第一端。
在一些实施例中，方法还包括：在将第一逻辑值或第二逻辑值写入第一存储晶体管时，将第一逻辑值或第二逻辑值写入第二存储晶体管，包括：通过第二选择晶体管提供第二字线信号至第二存储晶体管的栅极；当第一字线信号具有第一电压准位时，改变第二存储晶体管的栅极至第一电阻值；以及当第一字线信号具有第二电压准位时，维持第二存储晶体管的栅极于第二电阻值，其中第二存储晶体管的第一端耦接第一存储晶体管的第一端。
在一些实施例中，方法还包括：在将第一逻辑值或第二逻辑值写入第一存储晶体管之后，读出第一存储晶体管所存储的第一逻辑值或第二逻辑值，包括：通过第一存储晶体管产生第一电流，其中第一存储晶体管具有第一逻辑值时，第一电流具有第一电流准位，以及第一存储晶体管具有第二逻辑值时，第一电流具有不同于第一电流准位的第二电流准位。
在一些实施例中，方法还包括：在读出第一存储晶体管所存储的第一逻辑值或第二逻辑值时，读出第二存储晶体管所存储的第一逻辑值或第二逻辑值，包括：通过第二存储晶体管产生第二电流，其中第一存储晶体管的第一端耦接第二存储晶体管的第一端，第一电流流经第一存储晶体管的第一端及第一存储晶体管的第二端，以及第二电流流经第二存储晶体管的第一端及二存储晶体管的第二端。
在一些实施例中，方法还包括：在读出第一存储晶体管所存储的第一逻辑值或第二逻辑值之后，读出第二存储晶体管所存储的第一逻辑值或第二逻辑值，包括：通过第二存储晶体管产生第二电流，其中第一存储晶体管的第一端耦接第二存储晶体管的第一端，以及第一存储晶体管的控制端耦接第二存储晶体管的控制端。
本发明内容实施例包含一种存储器装置。存储器装置包括第一存储晶体管及第一选择晶体管。第一存储晶体管用以依据第一字线信号存储第一数据位元，第一存储晶体管的栅极用以连接到第一字线信号。第一选择晶体管，用以改变第一存储晶体管的第一端的电压准位，以将第一数据位元写入第一存储晶体管，第一选择晶体管的第一端耦接第一存储晶体管的第一端。
在一些实施例中，在第一数据位元写入第一存储晶体管时，第一字线信号流经第一存储晶体管的栅极及第一存储晶体管的第一端。
在一些实施例中，在第一数据位元写入第一存储晶体管时，当第一字线信号具有第一电流准位时，第一存储晶体管的栅极维持在第一电阻值，以及在第一数据位元写入第一存储晶体管时，当第一字线信号具有大于第一电流准位的第二电流准位时，第一存储晶体管的栅极被改变至大于第一电阻值的第二电阻值。
在一些实施例中，第一存储晶体管用以产生对应第一数据位元的第一电流，以及第一电流流经第一存储晶体管的第二端及第一存储晶体管的第一端。
在一些实施例中，存储器装置还包括：第二存储晶体管，用以依据第二字线信号存储第二数据位元，第二存储晶体管的栅极用以连接到第二字线信号，第二存储晶体管的第一端耦接第一存储晶体管的第一端，其中第一选择晶体管还用以改变第二存储晶体管的第一端的电压准位，以将第二数据位元写入第二存储晶体管。
在一些实施例中，存储器装置还包括：第二存储晶体管，用以依据第一字线信号存储第二数据位元，第二存储晶体管的栅极用以连接到第一字线信号；以及第二选择晶体管，用以改变第二存储晶体管的第一端的电压准位，以将第二数据位元写入第二存储晶体管，第二选择晶体管的第一端耦接第一存储晶体管的第一端。
在一些实施例中，第二存储晶体管的第二端耦接第一存储晶体管的第二端，以及第一选择晶体管及第二选择晶体管依序导通。
附图说明
图1为根据本发明内容的一实施例所绘示的存储器的示意图。
图2A为根据本发明内容的一实施例所绘示的对应图1所示的存储器装置的存储器装置的示意图。
图2B为根据本发明内容的一实施例所绘示的图2A中的电流的电流电压关系图。
图2C为根据本发明内容的一实施例中的图2B所示的字线信号所绘示的时序图。
图3A为根据本发明内容的一实施例所绘示的对应图1所示的存储器进行写入操作为逻辑0的示意图。
图3B为根据本发明内容的一实施例所绘示的对应图1所示的存储器进行写入操作为逻辑1的示意图。
图3C为根据本发明内容的一实施例中的图3A/图3B所示的写入操作所绘示的时序图。
图4A为根据本发明内容的一实施例所绘示的对应图1所示的存储器进行读出操作为逻辑0的示意图。
图4B为根据本发明内容的一实施例所绘示的对应图1所示的存储器进行读出操作为逻辑1的示意图。
图4C为根据本发明内容的一实施例中的图4A/图4B所示的第一读出操作所绘示的时序图。
图5为根据本发明内容的一实施例所绘示的存储器的示意图。
具体实施方式
于本文中，当一元件被称为“连接”或“耦接”时，可指“电性连接”或“电性耦接”。“连接”或“耦接”也可用以表示二或多个元件间相互搭配操作或互动。此外，虽然本文中使用“第一”、“第二”、…等用语描述不同元件，该用语仅是用以区别以相同技术用语描述的元件或操作。除非上下文清楚指明，否则该用语并非特别指称或暗示次序或顺位，也非用以限定本发明内容。
除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本发明内容所属领域的普通技术人员通常理解的相同的含义。将进一步理解的是，诸如在通常使用的字典中定义的那些术语应当被解释为具有与它们在相关技术和本发明内容的上下文中的含义一致的含义，并且将不被解释为理想化的或过度正式的意义，除非本文中明确地这样定义。
这里使用的术语仅仅是为了描述特定实施例的目的，而不是限制性的。如本文所使用的，除非内容清楚地指示，否则单数形式“一”、“一个”和“该”旨在包括复数形式，包括“至少一个”。“或”表示“及/或”。如本文所使用的，术语“及/或”包括一个或多个相关所列项目的任何和所有组合。还应当理解，当在本说明书中使用时，术语“包括”及/或“包含”指定所述特征、区域、整体、步骤、操作、元件的存在及/或部件，但不排除一个或多个其它特征、区域整体、步骤、操作、元件、部件及/或其组合的存在或添加。
以下将以附图揭露本案的复数个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本案。也就是说，在本发明内容部分实施方式中，这些实务上的细节是非必要的。此外，为简化附图起见，一些现有惯用的结构与元件在附图中将以简单示意的方式绘示。
图1为根据本发明内容的一实施例所绘示的存储器100的示意图。在一些实施例中，存储器100包括选择线装置110、字线装置120、位元线装置130及存储器装置140。如图1所示，选择线装置110用以提供控制信号CL及选择线信号SL1～SLm至存储器装置140。字线装置120用以提供字线信号WL1～WLn至存储器装置140。其中符号结尾的n及m为正整数。存储器装置140用以存储数据位元，例如图3A/图3B所示的数据位元BT31，并用以依据所存储的数据位元、控制信号CL、选择线信号SL1～SLm及字线信号WL1～WLn产生位元线信号BL1～BLn。位元线装置130用以依据位元线信号BL1～BLn及时脉信号CLK产生输出信号OUT。在一些实施例中，位元线装置130包含用于控制输出信号OUT的感测放大器。
在一些实施例中，存储器装置140包含选择晶体管SG1～SGn及存储晶体管T11～T1n、T21～T2n、…、Tm1～Tmn。在一些实施例中，存储器装置140的存储晶体管T11～T1n、T21～T2n、…、Tm1～Tmn的每一者用于单次程序化，可编程为具熔丝特性，且具有晶体管的栅极端及两个漏极/源极端。因此，存储器装置140被称为晶体管熔丝型单次程序化(transistorfuse one time programming)集成电路存储器。在一些实施例中，选择晶体管SG1～SGn及存储晶体管T11～T1n、T21～T2n、…、Tm1～Tmn通过场效晶体管实施。
如图1所示，选择晶体管SG1～SGn的控制端用以连接到控制信号CL。选择晶体管SG1的第一端用以连接到字线信号WL1，选择晶体管SG1的第二端耦接存储晶体管T11、T21、…、Tm1的控制端于节点N11。选择晶体管SG2的第一端用以连接到字线信号WL2，选择晶体管SG2的第二端耦接存储晶体管T12、T22、…、Tm2的控制端于节点N12。选择晶体管SG3的第一端用以连接到字线信号WL3，选择晶体管SG3的第二端耦接存储晶体管T13、T23、…、Tm3的控制端于节点N13。以此类推，选择晶体管SGn的第一端用以连接到字线信号WLn，选择晶体管SGn的第二端耦接存储晶体管T1n、T2n、…、Tmn的控制端于节点N1n。在一些实施例中，选择晶体管SG1～SGn的第一端对应选择晶体管SG1～SGn的漏极，且选择晶体管SG1～SGn的第二端对应选择晶体管SG1～SGn的源极。
如图1所示，存储晶体管T11～T1n的第一端用以连接到选择线信号SL1于节点M11。存储晶体管T21～T2n的第一端用以连接到选择线信号SL2于节点M12。以此类推，存储晶体管Tm1～Tmn的第一端用以连接到选择线信号SLm于节点M1m。
如图1所示，存储晶体管T11、T21、…、Tm1的第二端用以输出位元线信号BL1于节点L11。存储晶体管T12、T22、…、Tm2的第二端用以输出位元线信号BL2于节点L12。存储晶体管T13、T23、…、Tm3的第二端用以输出位元线信号BL3于节点L13。以此类推，存储晶体管T1n、T2n、…、Tmn的第二端用以输出位元线信号BLn于节点L1n。在一些实施例中，存储晶体管T11～T1n、T21～T2n、…、Tm1～Tmn的第一端对应存储晶体管T11～T1n、T21～T2n、…、Tm1～Tmn的源极，且存储晶体管T11～T1n、T21～T2n、…、Tm1～Tmn的第二端对应存储晶体管T11～T1n、T21～T2n、…、Tm1～Tmn的漏极。
在一些作法中，在存储器装置中，每个细胞元(unit cell)存储晶体管的漏极/源极端耦接选择晶体管的漏极/源极端以进行读取及写入数据位元的操作。如此作法所需的元件数量较多且使用面积较大。
相较于上述作法，在本发明内容实施例中，选择晶体管SG1的漏极/源极端耦接存储晶体管T11～T1n的栅极端，使得一个选择晶体管SG1可以控制多个存储晶体管T11～T1n，换言之，多个存储晶体管共享一个选择晶体管。如此一来，所需的元件数量较少且使用面积可大幅缩小。
图2A为根据本发明内容的一实施例所绘示的对应图1所示的存储器装置140的存储器装置200的示意图。在一些实施例中，存储器装置200包含选择晶体管TT1及存储晶体管TT2。如图2A所示，选择晶体管TT1的控制端用以连接到控制信号CC1，选择晶体管TT1的第一端用以连接到字线信号WW1，选择晶体管TT1的第二端耦接存储晶体管TT2的控制端于节点NN1。在一些实施例中，选择晶体管TT1及存储晶体管TT2的连接关系被称为串级(Cascade)连接关系。
请参照图2A及图1，存储器装置200存储器装置140的一种实施例。选择晶体管TT1对应选择晶体管SG1～SGn的一者。存储晶体管TT2对应存储晶体管T11～T1n、T21～T2n、…、Tm1～Tmn的一者。节点NN1对应节点N11～N1n的一者。字线信号WW1对应字线信号WL1～WLn的一者。控制信号CC1对应控制信号CL。因此，部分细节不再重复说明。在一些实施例中，控制信号CC1的电压准位大约介于0～1.5伏特之间。
图2A所示的存储晶体管TT2的等效电路(equivalent circuit)。在一些实施例中，存储晶体管TT2包含栅极G1。栅极G1对应存储晶体管TT2的控制端。在一些实施例中，栅极G1包含具有电阻R1的介电层，其电阻值大约为108至109欧姆。在一些实施例中，选择晶体管TT1用以提供字线信号WW1至节点NN1以改变电阻R1的电阻值。
在一些实施例中，存储晶体管TT2用以通过电阻R1存储数据位元BT2。存储晶体管TT2具有熔丝(Fuse)特性，该熔丝特性是将栅极G1的电阻R1的第一电阻改变成第二电阻值，经过栅极G1的电流变得很小(约10-12安培以下)，我们称之为晶体管熔丝(transistorfuse)。举例来说，当电阻R1具有第一电阻值，其数值约为108至109欧姆，数据位元BT2具有第一逻辑值，例如逻辑值1。当电阻R1具有第二电阻值，其数值约为1011至1012欧姆，数据位元BT2具有第二逻辑值，例如逻辑值0。
在一些实施例中，存储晶体管TT2用以依据电阻R1产生电流I1。如图2A所示，电流I1流经存储晶体管TT2的第一端及存储晶体管TT2的第二端。电流I1的进一步细节在以下关于图2B的实施例中进一步说明。
在一些实施例中，存储晶体管TT2的第一端的电压准位大约为0.1伏特以下，且第二端的电压准位大约为0伏特，以读取电流I1。
图2B为根据本发明内容的一实施例所绘示的图2A中的电流I1的电流电压关系图200B。如图2B所示，电流电压关系图200B包含横轴及纵轴。请参照图2B及图2A，电流电压关系图200B的横轴对应节点NN1的电压准位，电流电压关系图200B的纵轴对应电流I1的电流准位。
请参照图2B及图2A，存储晶体管TT2用以提供具有电压准位VL1的字线信号WW1至节点NN1，使得存储晶体管TT2在电压准位VL1进行操作以读取电流I1。在一些实施例中，当电阻R1具有第一电阻值时，电流I1具有电流准位IL2。当电阻R1具有第二电阻值时，电流I1具有电流准位IL1。在一些实施例中，电压准位VL1大约为一伏特，电流准位IL1大约为10-12安培，且电流准位IL2大约为1微安培至100微安培。
在一些实施例中，当电流I1具有电流准位IL1时，数据位元BT2具有逻辑值0。当电流I1具有电流准位IL2时，数据位元BT2具有逻辑值1。请参照图2B及图1，电流I1对应位元线信号BL1～BLn的一者，且位元线装置130用以依据电流I1的电流准位产生对应数据位元BT2的逻辑值的输出信号OUT。
图2C为根据本发明内容的一实施例中的图2A所示的字线信号WW1所绘示的时序图200C。如图2C所示，时序图200C包括依序且连续排列的期间P21～P23。
如图2C所示，字线信号WW1包含脉冲信号PL1。脉冲信号PL1在期间P21及P23具有电压准位VGL，并且在期间P22具有电压准位VPP。在一些实施例中，电压准位VPP大约为3到6伏特，电压准位VGL大约为零伏特，且期间P22的时间长度大约为十到一百纳秒。
在一些作法中，施加至存储晶体管上的脉冲信号具有略低于VPP的电压准位但较长的期间P22的时间长度，使得存储晶体管具有反熔丝型(Anti-Fuse)的特性。它无法让存储晶体管产生逻辑0及逻辑1的二个数据位元。
相较于上述作法，在本发明内容实施例中，选择晶体管TT1提供具有电压准位VPP的脉冲信号PL1至存储晶体管TT2，使得存储晶体管TT2具有熔丝型(Fuse)的特性以改变数据位元BT2。如此一来，数据位元BT2可以产生逻辑0及逻辑1的数据位元。
请参照图2C及图2A，在选择晶体管TT1将脉冲信号PL1提供至栅极G1之前，电阻R1具有第一电阻值。在选择晶体管TT1将脉冲信号PL1施加到栅极G1之后，电阻R1具有第二电阻值。在一些实施例中，选择晶体管TT1通过施加脉冲信号PL1改变栅极G1的介电层的性质，使得电阻R1从第一电阻值改变为第二电阻值。
在一些实施例中，当选择晶体管TT1施加具有脉冲信号准位VPP的字线信号WW1至栅极G1，存储晶体管TT2具有逻辑值0。相反的，当选择晶体管TT1施加具有电压准位VGL的字线信号WW1至栅极G1，存储晶体管TT2具有逻辑值1。
图3A为根据本发明内容的一实施例所绘示的对应图1所示的存储器100进行第一写入操作的示意图。图3A绘示存储器100的一部分以说明第一写入操作。本实施例中，存储器100用以进行第一写入操作以将具有逻辑值0的数据位元BT31写入存储晶体管T11。
在进行第一写入操作时，控制信号CL具有启动电压准位VGH，以导通选择晶体管SG1～SGn的每一者。选择线信号SL1具有电压准位VGL，且选择线信号SL2～SLm具有浮接(float)的电压准位。
在进行第一写入操作时，字线信号WL1～WLn具有对应存储晶体管T11～T1n所存储的数据位元的逻辑值的电压准位。在图3A所示实施例中，存储晶体管T11所存储的数据位元的逻辑值具有逻辑值0。对应地，字线信号WL1具有电压准位VPP。
如图3A所示，字线信号WL1流经选择晶体管SG1、存储晶体管T11的栅极及存储晶体管T11的源极，以将逻辑值0写入存储晶体管T11。请参照图3A及图2C，在图3A所示实施例中，在进行第一写入操作时，字线信号WL1包含类似于图上的脉冲信号PL1。
在一些实施例中，在进行第一写入操作之后，存储器100还用以进行第二写入操作，以将数据位元写入下一行的存储晶体管T21～T2n。
请参照图3A及图1，第二写入操作类似于第一写入操作。第二写入操作的存储晶体管T21～T2n对应第一写入操作的存储晶体管T11～T1n。第二写入操作的选择线信号SL2对应第一写入操作的选择线信号SL1。因此，部分细节不再重复说明。
在进行第二写入操作时，控制信号CL具有启动电压准位VGH，以导通选择晶体管SG1～SGn的每一者。选择线信号SL2具有电压准位VGL，且选择线信号SL1及SL3～SLm具有浮接的电压准位。字线信号WL1～WLn具有对应存储晶体管T21～T2n所存储的数据位元的逻辑值的电压准位，以改变存储晶体管T21～T2n的电阻值。
类似地，在一些实施例中，在进行第二写入操作之后，存储器100还用以依序进行第三写入操作至第m写入操作，以将数据位元写入存储晶体管T31～T3n至Tm1～Tmn。
图3B为根据本发明内容的一实施例所绘示的对应图1所示的存储器100进行第一写入操作的示意图。图3B绘示存储器100的一部分以说明第一写入操作。在图3B所示实施例中，存储器100用以进行第一写入操作以将具有逻辑值1的数据位元BT31写入存储晶体管T11。
在进行第一写入操作时，字线信号WL1～WLn具有对应存储晶体管T11～T1n所存储的数据位元的逻辑值的电压准位。在图3B所示实施例中，存储晶体管T11所存储的数据位元的逻辑值具有逻辑值1。对应地，字线信号WL1具有电压准位VGL。
如图3B所示，字线信号WL1流经选择晶体管SG1至存储晶体管T11的栅极，不改变存储晶体管T11的栅极电阻值，使得存储晶体管T12维持在逻辑值1。在图3B所示实施例中，在进行第一写入操作时，字线信号WL1不包含脉冲信号。
图3C为根据本发明内容的一实施例中的图3A及图3B所示的第一写入操作所绘示的时序图300C。该时序图300C包括依序且连续排列的期间P31～P33。
请参照图3A至图3C，第一写入操作对应期间P32的操作。如图3C所示，在期间P32，控制信号CL具有启动电压准位VGH，选择线信号SL1具有电压准位VGL，且字线信号WL1～WLn具有对应存储晶体管T11～T1n所存储的数据位元的逻辑值的电压准位VPP或VGL。
如图3C所示，在期间P31及P33，控制信号CL具有电压准位VGL，选择线信号SL1具有电压准位VGL。在期间P32，字线信号WL1～WLn具有电压准位VPP或VGL，提供对应存储晶体管T11～T1n所存储的数据位元的逻辑值。如图3C所示，控制信号CL具有启动电压准位VGH的时间长度长于期间P32的时间长度。
图4A为根据本发明内容的一实施例所绘示的对应图1所示的存储器100进行第一读出操作的示意图。在一些实施例中，存储器100用以进行第一读出操作以将数据位元BT31从存储晶体管T11读出。图4A绘示存储器100的一部分以说明第一读出操作。请参照图3A及图4A，在一些实施例中，第一读出操作在第一写入操作之后进行，以读出第一写入操作所写入T11～T1n的数据位元。在图4A所示实施例中，数据位元BT31具有逻辑值0。
在进行第一读出操作时，控制信号CL具有启动电压准位VGH，以导通选择晶体管SG1～SGn的每一者，使得选择晶体管SG1～SGn提供字线信号WL1～WLn至节点N11～N1n。字线信号WL1～WLn具有启动电压准位VGH，使得存储晶体管T11～T1n导通。
在进行第一读出操作时，选择线信号SL1具有电压准位VGL，使得存储晶体管T11～T1n分别产生电流信号I41～I4n。电流信号I41～I4n分别对应存储晶体管T11～T1n所存储的数据位元的逻辑值。在图4A所示实施例中，数据位元BT31具有逻辑值0，电流信号I41具有如图2B所示的电流准位IL1。
在一些实施例中，在进行第一读出操作时，选择线信号SL2～SLn具有浮接的电压准位，使得存储晶体管T21～T2n、T31～T3n、…、Tm1～Tmn不影响存储晶体管T11～T1n的读出。
如图4A所示，电流信号I41流经存储晶体管T11的漏极及晶体管T11的源极，以产生对应的位元线信号BL1。以此类推，电流信号I42、I43、I44、…、I4n分别为存储晶体管T12、T13、T14、…、T1n的漏极到源极电流，以产生对应的位元线信号BL2、BL3、BL4、…、BLn。
请参照图4A及图1，在进行第一读出操作时，位元线装置130用以依据位元线信号BL1～BLn产生对应电流信号I41～I4n的输出信号OUT。
在一些实施例中，在进行第一读出操作之后，存储器100还用以进行第二读出操作，以读出下一行的存储晶体管T21～T2n所存储的数据位元。
请参照图4A及图1，第二读出操作类似于第一读出操作。第二读出操作的存储晶体管T21～T2n对应第一读出操作的存储晶体管T11～T1n。第二读出操作的选择线信号SL2对应第一读出操作的选择线信号SL1。因此，部分细节不再重复说明。
在进行第二读出操作时，控制信号CL及字线信号WL1～WLn具有启动电压准位VGH，以导通选择晶体管SG1～SGn的每一者。选择线信号SL2具有电压准位VGL，且选择线信号SL1及SL3～SLm具有浮接的电压准位。
类似地，在一些实施例中，在进行第二读出操作之后，存储器100还用以依序进行第三读出操作至第m读出操作，以依序读出存储晶体管T31～T3n至Tm1～Tmn所存储的数据位元。
图4B为根据本发明内容的一实施例所绘示的对应图1所示的存储器100进行第一读出操作的示意图。图4B绘示存储器100的一部分以说明第一读出操作。在图4B所示实施例中，数据位元BT31具有逻辑值1。
在图4B所示实施例中，数据位元BT31具有逻辑值1，电流信号I41具有如图2B所示的电流准位IL2。
图4C为根据本发明内容的一实施例中的图4B所示的第一读出操作所绘示的时序图400C。如图4C所示，时序图400C包括依序且连续排列的期间P41～P43。
请参照图4B及图4C，第一读出操作对应期间P42的操作。如图4C所示，在期间P42，控制信号CL具有启动电压准位VGH，选择线信号SL1具有电压准位VGL，字线信号WL1～WLn具有启动电压准位VGH，且输出信号OUT具有对应存储晶体管T11～T1n所存储的数据位元的逻辑值的电压准位。
举例来说，当存储晶体管T11具有第一逻辑值时，在期间P42中对应存储晶体管T11的期间，输出信号OUT具有电压准位VDH。当存储晶体管T11具有第二逻辑值时，在期间P42中对应存储晶体管T11的期间，输出信号OUT具有电压准位VDL。
如图4C所示，在期间P41及P43，控制信号CL、选择线信号SL1及字线信号WL1～WLn具有电压准位VGL，且输出信号OUT不具有对应存储晶体管T11～T1n所存储的数据位元的逻辑值的电压准位。如图4C所示，控制信号CL及字线信号WL1～WLn具有启动电压准位VGH的时间长度长于期间P42的时间长度。
图5为根据本发明内容的一实施例所绘示的存储器500的示意图。在一些实施例中，存储器500包括选择线装置510、字线装置520、位元线装置530及存储器装置540。如图5所示，选择线装置510用以提供控制信号CL1～CLm及选择线信号SL1～SLm至存储器装置540。字线装置520用以提供字线信号WL1～WLn至存储器装置540。其中n及m为正整数。存储器装置540用以存储数据位元，并用以依据所存储的数据位元、控制信号CL1～CLm、选择线信号SL1～SLm及字线信号WL1～WLn产生位元线信号BL1～BLn。位元线装置530用以依据位元线信号BL1～BLn及时脉信号CLK产生输出信号OUT。
请参照图1及图5，存储器500是存储器100的一种变化例。选择线装置510、字线装置520、位元线装置530及存储器装置540的操作及配置分别类似于选择线装置110、字线装置120、位元线装置130及存储器装置140的操作及配置。因此，部分细节不再重复说明。
在一些实施例中，存储器装置540包含选择晶体管GS1～GSm及存储晶体管Y11～Y1n、Y21～Y2n、…、Ym1～Ymn。请参照图1及图5，选择晶体管GS1～GSm及存储晶体管Y11～Y1n、Y21～Y2n、…、Ym1～Ymn的操作及配置分别类似于选择晶体管SG1～SGn及存储晶体管T11～T1n、T21～T2n、…、Tm1～Tmn的操作及配置。因此，部分细节不再重复说明。
如图5所示，选择晶体管GS1～GSm的控制端分别用以连接到控制信号CL1～CLm。选择晶体管GS1的第一端用以连接到选择线信号SL1，选择晶体管GS1的第二端耦接存储晶体管Y11～Y1n的第一端于节点M51。选择晶体管GS2的第一端用以连接到选择线信号SL2，选择晶体管GS2的第二端耦接存储晶体管Y21～Y2n的第一端于节点M52。以此类推，选择晶体管GSm的第一端用以连接到选择线信号SLm，选择晶体管GSm的第二端耦接存储晶体管Ym1～Ymn的第一端于节点M5m。
如图5所示，存储晶体管Y11、Y21、…、Ym1的控制端用以连接到字线信号WL1于节点N51。存储晶体管Y12、Y22、…、Ym2的控制端用以连接到字线信号WL2于节点N52。存储晶体管Y13、Y23、…、Ym3的控制端用以连接到字线信号WL3于节点N53。以此类推，存储晶体管Y1n、Y2n、…、Ymn的控制端用以连接到字线信号WLn于节点N5n。
如图5所示，存储晶体管Y11、Y21、…、Ym1的第二端用以输出位元线信号BL1于节点L51。存储晶体管Y12、Y22、…、Ym2的第二端用以输出位元线信号BL2于节点L52。存储晶体管Y13、Y23、…、Ym3的第二端用以输出位元线信号BL3于节点L53。以此类推，存储晶体管Y1n、Y2n、…、Ymn的第二端用以输出位元线信号BLn于节点L5n。
在一些实施例中，存储器500用以进行类似图3A至图3C所述的第一写入操作及类似图4A至图4C所述的第一读出操作。
在进行第一写入操作时，字线信号WL1～WLn具有对应于逻辑值0或逻辑值1的电压准位VPP或VGL。控制信号CL1具有启动电压准位VGH，使得选择晶体管GS1导通。此时选择晶体管GS1将具有电压准位VGL的选择线信号SL1提供至节点M51，使得存储晶体管Y11～Y1n的栅极的电阻值依据字线信号WL1～WLn进行改变。换言之，选择晶体管GS1用以改变节点M51的电压准位，以通过字线信号WL1～WLn将数据位元写入存储晶体管Y11～Y1n。
举例来说，在进行第一写入操作时，当字线信号WL1具有电压准位VGL时，存储晶体管Y11的栅极的电阻值维持在第一电阻值。对应地，存储晶体管Y11存储的数据位元具有逻辑值1。当字线信号WL1具有电压准位VPP时，存储晶体管Y11的栅极的电阻值被改变至第二电阻值。对应地，存储晶体管Y11存储的数据位元具有逻辑值0。
举另一例来说，在进行第一写入操作时，当字线信号WL2具有电压准位VGL时，存储晶体管Y12的栅极的电阻值维持在第一电阻值。对应地，存储晶体管Y12存储的数据位元具有逻辑值1。当字线信号WL2具有电压准位VPP时，存储晶体管Y12的栅极的电阻值被改变至第二电阻值。对应地，存储晶体管Y12存储的数据位元具有逻辑值0。
在一些实施例中，在进行第一写入操作之后，存储器500还用以进行第二写入操作，以将数据位元写入下一行的存储晶体管Y21～Y2n。
在进行第二写入操作时，字线信号WL1～WLn具有对应于逻辑值0或逻辑值1的电压准位VPP或VGL。控制信号CL2具有启动电压准位VGH，使得选择晶体管GS2导通。此时选择晶体管GS2将具有电压准位VGL的选择线信号SL2提供至节点M52，使得存储晶体管Y21～Y2n的栅极的电阻值依据字线信号WL1～WLn进行改变。换言之，选择晶体管GS2用以改变节点M52的电压准位，以通过字线信号WL1～WLn将数据位元写入存储晶体管Y21～Y2n。
举例来说，在进行第二写入操作时，当字线信号WL1具有电压准位VGL时，存储晶体管Y21的栅极的电阻值维持在第一电阻值。对应地，存储晶体管Y21存储的数据位元具有逻辑值1。当字线信号WL1具有电压准位VPP时，存储晶体管Y21的栅极的电阻值被改变至第二电阻值。对应地，存储晶体管Y21存储的数据位元具有逻辑值0。
举另一例来说，在进行第二写入操作时，当字线信号WL2具有电压准位VGL时，存储晶体管Y22的栅极的电阻值维持在第一电阻值。对应地，存储晶体管Y22存储的数据位元具有逻辑值1。当字线信号WL2具有电压准位VPP时，存储晶体管Y22的栅极的电阻值被改变至第二电阻值。对应地，存储晶体管Y22存储的数据位元具有逻辑值0。
类似地，在一些实施例中，在进行第二写入操作之后，存储器500还用以依序进行第三写入操作至第m写入操作，以将数据位元写入存储晶体管Y31～Y3n至Ym1～Ymn。
在一些实施例中，存储器500还用以在第一写入操作之后进行第一读出操作，以读出第一写入操作所写入存储晶体管Y11～Y1n的数据位元。
在进行第一读出操作时，控制信号CL1具有启动电压准位VGH，以导通选择晶体管GS1，使得选择晶体管SG1提供具有电压准位VGL的选择线信号SL1至节点M51。此时字线信号WL1～WLn具有启动电压准位VGH，使得存储晶体管Y11～Y1n导通。
在进行第一读出操作时，存储晶体管Y11～Y1n依据所存储的数据位元的逻辑值产生位元线信号BL1～BLn。
举例来说，在进行第一读出操作时，当存储晶体管Y11具有对应逻辑值1的第一电阻值时，位元线信号BL1具有电流准位IL2。当存储晶体管Y11具有对应逻辑值0的第二电阻值时，位元线信号BL1具有电流准位IL1。
举另一例来说，在进行第一读出操作时，当存储晶体管Y12具有对应逻辑值1的第一电阻值时，位元线信号BL2具有电流准位IL2。当存储晶体管Y12具有对应逻辑值0的第二电阻值时，位元线信号BL2具有电流准位IL1。
在一些实施例中，在进行第一读出操作之后，存储器500还用以进行第二读出操作，以读出写入下一行的存储晶体管Y21～Y2n所存储的数据位元。
在进行第二读出操作时，控制信号CL2具有启动电压准位VGH，以导通选择晶体管GS2，使得选择晶体管SG2提供具有电压准位VGL的选择线信号SL2至节点M52。此时字线信号WL1～WLn具有启动电压准位VGH，使得存储晶体管Y21～Y2n导通。
在进行第二读出操作时，存储晶体管Y21～Y2n依据所存储的数据位元的逻辑值产生位元线信号BL1～BLn。
举例来说，在进行第二读出操作时，当存储晶体管Y21具有对应逻辑值1的第一电阻值时，位元线信号BL1具有电流准位IL2。当存储晶体管Y21具有对应逻辑值0的第二电阻值时，位元线信号BL1具有电流准位IL1。
举另一例来说，在进行第二读出操作时，当存储晶体管Y22具有对应逻辑值1的第一电阻值时，位元线信号BL2具有电流准位IL2。当存储晶体管Y22具有对应逻辑值0的第二电阻值时，位元线信号BL2具有电流准位IL1。
类似地，在一些实施例中，在进行第二读出操作之后，存储器500还用以依序进行第三读出操作至第m读出操作，以依序读出存储晶体管Y31～Y3n至Ym1～Tmn所存储的数据位元。
虽然本发明内容已以实施例揭露如上，然其并非用以限定本发明内容，任何所属技术领域中技术人员，在不脱离本发明内容的精神和范围内，当可作些许的更动与润饰，故本发明内容的保护范围当视权利要求书所界定者为准。
【符号说明】
100、500:存储器
110、510:选择线装置
120、520:字线装置
130、530:位元线装置
140、200、540:存储器装置
CL、CC1、CL1～CLm:控制信号
SL1～SLm:选择线信号
WL1～WLn、WW1:字线信号
BL1～BLn:位元线信号
BT31～BT34、BT2:数据位元
CLK:时脉信号
OUT:输出信号
SG1～SGn、TT1、GS1～GSn:选择晶体管
T11～T1n、T21～T2n、Tm1～Tmn、TT2、Y11～Y1n、Y21～Y2n、Ym1～Ymn:存储晶体管
N11～N1n、L11～L1n、M11～M1m、NN1、N51～N5n、L51～L5n、M51～M5m:节点
G1:栅极
R1:电阻
I1、I41～I4n:电流
200B:电流电压关系图
VL1、VGL、VGH、VPP、VDL、VDH:电压准位
IL2、IL1:电流准位
200C:时序图
P21～P23、P31～P33、P41～P43:期间
PL1:脉冲信号。

Claims (20)

1.一种存储器装置，其特征在于，包括：
第一存储晶体管，用以存储第一数据位元；以及
第一选择晶体管，用以改变该第一存储晶体管的栅极的电阻值，以将该第一数据位元写入该第一存储晶体管，该第一选择晶体管的第一端耦接该第一存储晶体管的该栅极。
2.根据权利要求1所述的存储器装置，其中该第一选择晶体管还用以提供第一字线信号至该第一存储晶体管的该栅极，以及
在该第一数据位元写入该第一存储晶体管时，该第一字线信号流经该第一存储晶体管的该栅极及该第一存储晶体管的第一端。
3.根据权利要求2所述的存储器装置，其中
在该第一数据位元写入该第一存储晶体管时，当该第一字线信号具有第一电流准位时，该第一存储晶体管的该栅极维持在第一电阻值，以及
在该第一数据位元写入该第一存储晶体管时，当该第一字线信号具有大于该第一电流准位的第二电流准位时，该第一存储晶体管的该栅极被改变至大于该第一电阻值的第二电阻值。
4.根据权利要求2所述的存储器装置，其中该第一存储晶体管用以产生对应该第一数据位元的第一电流，以及
该第一电流流经该第一存储晶体管的第二端及该第一存储晶体管的该第一端。
5.根据权利要求1所述的存储器装置，其中，还包括：
第二存储晶体管，用以存储第二数据位元，该第二存储晶体管的第一端耦接该第一存储晶体管的第一端，
其中该第一选择晶体管还用以改变该第二存储晶体管的栅极的电阻值，以将该第二数据位元写入该第二存储晶体管，该第一选择晶体管的该第一端耦接该第二存储晶体管的该栅极。
6.根据权利要求1所述的存储器装置，其中，还包括：
第二存储晶体管，用以存储第二数据位元，该第二存储晶体管的第一端耦接该第一存储晶体管的第一端；以及
第二选择晶体管，用以在该第一选择晶体管导通时导通，并用以改变该第二存储晶体管的栅极的电阻值，以将该第二数据位元写入该第二存储晶体管，该第二选择晶体管的第一端耦接该第二存储晶体管的该栅极。
7.根据权利要求1所述的存储器装置，其中该第一选择晶体管还用以提供脉冲信号至该第一存储晶体管的该栅极，以及
该脉冲信号的电压准位大约为3到6伏特，且该脉冲信号具有该电压准位的时间长度大约为十到一百纳秒。
8.一种操作存储器装置的方法，其特征在于，包括：
将第一逻辑值或第二逻辑值写入第一存储晶体管，包括：
通过第一选择晶体管提供第一字线信号至该第一存储晶体管的栅极；
当该第一字线信号具有对应该第一逻辑值的第一电压准位时，改变该第一存储晶体管的该栅极至第一电阻值；以及
当该第一字线信号对应该第二逻辑值的第二电压准位时，维持该第一存储晶体管的该栅极于第二电阻值。
9.根据权利要求8所述的方法，其中，还包括:
在将该第一逻辑值或该第二逻辑值写入该第一存储晶体管之后，将该第一逻辑值或该第二逻辑值写入第二存储晶体管，包括：
通过该第一选择晶体管提供该第一字线信号至第二存储晶体管的栅极；
当该第一字线信号具有该第一电压准位时，改变该第二存储晶体管的该栅极至该第一电阻值；以及
当该第一字线信号具有该第二电压准位时，维持该第二存储晶体管的该栅极于该第二电阻值，
其中该第二存储晶体管的第一端耦接该第一存储晶体管的第一端。
10.根据权利要求8所述的方法，其中，还包括:
在将该第一逻辑值或该第二逻辑值写入该第一存储晶体管时，将该第一逻辑值或该第二逻辑值写入第二存储晶体管，包括：
通过第二选择晶体管提供第二字线信号至第二存储晶体管的栅极；
当该第一字线信号具有该第一电压准位时，改变该第二存储晶体管的该栅极至该第一电阻值；以及
当该第一字线信号具有该第二电压准位时，维持该第二存储晶体管的该栅极于该第二电阻值，
其中该第二存储晶体管的第一端耦接该第一存储晶体管的第一端。
11.根据权利要求8所述的方法，其中，还包括:
在将该第一逻辑值或该第二逻辑值写入该第一存储晶体管之后，读出该第一存储晶体管所存储的该第一逻辑值或该第二逻辑值，包括：
通过该第一存储晶体管产生第一电流，
其中该第一存储晶体管具有该第一逻辑值时，该第一电流具有第一电流准位，以及
该第一存储晶体管具有该第二逻辑值时，该第一电流具有不同于该第一电流准位的第二电流准位。
12.根据权利要求11所述的方法，其中，还包括:
在读出该第一存储晶体管所存储的该第一逻辑值或该第二逻辑值时，读出第二存储晶体管所存储的该第一逻辑值或该第二逻辑值，包括：
通过该第二存储晶体管产生第二电流，
其中该第一存储晶体管的第一端耦接该第二存储晶体管的第一端，
该第一电流流经该第一存储晶体管的该第一端及该第一存储晶体管的第二端，以及
该第二电流流经该第二存储晶体管的该第一端及该第二存储晶体管的第二端。
13.根据权利要求11所述的方法，其中，还包括:
在读出该第一存储晶体管所存储的该第一逻辑值或该第二逻辑值之后，读出第二存储晶体管所存储的该第一逻辑值或该第二逻辑值，包括：
通过该第二存储晶体管产生第二电流，
其中该第一存储晶体管的第一端耦接该第二存储晶体管的第一端，以及
该第一存储晶体管的控制端耦接该第二存储晶体管的控制端。
14.一种存储器装置，其特征在于，包括：
第一存储晶体管，用以依据第一字线信号存储第一数据位元，该第一存储晶体管的栅极用以连接到该第一字线信号；以及
第一选择晶体管，用以改变该第一存储晶体管的第一端的电压准位，以将该第一数据位元写入该第一存储晶体管，该第一选择晶体管的第一端耦接该第一存储晶体管的该第一端。
15.根据权利要求14所述的存储器装置，其中在该第一数据位元写入该第一存储晶体管时，该第一字线信号流经该第一存储晶体管的该栅极及该第一存储晶体管的该第一端。
16.根据权利要求14所述的存储器装置，其中
在该第一数据位元写入该第一存储晶体管时，当该第一字线信号具有第一电流准位时，该第一存储晶体管的该栅极维持在第一电阻值，以及
在该第一数据位元写入该第一存储晶体管时，当该第一字线信号具有大于该第一电流准位的第二电流准位时，该第一存储晶体管的该栅极被改变至大于该第一电阻值的第二电阻值。
17.根据权利要求14所述的存储器装置，其中该第一存储晶体管用以产生对应该第一数据位元的第一电流，以及
该第一电流流经该第一存储晶体管的第二端及该第一存储晶体管的该第一端。
18.根据权利要求14所述的存储器装置，其中，还包括：
第二存储晶体管，用以依据第二字线信号存储第二数据位元，该第二存储晶体管的栅极用以连接到该第二字线信号，该第二存储晶体管的第一端耦接该第一存储晶体管的该第一端，
其中该第一选择晶体管还用以改变该第二存储晶体管的该第一端的电压准位，以将该第二数据位元写入该第二存储晶体管。
19.根据权利要求14所述的存储器装置，其中，还包括：
第二存储晶体管，用以依据该第一字线信号存储第二数据位元，该第二存储晶体管的栅极用以连接到该第一字线信号；以及
第二选择晶体管，用以改变该第二存储晶体管的第一端的电压准位，以将该第二数据位元写入该第二存储晶体管，该第二选择晶体管的第一端耦接该第二存储晶体管的该第一端。
20.根据权利要求19所述的存储器装置，其中该第二存储晶体管的第二端耦接该第一存储晶体管的第二端，以及
该第一选择晶体管及该第二选择晶体管依序导通。
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KR100970383B1 (ko) * 2005-10-19 2010-07-15 후지쯔 가부시끼가이샤 불휘발성 반도체 기억 장치의 기입 방법
TWI608486B (zh) * 2010-09-13 2017-12-11 半導體能源研究所股份有限公司 半導體裝置
US9502114B1 (en) * 2015-11-14 2016-11-22 National Tsing Hua University Non-volatile ternary content-addressable memory with bi-directional voltage divider control and multi-step search
EP3580760A1 (en) * 2017-02-13 2019-12-18 Technion Research & Development Foundation Ltd. Resistive address decoder and virtually addressed memory
JP2019161056A (ja) * 2018-03-14 2019-09-19 東芝メモリ株式会社 不揮発性半導体記憶装置
US20200194668A1 (en) * 2018-12-14 2020-06-18 Sandisk Technologies Llc Interfacial resistive memory gate stack transistor cell and methods of manufacturing the same

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