CN116936572A - 功率半导体器件、功率模块、车辆及制备方法 - Google Patents

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Abstract

本申请实施例提供了一种功率半导体器件、功率模块、车辆及制备方法。包括：基底层具有正面，正面上设置有多个沟槽，沟槽中设置有绝缘介质层，绝缘介质层上设置有导电导体，且导电导体填充沟槽；基底层的子面对应的位置处设置有第一类型层，且第一类型层位于基底层中；子面具有第一注入区域以及第二注入区域，第一注入区域以及第二注入区域对应的位置处均设置有第二类型层，第二类型层位于基底层中；正面上设置有介质层，介质层上设置有第一开口以及第二开口，第一开口与第一注入区域位置相对，且第一注入区域设置有第三开口，第三开口与第一开口连通，第二开口与第二注入区域位置相对，第二注入区域对应的位置处设置有第三类型层。

Description

功率半导体器件、功率模块、车辆及制备方法
技术领域
本申请涉及功率半导体晶体管技术领域，具体涉及一种功率半导体器件、功率模块、车辆及功率半导体器件的制备方法。
背景技术
随着科技的发展，功率半导体器件的应用越来越广泛。通常功率半导体器件包括硅基底，之后在硅基底上先后形成沟槽和发射极开口，之后在硅基底上形成电极层。但功率半导体器件的抗浪涌的防护能力较差。
发明内容
本申请实施例提供了一种功率半导体器件、功率模块、车辆及功率半导体器件的制备方法，以解决相关技术中功率半导体器件的抗浪涌的防护能力较差的问题。
为了解决上述技术问题，本申请是这样实现的：
第一方面，本申请实施例提供了一种功率半导体器件，所述功率半导体器件包括：基底层；
所述基底层具有正面，所述正面上设置有多个沟槽，所述沟槽中设置有绝缘介质层，所述绝缘介质层上设置有导电导体，且所述导电导体填充所述沟槽；
所述基底层的子面对应的位置处设置有第一类型层，且所述第一类型层位于所述基底层中，所述子面为所述正面上除所述沟槽之外的面；所述子面具有第一注入区域以及第二注入区域，所述第一注入区域与所述第二注入区域间隔分布，所述第一注入区域以及所述第二注入区域对应的位置处均设置有第二类型层，所述第二类型层位于所述基底层中；
所述正面上设置有介质层，所述介质层上设置有第一开口以及第二开口，所述第一开口与所述第一注入区域位置相对，且所述第一注入区域设置有第三开口，所述第三开口与所述第一开口连通，所述第二开口与所述第二注入区域位置相对，所述第二注入区域对应的位置处设置有第三类型层，且所述第三类型层位于所述基底层中，所述第一类型层、所述第二类型层以及所述第三类型层层叠排布；
所述正面上设置有金属层，所述基底层的背面设置有电极层，所述基底层底的背面为与所述正面相背的表面。
可选地，所述第一开口、所述第二开口以及所述第三开口的形状均包括方形、圆形、三角形或者多边形中至少一种，其中，所述多边形为边数大于4的图形。
可选地，所述第一类型层包括P型杂质，所述第二类型层包括N型杂质，所述第三类型层包括P型杂质；
或者，所述第一类型层包括N型杂质，所述第二类型层包括P型杂质，所述第三类型层包括N型杂质。
可选地，所述沟槽的深度范围为2微米至10微米，所述第一类型层的深度小于所述沟槽的深度，所述第一类型层的深度为所述第一类型层远离所述正面的表面与所述正面之间的距离。
可选地，所述第一类型层的深度范围为0.5微米至5微米。
可选地，所述第三开口的深度大于所述第一注入区域中第二类型层的深度，所述第三开口中设置有所述第三类型层，且所述第三类型层与所述第一类型层层叠设置，所述第二类型层的深度为所述第二类型层远离所述正面的表面与所述正面之间的距离。
可选地，所述第三开口的深度范围为0.2微米至1微米。
可选地，所述第二注区域中的所述第三类型层的数量为多个，多个所述第三类型层在所述第二注入区域间隔分布，且一个所述第三类型层对应一个所述第二开口。
第二方面，本申请实施例提供了一种功率半导体模块，所述功率半导体模块包括上述第一方面中任一项所述的功率半导体器件。
第三方面，本申请实施例提供了一种车辆，所述车辆包括上述第二方面中所述的功率半导体模块。
第四方面，本申请实施例提供了一种功率半导体器件的制备方法，所述方法包括：
获取基底层，所述基底层具有待刻蚀面；
在所述基底层的待刻蚀面上形成多个沟槽；
在所述沟槽中形成绝缘介质层；
通过导电导体填充所述沟槽；
在子待刻蚀面上注入第一杂质，以使所述第一杂质在所述基底层中形成第一类型层，所述子待刻蚀面为所述待刻蚀面上除所述沟槽之外的面；
在所述子待刻蚀面上确定第一注入区域以及第二注入区域，并在所述第一注入区域以及所述第二注入区域中均注入第二杂质，以使所述第二杂质在所述基底层中形成第二类型层；
在所述待刻蚀面上形成介质层，所述介质层部分遮挡所述子待刻蚀面，且所述介质层遮挡所述导电导体；
蚀刻未被所述介质层遮挡的所述第一注入区域，以形成开口；
在所述开口中以及未被所述介质层遮挡的第二注入区域中均注入第一杂质，以使所述第一杂质在所述基底层中形成第三类型层；
在所述待刻蚀面上形成金属层，且在所述基底层的背面形成电极层，其中，所述基底层底的背面为与所述待刻蚀面相背的表面。
可选地，在蚀刻未被所述介质层遮挡的所述第一注入区域，以形成开口之后，所述方法还包括：
在所述开口中注入第一杂质，以使所述第一杂质在所述基底层中形成第三类型层。
可选地，所述在所述沟槽中形成绝缘介质层，包括：
在所述待刻蚀面以及所述沟槽中形成绝缘介质层；
蚀刻所述待刻蚀面上的绝缘介质层，以使所述绝缘介质层仅位于所述沟槽中。
可选地，所述在所述待刻蚀面上形成介质层，所述介质层部分遮挡所述子待刻蚀面，且遮挡所述导电导体，包括：
在所述待刻蚀面上形成介质层；
刻蚀所述第一注入区域对应的部分介质层，以使所述第一注入区域部分被所述介质层遮挡；
蚀刻所述第二注入区域对应的部分介质层，以使所述第二注入区域部分被所述介质层遮挡。
可选地，所述获取基底层，包括：
获取硅基底；
在所述硅基底的一个表面形成场氧化层；
蚀刻所述场氧化层，以使所述表面成为待刻蚀面。
可选地，在所述基底层的待刻蚀面上形成多个沟槽之前，所述方法还包括：
在所述待刻蚀面上形成掩膜；
所述在所述基底层的待刻蚀面上形成多个沟槽，包括：
同时蚀刻所述待刻蚀面以及所述掩膜，形成多个所述沟槽。
可选地，所述在基底层的背面形成电极层，包括：
在所述基底层的背面注入所述第二杂质，所述第二杂质形成电场终止层；
在所述基底层的背面注入所述第一杂质，所述第一杂质形成集电极层，所述集电极与所述电场终止层构成所述电极层。
可选地，所述在基底层的背面形成电极层，包括：
在所述基底层的背面注入所述第二杂质，所述第二杂质形成电场终止层，所述电场终止层构成所述电极层。
可选地，在所述基底层的背面注入的第二杂质的掺杂浓度为1014cm-3-1015cm-3。
可选地，在所述开口中以及未被所述介质层遮挡的第二注入区域中均注入的第一杂质的掺杂浓度为1016cm-3-1018cm-3。
在本申请实施例中，通过在基底层中设置有第一类型层，在第二注入区域设置有第二类型层，第二类型层位于基底层中，且在第二注入区域设置有第三类型层，第三类型层位于基底层中，即第一类型层、第二类型层以及第三类型层相当于在基底层中层叠设置，从而相当于第一类型层、第二类型层以及第三类型层形成TVS器件，即从而增加了功率半导体器件与TVS并联端之间的抗浪涌的防护能力，使得功率半导体器件在工作中过程中，若发生浪涌，能够通过该TVS泄放电流，从而保护功率半导体器件不受影响。
附图说明
图1表示本申请实施例提供的一种功率半导体器件的示意图；
图2表示本申请实施例提供的一种功率半导体器件制备方法的示意图；
图3表示本申请实施例提供的一种功率半导体器件加工过程的示意图之一；
图4表示本申请实施例提供的一种功率半导体器件加工过程的示意图之二；
图5表示本申请实施例提供的一种功率半导体器件加工过程的示意图之三；
图6表示本申请实施例提供的一种功率半导体器件加工过程的示意图之四；
图7表示本申请实施例提供的一种功率半导体器件加工过程的示意图之五；
图8表示本申请实施例提供的一种功率半导体器件加工过程的示意图之六；
图9表示本申请实施例提供的一种功率半导体器件加工过程的示意图之七；
图10表示本申请实施例提供的一种功率半导体器件加工过程的示意图之八；
图11表示本申请实施例提供的一种功率半导体器件加工过程的示意图之九；
图12表示本申请实施例提供的一种功率半导体器件加工过程的示意图之十；
图13表示本申请实施例提供的一种功率半导体器件加工过程的示意图之十一；
图14表示本申请实施例提供的另一种功率半导体器件制备方法的示意图。
附图说明：
10：基底层；101：正面；102：第三开口；11：绝缘介质层；12：导电导体；13：第一类型层；14：第二类型层；15：第三类型层；16：介质层；161：第一开口；162：第二开口；17：金属层；18：电极层。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本申请的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。
参照图1，示出了本申请实施例提供的一种功率半导体器件的示意图，如图1所示，该功率半导体器件包括：基底层10。
基底层10具有正面101，正面101上设置有多个沟槽，沟槽中设置有绝缘介质层11，绝缘介质层11上设置有导电导体12，且导电导体12填充沟槽。基底层10的子面对应的位置处设置有第一类型层13，且第一类型层13位于基底层10中，子面为正面101上除沟槽之外的面；子面具有第一注入区域以及第二注入区域，第一注入区域与第二注入区域间隔分布，第一注入区域以及第二注入区域对应的位置处均设置有第二类型层14，第二类型层14位于基底层10中。正面101上设置有介质层16，介质层上设置有第一开口161以及第二开口162，第一开口161与第一注入区域位置相对，且第一注入区域设置有第三开口102，第三开口102与第一开口161连通，第二开口162与第二注入区域位置相对。第二注入区域对应的位置处设置有第三类型层15，且第三类型层15位于基底层10中，第一类型层13、第二类型层14以及第三类型层15层叠排布。正面101上设置有金属层17，基底层10的背面设置有电极层18，基底层10的背面为与正面101相背的表面。
在本申请实施例中，通过在基底层10中设置有第一类型层13，在第二注入区域设置有第二类型层14，第二类型层14位于基底层10中，且在第二注入区域设置有第三类型层15，第三类型层15位于基底层10中，即第一类型层13、第二类型层14以及第三类型层15在基底层10中层叠设置，从而相当于第一类型层13、第二类型层14以及第三类型层15形成TVS器件，即相当于在功率半导体器件中集成TVS器件，从而增加了功率半导体器件的抗浪涌的防护能力，使得功率半导体器件在反向耐压工作状态时不会受到电路中浪涌的影响而导致功率半导体器件损坏，在功率半导体器件正向导通工作状态时，若发生浪涌，也能够通过该TVS泄放电流，从而保护功率半导体器件不受影响。
需要说明的是，TVS器件即瞬态抑制(Transient Voltage Suppressor，TVS)器件。
另外，在相关技术中，针对功率半导体器件，为了提高功率半导体器件的抗浪涌能力，通常使得功率半导体器件连接TVS器件，但这会导致功率半导体器件的体积较大。而在本申请实施例中，通过在基底层10中设置有第一类型层13，在第二注入区域设置有第二类型层14，第二类型层14位于基底层10中，且在第二注入区域设置有第三类型层15，第三类型层15位于基底层10，从而第一类型层13、第二类型层14以及第三类型层15形成TVS器件，即在功率半导体器件中集成TVS器件，从而避免功率半导体器件连接TVS器件，可以使得功率半导体器件的体积减小。另外，在本申请实施例中，相较于相关技术中使用分立的器件，本申请相当于在功率半导体器件中集成TVS器件，从而可以提高功率半导体器件的面积利用率。
另外，如图1所示，基底层101可以为数字401所指示的区域，绝缘介质层11可以为数字405所指示的区域，导电导体12可以为数字406所指示的区域，第一类型层13可以为数字407所指示的区域，第二类型层14可以为数字408所指示的区域，第三类型层15可以为数字412所指示的区域，介质层16可以为数字410所指示的区域，金属层17可以为数字413所指示的区域，第一注入区域以及第二注入区域均可以为数字407所在的区域在正面101上投影的区域。
另外，在本申请实施例中，导电导体12可以为多晶硅，当然，还可以为其他具有导电性能的器件，对此，本申请实施例在此不作限定。
另外，在本申请实施例中，第一开口161、第二开口162以及第三开口102的形状可以包括方形、圆形、三角形或者多边形中至少一种，其中，多边形为边数大于4的图形。
当第一开口161、第二开口162以及第三开口102的形状包括方形、圆形、三角形或多边形中至少一种时，此时，相当于开口可以具有多种形状，从而使得本申请提供的功率半导体器件的形式可以多样化。
例如，第一开口的形状可以为方形、第一开口的形状还可以为圆形，还可以为圆形与三角形的组合，还可以为三角形与多边形的组合。
需要说明的是，第一开口、第二开口以及第三开口的数量可以根据实际需要进行设定，且第一开口、第二开口以及第三开口的数量可以为多个，还可以为一个，对于具体数量，本申请实施例在此不作限定。
另外，在一些实施例中，第一类型层13包括P型杂质，第二类型层14包括N型杂质，第三类型层15包括P型杂质；或者，第一类型层13包括N型杂质，第二类型层14包括P型杂质，第三类型层15包括N型杂质。
当第一类型层13包括P型杂质，第二类型层14包括N型杂质，第三类型层15包括P型杂质时，此时，相当于形成PNP形式，其中，P型杂质对应的层相当于阳极，N型杂质对应的层相当于阴极。即第一类型层13相当于于阳极，第二类型层14与阴极，第三类型层15相当于阳极，从而可以增加功率半导体器件的抗浪涌的防护能力。
当第一类型层13包括N型杂质，第二类型层14包括P型杂质，第三类型层15包括N型杂质时，此时，相当于形成NPN形式，这种形式依然具有增加功率半导体器件的抗浪涌的防护能力。
另外，在一些实施例中，沟槽的深度范围为2微米至10微米，第一类型层161的深度小于沟槽的深度，第一类型层161的深度为第一类型层远离正面的表面与正面之间的距离。
当第一类型层161的深度小于沟槽的深度时，此时，如图1所述，沟槽可以隔绝沟槽两侧的第一类型层13，使得沟槽一侧的第一类型层13、第二类型层14以及第三类型层15形成的TVS器件可以被沟槽隔绝，避免该TVS器件与沟槽另一侧的第一类型层13导通，从而避免影响该TVS器件的性能的问题出现。
需要说明的是，沟槽的深度可以为2微米至10微米中任一数值，例如沟槽的深度可以2微米，还可以为3微米，还可以为5微米，还可以为8微米，还可以为10微米。
另外，在一些实施例中，第一类型层13的深度范围为0.5微米至5微米。
其中，第一类型层13的深度可以为0.5微米至5微米中任一数值，例如，第一类型层13的深度为0.5微米，还可以为1微米，还可以为2微米，还可以为3微米，还可以为4微米，还可以为5微米。
需要说明的是，第一类型层13的深度始终小于沟槽的深度，当沟槽的深度为2微米时，第一类型层13的深度为小于2微米的任一数值。
另外，在一些实施例中，第三开口102的深度大于第一注入区域中第二类型层14的深度，第三开口102中设置有第三类型层15，且第三类型层15与第一类型层13层叠设置，第二类型层14的深度为第二类型层14远离正面的表面与正面之间的距离。
当第三开口102的深度大于第一注入区域中第二类型层14的深度，且第三开口102中设置第三类型层15，如图1所示，可以使得金属层17分别与第一注入区域中的第二类型层14以及第三类型层15接触，便于金属层17对其进行导电。例如，如图1所述，第一注入区域中第二类型层14可以为数字408所在的区域，第一注入区域中的第三类型层15可以为数字411所在的区域。
另外，在一些实施例中，第三开口102的深度范围为0.2微米至1微米。
其中，第三开口102的深度可以为0.2微米至1微米中任一数值，例如，第三开口102的深度为0.2微米、还可以为0.3微米，还可以为0.4微米，还可以为0.8微米，还可以为1微米。
另外，在一些实施例中，第二注入区域中的第三类型层15的数量为多个，多个第三类型层15在第二注入区域间隔分布，且一个第三类型层15对应一个第二开口162。
当多个第三类型层15在第二注入区域间隔分布，且一个第三类型层15对应一个第二开口162时，此时，每个第三类型层15均可以与金属层17接触，从而与金属层17导通。
例如，如图1所示，第二注入区域中的第三类型层15可以为数字412所在的区域，该第三类型层15可以与金属层17导通。
在本申请实施例中，通过在基底层10中设置有第一类型层13，在第二注入区域设置有第二类型层14，第二类型层14位于基底层10中，且在第二注入区域设置有第三类型层15，第三类型层15位于基底层10中，即第一类型层13、第二类型层14以及第三类型层15相当于在基底层10中层叠设置，从而相当于第一类型层13、第二类型层14以及第三类型层15形成TVS器件，即相当于在功率半导体器件中集成TVS器件，从而增加了功率半导体器件与TVS并联端之间的抗浪涌的防护能力，使得功率半导体器件在工作中过程中，若发生浪涌，能够通过该TVS泄放电流，从而保护功率半导体器件不受影响。
需要说明的是，通过设置第一开口161、第二开口162以及第三开口102，使得第一注入区域以及第二注入区域中的第三类型层均与金属层连通，从而相当于TVS于功率半导体器件中的电极并联。
另外，在本申请实施例中，若功率半导体器件为绝缘栅双极型晶体管(InsulatedGate Bipolar Transistor，IGBT)，则相当于在IGBT中集成TVS，此时，通过集成TVS，可以增加IGBT的发射极和集电极之间的抗浪涌防护能力。若功率半导体器件为金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)，则相当于在MOS中集成TVS，此时，通过集成TVS，可以增加MOS的漏极和源极之间的抗浪涌防护能力。
本申请实施例提供了一种功率半导体模块，该功率半导体模块由上述实施例中任一实施例中的功率半导体器件。
在本申请实施例中，通过在基底层10中设置有第一类型层13，在第二注入区域设置有第二类型层14，第二类型层14位于基底层10中，且在第二注入区域设置有第三类型层15，第三类型层15位于基底层10中，即第一类型层13、第二类型层14以及第三类型层15相当于在基底层10中层叠设置，从而相当于第一类型层13、第二类型层14以及第三类型层15形成TVS器件，即相当于在功率半导体器件中集成TVS器件，从而增加了功率半导体器件与TVS并联端之间的抗浪涌的防护能力，使得功率半导体器件在工作中过程中，若发生浪涌，能够通过该TVS泄放电流，从而保护功率半导体器件不受影响。
本申请实施例提供了一种车辆，该车辆包括上述实施例中的功率半导体模块。
参照图2，示出了本申请实施例提供的一种功率半导体器件制备方法的流程图；如图2所示，该功率半导体器件制备方法包括：
步骤201：获取基底层，基底层具有待刻蚀面。
通常，在加工功率半导体器件之前，需要获取基底层，基底层可以作为初始材料，从而对基底层进行相应的加工，最终形成功率半导体器件。
另外，步骤201的实现方式可以为：获取硅基底；在硅基底的一个表面形成场氧化层；蚀刻场氧化层，以使表面成为待刻蚀面。
其中，硅基底可以为区熔硅，且硅基底具有导电性能。
另外，由于硅基底本质是硅，因此，可以通过外延生长工艺在硅基底的一个表面上生长场氧化层，从而在硅基底的一个表面上形成场氧化层。需要说明的是，硅基底的这个表面可以对应功率半导体器件的有源区，此时，相当于针对有源区进行加工。当功率半导体器件为绝缘栅双极型晶体管时，此时，相当于针对绝缘栅双极型晶体管的有源区进行加工。
需要说明的是，在本申请实施例中，场氧化层的厚度为0.5微米-2微米中任一数值，例如，场氧化层的厚度可以为0.5微米，还可以为1微米，还可以为1微米，还可以为2微米。
另外，可以湿法蚀刻场氧化层，即将待刻蚀面上的场氧化层通过湿法蚀刻工艺蚀刻，使得待刻蚀面上没有场氧化层。湿法蚀刻工艺本质是通过化学药剂进行腐蚀，从而形成刻蚀的效果。
例如，如图3示，基底层为图中401表示的区域，场氧化层为图中402表示的区域，待刻蚀面为图中101所指示的面。
步骤102：在基底层的待刻蚀面上形成多个沟槽。
其中，可以采用干法刻蚀工艺刻蚀基底层的待刻蚀面，从而在待刻蚀面上形成多个沟槽。干法刻蚀工艺实质上是通过光刻工艺进行刻蚀。另外，多个沟槽相互间隔，即相邻两个沟槽之间具有一定的距离。
另外，为了便于在待刻蚀面上形成多个沟槽，在步骤102之前，功率半导体器件制备方法还可以包括：在待刻蚀面上形成掩膜；此时，蚀刻基底层的待刻蚀面，以形成多个沟槽的实现方式可以为：同时蚀刻待刻蚀面以及掩膜，形成多个沟槽。
其中，在待刻蚀面上形成掩膜的实现方式可以为：在待刻蚀面通过淀积工艺在待刻蚀面上淀积第二介质，使得第二介质形成第二介质层，第二介质层便可以作为掩膜。其中，掩膜指的是覆盖特定图像或物体的膜层，且掩膜上设置有选定的图形，即通过掩膜可以遮挡部分待刻蚀面。在待刻蚀面上形成掩膜时，此时，由于掩膜的作用，可以直接在待刻蚀面上进行刻蚀，同时形成发射极接触孔以及沟槽。也即是，在待刻蚀面上形成掩膜，之后在待刻蚀面上刻蚀沟槽时，可以直接针对待刻蚀面进行刻蚀，同时可以便于在待刻蚀面上刻蚀沟槽。其中，掩膜实质上起到指引在待刻蚀面上的何处进行刻蚀的作用。
需要说明的是，第二介质的材质可以为二氧化硅或氮化硅。当然，第二介质还可以为其他材质，对此，本申请实施例在此不作限定。
例如，如图4所示，掩膜为图中403所表示的区域，即在待刻蚀面上形成掩膜。如图5所示，同时刻蚀掩膜以及待刻蚀面，形成沟槽20。
步骤103：在沟槽中形成绝缘介质层。
其中，步骤103的实现方式可以为：通过外延工艺在沟槽中形成绝缘介质层，即在沟槽中可以通过外延工艺生长绝缘介质层。
另外，步骤103的实现方式还可以为：蚀刻待刻蚀面上的掩膜，在待刻蚀面以及沟槽中形成绝缘介质层；蚀刻待刻蚀面上的绝缘介质层，以使绝缘介质层仅位于沟槽中。
由于在通过外延工艺外延生长绝缘介质层时，通常会在待刻蚀面上以及构成沟槽中均生长处绝缘介质层，即通过外延生长工艺可以在待刻蚀面以及沟槽中形成绝缘介质层，但待刻蚀面上的绝缘介质层并不需要，因此，可以通过湿法刻蚀工艺蚀刻待刻蚀面上的绝缘介质层，以露出待刻蚀面，从而使得绝缘介质层仅位于沟槽中。
需要说明的是，在本申请实施例中，绝缘介质层的厚度可以为20纳米-200纳米中任一数值。例如，绝缘介质层的厚度可以为20纳米，还可以为50纳米，还可以为100纳米，还可以为150纳米，还可以为200纳米。
例如，如图5和图6所示，蚀刻待刻蚀面上的掩膜，之后在待刻蚀面以及沟槽20中外延生长绝缘介质层，绝缘介质层为图6中404所表示的区域。
另外，在本申请实施例中，绝缘介质层可以为栅极氧化层，当然，还可以为其他具有绝缘性能的材质形成的层，对此，本申请实施例在此不作限定。
步骤104：通过导电导体填充沟槽。
其中，可以通过淀积工艺，在沟槽中淀积导电导体，从而使得导电导体可以填充沟槽。
需要说明的是，由于在沟槽中生长场氧化层，因此，在通过导电导体填充沟槽时，实质是在沟槽中的场氧化层上淀积导电导体，使得导电导体将沟槽填充。另外，导电导体的厚度可以为0.5微米-2微米中任一数值。例如，导电导体的厚度可以为0.5微米，还可以为1微米，还可以为1.5微米。还可以为2微米。其中，导电导体可以为多晶硅，当然，导电导体还可以为其他类型具有导电性能的导体，对此，本申请实施例在此不作限定。
另外，在通过淀积工艺淀积导电导体时，此时，导电导体可能会凸出于待刻蚀面，从而在沟槽中淀积了导电导体之后，可以通过干法刻蚀工艺刻蚀导电导体，以使导电导体最终与待刻蚀面平齐，即导电导体只将沟槽填充，导电导体并不凸出于待刻蚀面。
另外，在本申请实施例中，在待刻蚀面以及沟槽中形成绝缘介质层，之后可以通过导电导体填充沟槽，之后刻蚀导电导体以及绝缘介质层，即刻蚀待刻蚀面上的场氧化层，以露出待刻蚀面，且刻蚀沟槽中的导电导体，使得导电导体与待刻蚀面平齐。
例如，如图7所示，在沟槽中填充导电导体，导电导体为图中406所示的区域，之后刻蚀导电导体以及绝缘介质层，以露出待刻蚀面，且使得导电导体与待刻蚀面平齐。
步骤105：在子待刻蚀面上注入第一杂质，以使第一杂质在基底层中形成第一类型层，子待刻蚀面为待刻蚀面上除沟槽之外的面。
其中，可以在子刻蚀面上通过自对准工艺注入第一杂质，之后可以采用高温退火工艺，即将基底层放置在高温环境中，且放置第一预设时长，第一杂质便可以进入在基底层内部，且形成第一类型层。其中，第一杂质可以为P型杂质，P型杂质可以硼元素，当然，还可以为其他元素，比如铝元素。且第一杂质的掺杂浓度可以为1016cm-3-1019cm-3，掺杂浓度相当于注入剂量。另外，在本申请实施例中，高温环境指的温度处于为900度-1200度之间的环境，即基底层所处的环境的温度处于900度-1200度之间。
另外，在第一杂质时，在将基底层放置在高温环境下，可以使得第一杂质在进入基底层之后，即第一杂质在进入硅中之后，硼元素可以在硅中扩散，便于第一杂质形成第一类型层。另外，在硼元素在硅中扩散时，相当于对第一杂质进行高温激活，使得该区域能够表现出第一杂质特性，从而该区域可以提供空穴载流子参与导电。
例如，如图8所示，在子待刻蚀面上注入第一杂质，形成第一类型层，第一类型层为图中407所示的区域。
步骤106：在子待刻蚀面上确定第一注入区域以及第二注入区域，并在第一注入区域以及第二注入区域中均注入第二杂质，以使第二杂质在基底层中形成第二类型层。
其中，制作功率半导体器件的过程中，可以预先规划出第一注入区域以及第二注入区域，从而可以在子刻蚀面上确定出第一注入区域以及第二注入区域。之后可以在第一注入区域以及第二注入区域中通过自对准工艺注入第二杂质，且采用高温退火工艺，即将基底层放置在高温环境中，且放置第二预设时长，第二杂质便可以进入基底层的内部，形成类型层。其中，第二杂质可以为N型杂质，N型杂质可以为磷元素，当然，还可以为其他元素。且第二杂质的掺杂浓度可以为1014cm-3-1015cm-3。另外，在本申请实施例中，在注入第二杂质时，基底层所处的环境的温度可以处于700度-1100度之间。
另外，在注入第二杂质时，在将基底层放置在高温环境下，可以使得第二杂质在进入基底层之后，即第二杂质在进入硅中之后，磷元素可以在硅中扩散，便于第二杂质形成类型层。另外，在磷元素在硅中扩散时，相当于对第二杂质进行高温激活，激活后的第二杂质能够在基底层中提供电子作为载流子参与导电。
例如，如图9所示，第一注入区域为408所处的区域，在第一注入区域中注入第二杂质形成类型层，第二类型层为408所表示的层。第二注入区域为409所处的区域，在第二注入区域中注入第二杂质形成第二类型层，第二类型层为409所表示的层。
步骤107：在待刻蚀面上形成介质层，介质层部分遮挡子待刻蚀面，且介质层遮挡导电导体。
其中，可以通过淀积工艺在待刻蚀面上淀积绝缘介质，使得绝缘介质形成介质层，介质层可以遮挡导电导体以及子待刻蚀面。另外，由于导电导体具有导电的性能，因此，在介质层遮挡导电导体之后，介质层可以避免导电导体与其他可导电的结构接触，从而影响最终形成的功率半导体器件的性能的问题出现。
具体的，步骤107的实现方式可以为：在待刻蚀面上形成介质层；刻蚀第一注入区域对应的部分介质层，以使第一注入区域部分被介质层遮挡；蚀刻第二注入区域对应的部分介质层，以使第二注入区域部分被介质层遮挡。
其中，可以通过淀积工艺在待刻蚀面上淀积绝缘介质，使得绝缘介质形成介质层。之后通过湿法刻蚀工艺或者干法刻蚀工艺刻蚀第一注入区域对应的部分介质层，即将与第一注入区域对应的部分介质层被刻蚀，使得第一注入区域部分被介质层遮挡，第一注入区域部分外露于介质层。之后通过湿法刻蚀工艺或者干法刻蚀工艺蚀刻第二注入区域对应的部分介质层，即将与第二注入区域对应的部分介质层被刻蚀，使得第二注入区域部分被介质层遮挡，第二注入区域部分外露于介质层。
需要说明的是，介质层的厚度可以为0.1微米-3微米中任一数值，例如，介质层的厚度可以为0.1微米，还可以为0.5微米。还可以为1微米，还可以为1.5微米，还可以为2微米。还可以为2.5微米。还可以为3微米。
另外，在导电导体上形成介质层之后，但发射极接触孔被第一介质填充，不利于后续在发射极接触孔填充其他组成功率半导体器件的材质，从而在步骤105之后，绝缘栅双极性晶体管制备方法还可以包括：蚀刻第一介质，以露出发射极接触孔。
其中，可以采用光刻工艺刻蚀第一介质，以露出发射极接触孔，还可以通过湿法刻蚀工艺刻蚀第一介质，以露出发射极接触孔。湿法蚀刻工艺本质是通过化学药剂进行腐蚀，从而形成刻蚀的效果。
在蚀刻第一介质之后，发射极接触孔便可以不被第一介质填充，从而可以在发射极接触孔填充其他组成功率半导体器件的材质，有利于加工功率半导体器件。
步骤108：蚀刻未被介质层遮挡的第一注入区域，以形成开口。
其中，可以通过干法刻蚀工艺刻蚀未被介质层遮挡的第一注入区域，即通过光刻工艺刻蚀未被介质层遮挡的第一注入区域，从而可以形成开口。
需要说明的是，在形成开口时，开口会贯穿第二类型层，即开口的深度大于第二类型层，开口的底部位于第一类型层中。
例如，如图10所示，介质层为图中410所表示的区域，刻蚀第一注入区域对应的部分介质层，以使第一注入区域部分被介质层遮挡；蚀刻第二注入区域对应的部分介质层，以使第二注入区域部分被介质层遮挡，之后蚀刻未被介质层遮挡的第一注入区域，形成开口30。
另外，在一些实现方式中，在步骤108之后，功率半导体器件的制备方法还可以包括：在开口中注入第一杂质，以使第一杂质在基底层中形成第三类型层。
其中，可以在开口中通过自对准工艺注入第一杂质，之后可以采用高温退火工艺，即将基底层放置在高温环境中，且放置第三预设时长，第一杂质便可以进入在基底层内部，且形成第三类型层。其中，第一杂质可以为硼元素。且第一杂质的掺杂浓度可以为1016cm-3-1018cm-3，掺杂浓度相当于注入剂量。另外，在本申请实施例中，高温环境指的温度处于为900度-1200度之间的环境，即基底层所处的环境的温度处于900度-1200度之间。
步骤109：在未被介质层遮挡的第二注入区域中注入第一杂质，以使第一杂质在基底层中形成第三类型层。
其中，可以在未被介质层遮挡的第二注入区域中通过自对准工艺注入第一杂质，之后可以采用高温退火工艺，即将基底层放置在高温环境中，且放置第三预设时长，第一杂质便可以进入在基底层内部，且形成第三类型层。其中，第一杂质可以为硼元素。且第一杂质的掺杂浓度可以为1016cm-3-1018cm-3，掺杂浓度相当于注入剂量。另外，在本申请实施例中，高温环境指的温度处于为900度-1200度之间的环境，即基底层所处的环境的温度处于900度-1200度之间。
另外，在第一杂质时，在将基底层放置在高温环境下，可以使得第一杂质在进入基底层之后，即第一杂质在进入硅中之后，硼元素可以在硅中扩散，便于第一杂质形成第二类型层。另外，在硼元素在硅中扩散时，相当于对第一杂质进行高温激活，使得第一杂质可以在硅中扩散。
例如，如图10所示，在开口中以及未被介质层遮挡的第二注入区域中均注入第一杂质，以使第一杂质在基底层中形成第三类型层，开口中形成的第三类型层为图中411所表示的区域，第二注入区域中形成的第二类型层为图中412所表示的区域。
步骤100：在待刻蚀面上形成金属层，且在基底层的背面形成电极层，其中，基底层底的背面为与待刻蚀面相背的表面。
其中，可以通过淀积工艺在待刻蚀面上淀积金属，淀积在待刻蚀面上的金属便可以形成金属层。另外，在待刻蚀面淀积金属以形成金属层时，会在待刻蚀面上淀积金属，从而形成的金属层可以填充开口，金属层会与在沟槽位置处的介质层接触，金属层还会与第二注入区域的第二类型层接触。当金属层与介质层接触时，此时，介质层便可以隔绝金属层与导电导体，避免导电导体与金属层之间导电的问题出现。
需要说明的是，金属层的厚度可以为1微米-10微米中任一数值。例如，金属层的厚度可以为1微米，还可以为3微米，还可以为5微米，还可以为8微米，还可以为10微米。
例如，如图11所示，在待刻蚀面上形成金属层，金属层为图中413所示的区域。
另外，金属层中金属的材质可以为铝，当然，还可以为其他金属，比如银，对此，本申请实施例在此不作限定。
另外，在基底层的背面形成电极层的实现方式可以为：在基底层的背面注入第二杂质，第二杂质形成电场终止层；在基底层的背面注入第一杂质，第一杂质形成集电极层。
在背面上注入第二杂质时，可以采用高温退火工艺，即将基底层放置在高温环境中，且放置第四预设时长，第二杂质便可以进入在基底层内部，且形成第二杂质层，此时，第二杂质层相当于电场终止层。其中，第二杂质可以为磷元素。另外，在本申请实施例中，在注入第二杂质时，基底层所处的环境的温度可以处于700度-1100度之间。另外，在基底层的背面注入的第二杂质的掺杂浓度为1014cm-3-1015cm-3。
另外，在注入第二杂质之后，可以继续在背面注入第一杂质。在背面注入第一杂质时，同样可以采用高温退火工艺，即将基底层放置在高温环境中，且放置第五预设时长，第一杂质便可以进入基底层的内部，形成第一杂质层，此时，第一杂质层相当于集电极层。其中，第一杂质可以为硼元素，当然，还可以为其他元素，比如砷元素。另外，在本申请实施例中，在注入第一杂质时，基底层所处的环境的温度可以处于900度-1200度之间。
另外，在注入第二杂质以及第一杂质时，在将基底层放置在高温环境下，可以使得第二杂质在进入基底层之后，即第二杂质在进入硅中之后，磷元素可以在硅中扩散，便于第二杂质形成第二杂质层。同理，还可以使得第一杂质在进入基底层之后，即第一杂质在进入硅中之后，硼元素可以在硅中扩散，便于第一杂质形成第一杂质层。另外，在硼元素在硅中扩散时，相当于对第一杂质进行高温激活，使得该区域能够表现出第一杂质特性，提供空穴载流子参与导电。
另外，在基底层的背面注入第二杂质之前，还可以减薄基底层的厚度，即可以通过研磨基底层的背面，使得基底层的厚度减小。在减薄基底层的厚度之后，可以在基底层的背面注入第二杂质。
例如，如图12所示，在基底层的背面40注入第二杂质，形成电场终止层，电场终止层为图中414所表示的区域。在基底层的背面注入第一杂质，形成集电极层，集电极层为图中415所表示的区域。
另外，在基底层的背面形成电极层的实现方式还可以为：在基底层的背面注入第二杂质，第二杂质形成电场终止层。
在背面上注入第二杂质时，可以采用高温退火工艺，即将基底层放置在高温环境中，且放置第四预设时长，第二杂质便可以进入在基底层内部，且形成第二杂质层，此时，第二杂质层相当于电场终止层。其中，第二杂质可以为磷元素。另外，在本申请实施例中，在注入第二杂质时，基底层所处的环境的温度可以处于700度-1100度之间。在基底层的背面注入的第二杂质的掺杂浓度为1014cm-3-1015cm-3。
另外，在注入第二杂质时，在将基底层放置在高温环境下，可以使得第二杂质在进入基底层之后，即第二杂质在进入硅中之后，磷元素可以在硅中扩散，便于第二杂质形成第二杂质层。另外，在磷元素在硅中扩散时，相当于对第二杂质进行高温激活，激活后的第二杂质能够在基底中提供电子作为载流子参与导电。
例如，如图13所示，在基底层的背面40注入第二杂质，形成电场终止层，电场终止层为图中414所表示的区域。
另外，在基底层的背面注入第二杂质之前，还可以减薄基底层的厚度，即可以通过研磨基底层的背面，使得基底层的厚度减小。在减薄基底层的厚度之后，可以在基底层的背面注入第二杂质。
另外，在本申请实施例中，经过步骤101至步骤110加工形成的功率半导体器件，该绝缘栅极双极型晶体管具有基底层，且基底层具有待刻蚀面以及背面，基底层的背面具有N型介质层以及P型介质层，即如图12所示的绝缘栅极双极型晶体管，待刻蚀面上具有间隔设置的沟槽，沟槽中层叠设置有场氧化层以及导电导体，两个沟槽之间具有开口，开口贯穿基底层靠近待刻蚀面的N型杂质层。另外，沟槽贯穿靠近待刻蚀面的N型杂质层以及P型杂质层。另外，第二注入区域中的第一类型层、第二类型层以及第三类型层组成一个PNP的双向二极管结构，利用该双向二极管的反向击穿特性，可以使得加工形成的绝缘栅双极型晶体管的发射极以及集电极两端在电路中承受或反向浪涌时能够迅速使电压钳位在安全电压下，其中，绝缘栅双极型晶体管的发射极为开口处的第二类型层，集电极为基底层背面的集电极层。
其中，第二注入区域中的第三类型层、第二类型层以及第一类型层可以作为一个瞬态抑制二极管(TVS)，其中，第三类型层可以作为瞬态抑制二极管的P+阳极，且第三类型层与金属层接触从而形成欧姆接触，可以降低接触电阻，且通过金属层，可以使得TVS与发射极并联，发射极为开口中的第一类型层以及第二类型层。另外，沟槽侧边的第一类型层、沟槽中的导电导体以及绝缘介质层共同组成MOS开关结构。MOS开关结构在功率半导体器件中起到开关作用，是功率半导体器件工作时的主要特性。另外，导电导体上的介质层可以隔绝导电导体以及金属层，避免导电导体与金属层接触，防止最终形成的功率半导体器件的栅极上无法加上电压，导致无法开启栅极与发射极之间的沟道。其中，沟槽中的导电导体形成栅极。
开口处的第二类型层作为最终形成的功率半导体器件的发射极，在功率半导体器件导通时提供电子电流。开口处的第二类型层与金属层接触，起到降低接触电阻，以及降低MOS结构中寄生三极管的基极与发射极间压降，抑制寄生三极管放大，从而提高功率半导体器件抗闩锁的能力的作用。另外，基底层背面的N型介质层，能够使得功率半导体器件反偏时的电场截至在基底层内。另外，可以使得基底层设计的更薄，防止电场穿通至集电极层导致耐压降低，并且能够优化集电极层少子的注入效率，改善开关特性。另外，集电极层与背面集电极金属相连接形成欧姆接触，作为功率半导体器件的集电极，为功率半导体器件导通工作时提供空穴电流，其空穴注入到上方的第二N型介质层，即靠近待刻蚀面的N型介质层，可以提高其区域的载流子浓度，降低导通电阻。
另外，当基底层的背面只有N型介质层时，即基底层的背面不注入P型介质层，即如图13所示的功率半导体器件，此时，经过步骤101至步骤110加工形成的绝缘栅双极型晶体管为一种MOS结构，该MOS结构中第二注入区域中的第一类型层、第二类型层以及第三类型层组成一个PNP的双向二极管结构，利用其二极管反向击穿特性，使MOS结构的源极以及漏极这两端在电路中承受正向或反向浪涌时能够迅速使电压钳位在安全电压下，其中，源极为基底层中的开口处的N型介质层组成，漏极为基底层背面的第二杂质层组成，即基底层背面的电场终止层组成。源极在功率半导体器件导通时提供电子电流。第三类型层与金属层接触形成欧姆接触，起到降低接触电阻，以及提高绝缘栅双极型二极管抗雪崩的能力的作用。背面的N型介质层作为漏极，与背面漏极金属相连接形成欧姆接触，为MOS导通工作时提供电子电流。
需要说明的是，在本申请实施例中，基底层可以为具有导电性能的衬底，且基底层中导电介质的掺杂浓度为1013cm-3-1015cm-3中任一数值。
还需要说明的是，在本申请实施例中，第一杂质与第二杂质的类型不同，即当第一杂质为N型杂质时，第二杂质为P型杂质，当第一杂质为P型杂质时，第二杂质为N型杂质。
在本申请实施例中，获取基底层，基底层具有待刻蚀面；在基底层的待刻蚀面上形成多个沟槽；在沟槽中形成绝缘介质层；通过导电导体填充沟槽；在子待刻蚀面上注入第一杂质，以使第一杂质在基底层中形成第一类型层，子待刻蚀面为待刻蚀面上除沟槽之外的面；在子待刻蚀面上确定第一注入区域以及第二注入区域，并在第一注入区域以及第二注入区域中均注入第二杂质，以使第二杂质在基底层中形成第二类型层；在待刻蚀面上形成介质层，介质层部分遮挡子待刻蚀面，且介质层遮挡导电导体；蚀刻未被介质层遮挡的第一注入区域，以形成开口；在未被介质层遮挡的第二注入区域中注入第一杂质，以使第一杂质在基底层中形成第三类型层；在待刻蚀面上形成金属层，且在基底层的背面形成电极层。也即是，在本申请实施例中，第二注入区域的第一类型层、第二类型层以及第三类型层相当于TVS器件，即相当于在功率半导体器件中集成TVS器件，从而增加了功率半导体器件与TVS并联端之间的抗浪涌的防护能力，使得功率半导体器件在工作中过程中，若发生浪涌，能够通过该TVS泄放电流，从而保护功率半导体器件不受影响。
参照图14，示出了本申请实施例提供的另一种功率半导体器件制备方法的流程图，如图14所示，该方法包括：
步骤201：获取基底层，基底层具有待刻蚀面。
步骤202：在待刻蚀面上形成掩膜。
步骤203：同时蚀刻待刻蚀面以及掩膜，形成多个沟槽。
步骤204：在待刻蚀面以及沟槽中形成绝缘介质层。
步骤205：蚀刻待刻蚀面上的绝缘介质层，以使绝缘介质层仅位于沟槽中。
步骤206：通过导电导体填充沟槽。
步骤207：在子待刻蚀面上注入第一杂质，以使第一杂质在基底层中形成第一类型层，子待刻蚀面为待刻蚀面上除沟槽之外的面。
步骤208：在子待刻蚀面上确定第一注入区域以及第二注入区域，并在第一注入区域以及第二注入区域中均注入第二杂质，以使第二杂质在基底层中形成第二类型层。
步骤209：在待刻蚀面上形成介质层。
步骤210：刻蚀第一注入区域对应的部分介质层，以使第一注入区域部分被介质层遮挡。
步骤211：蚀刻第二注入区域对应的部分介质层，以使第二注入区域部分被介质层遮挡。
步骤212：蚀刻未被介质层遮挡的第一注入区域，以形成开口。
步骤213：在开口中以及未被介质层遮挡的第二注入区域中均注入第一杂质，以使第一杂质在基底层中形成第三类型层。
步骤214：在待刻蚀面上形成金属层，且在基底层的背面形成电极层，其中，基底层底的背面为与待刻蚀面相背的表面。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
尽管已描述了本申请实施例的可选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括可选实施例以及落入本申请实施例范围的所有变更和修改。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体与另一个实体区分开来，而不一定要求或者暗示这些实体之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的物品或者终端设备中还存在另外的相同要素。
以上对本申请所提供的技术方案进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，同时，对于本领域的一般技术人员，依据本申请的原理及实现方式，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本申请的限制。

Claims (20)

1.一种功率半导体器件，其特征在于，所述功率半导体器件包括：基底层；
所述基底层具有正面，所述正面上设置有多个沟槽，所述沟槽中设置有绝缘介质层，所述绝缘介质层上设置有导电导体，且所述导电导体填充所述沟槽；
所述基底层的子面对应的位置处设置有第一类型层，且所述第一类型层位于所述基底层中，所述子面为所述正面上除所述沟槽之外的面；所述子面具有第一注入区域以及第二注入区域，所述第一注入区域与所述第二注入区域间隔分布，所述第一注入区域以及所述第二注入区域对应的位置处均设置有第二类型层，所述第二类型层位于所述基底层中；
所述正面上设置有介质层，所述介质层上设置有第一开口以及第二开口，所述第一开口与所述第一注入区域位置相对，且所述第一注入区域设置有第三开口，所述第三开口与所述第一开口连通，所述第二开口与所述第二注入区域位置相对，所述第二注入区域对应的位置处设置有第三类型层，且所述第三类型层位于所述基底层中，所述第一类型层、所述第二类型层以及所述第三类型层层叠排布；
所述正面上设置有金属层，所述基底层的背面设置有电极层，所述基底层底的背面为与所述正面相背的表面。
2.根据权利要求1所述的功率半导体器件，其特征在于，所述第一开口、所述第二开口以及所述第三开口的形状均包括方形、圆形、三角形或者多边形中至少一种，其中，所述多边形为边数大于4的图形。
3.根据权利要求1所述的功率半导体器件，其特征在于，所述第一类型层包括P型杂质，所述第二类型层包括N型杂质，所述第三类型层包括P型杂质；
或者，所述第一类型层包括N型杂质，所述第二类型层包括P型杂质，所述第三类型层包括N型杂质。
4.根据权利要求1所述的功率半导体器件，其特征在于，所述沟槽的深度范围为2微米至10微米，所述第一类型层的深度小于所述沟槽的深度，所述第一类型层的深度为所述第一类型层远离所述正面的表面与所述正面之间的距离。
5.根据权利要求4所述的功率半导体器件，其特征在于，所述第一类型层的深度范围为0.5微米至5微米。
6.根据权利要求1所述的功率半导体器件，其特征在于，所述第三开口的深度大于所述第一注入区域中第二类型层的深度，所述第三开口中设置有所述第三类型层，且所述第三类型层与所述第一类型层层叠设置，所述第二类型层的深度为所述第二类型层远离所述正面的表面与所述正面之间的距离。
7.根据权利要求6所述的功率半导体器件，其特征在于，所述第三开口的深度范围为0.2微米至1微米。
8.根据权利要求1所述的功率半导体器件，其特征在于，所述第二注区域中的所述第三类型层的数量为多个，多个所述第三类型层在所述第二注入区域间隔分布，且一个所述第三类型层对应一个所述第二开口。
9.一种功率半导体模块，其特征在于，所述功率半导体模块包括权利要求1-8中任一项所述的功率半导体器件。
10.一种车辆，其特征在于，所述车辆包括权利要求9中所述的功率半导体模块。
11.一种功率半导体器件的制备方法，其特征在于，所述方法包括：
获取基底层，所述基底层具有待刻蚀面；
在所述基底层的待刻蚀面上形成多个沟槽；
在所述沟槽中形成绝缘介质层；
通过导电导体填充所述沟槽；
在子待刻蚀面上注入第一杂质，以使所述第一杂质在所述基底层中形成第一类型层，所述子待刻蚀面为所述待刻蚀面上除所述沟槽之外的面；
在所述子待刻蚀面上确定第一注入区域以及第二注入区域，并在所述第一注入区域以及所述第二注入区域中均注入第二杂质，以使所述第二杂质在所述基底层中形成第二类型层；
在所述待刻蚀面上形成介质层，所述介质层部分遮挡所述子待刻蚀面，且所述介质层遮挡所述导电导体；
蚀刻未被所述介质层遮挡的所述第一注入区域，以形成开口；
在未被所述介质层遮挡的第二注入区域中均注入第一杂质，以使所述第一杂质在所述基底层中形成第三类型层；
在所述待刻蚀面上形成金属层，且在所述基底层的背面形成电极层，其中，所述基底层底的背面为与所述待刻蚀面相背的表面。
12.根据权利要求11所述的功率半导体器件的制备方法，其特征在于，在蚀刻未被所述介质层遮挡的所述第一注入区域，以形成开口之后，所述方法还包括：
在所述开口中注入第一杂质，以使所述第一杂质在所述基底层中形成第三类型层。
13.根据权利要求11所述的功率半导体器件的制备方法，其特征在于，所述在所述沟槽中形成绝缘介质层，包括：
在所述待刻蚀面以及所述沟槽中形成绝缘介质层；
蚀刻所述待刻蚀面上的绝缘介质层，以使所述绝缘介质层仅位于所述沟槽中。
14.根据权利要求11所述的功率半导体器件的制备方法，其特征在于，所述在所述待刻蚀面上形成介质层，所述介质层部分遮挡所述子待刻蚀面，且遮挡所述导电导体，包括：
在所述待刻蚀面上形成介质层；
刻蚀所述第一注入区域对应的部分介质层，以使所述第一注入区域部分被所述介质层遮挡；
蚀刻所述第二注入区域对应的部分介质层，以使所述第二注入区域部分被所述介质层遮挡。
15.根据权利要求11所述的功率半导体器件的制备方法，其特征在于，所述获取基底层，包括：
获取硅基底；
在所述硅基底的一个表面形成场氧化层；
蚀刻所述场氧化层，以使所述表面成为待刻蚀面。
16.根据权利要求11所述的功率半导体器件的制备方法，其特征在于，在所述基底层的待刻蚀面上形成多个沟槽之前，所述方法还包括：
在所述待刻蚀面上形成掩膜；
所述在所述基底层的待刻蚀面上形成多个沟槽，包括：
同时蚀刻所述待刻蚀面以及所述掩膜，形成多个所述沟槽。
17.根据权利要求11所述的功率半导体器件的制备方法，其特征在于，所述在基底层的背面形成电极层，包括：
在所述基底层的背面注入所述第二杂质，所述第二杂质形成电场终止层；
在所述基底层的背面注入所述第一杂质，所述第一杂质形成集电极层，所述集电极与所述电场终止层构成所述电极层。
18.根据权利要求11所述的功率半导体器件的制备方法，其特征在于，所述在基底层的背面形成电极层，包括：
在所述基底层的背面注入所述第二杂质，所述第二杂质形成电场终止层，所述电场终止层构成所述电极层。
19.根据权利要求17或18所述的功率半导体器件的制备方法，其特征在于，在所述基底层的背面注入的第二杂质的掺杂浓度为1014cm-3-1015cm-3。
20.根据权利要求11所述的功率半导体器件的制备方法，其特征在于，在所述开口中以及未被所述介质层遮挡的第二注入区域中均注入第一杂质的掺杂浓度为1016cm-3-1018cm-3。
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