CN116913889A - 电子器件和半导体器件 - Google Patents

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semiconductor device
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conductor layer
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仮屋崎修一
及川隆一
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Abstract

本公开涉及一种电子器件和半导体器件。布线板具有与第一半导体器件重叠的第一区域，并且具有不与第一半导体器件和第二半导体器件中的每一者重叠的第二区域。布线板的第一信号布线具有在第一区域中的第一部分和在第二区域中的第二部分。在布线板的厚度方向上，第二部分在被提供有基准电位的两个接地图案之间，而第一部分具有不位于被提供有基准电位的两个接地图案之间的部分。第一部分具有第一宽部分，第一宽部分具有比第二部分的宽度大的宽度。

Description

电子器件和半导体器件
技术领域
本发明涉及电子器件和半导体器件。
背景技术
在这里，存在下面列出的公开技术。
[专利文献1]日本未审查专利申请公开号2019-114675
[专利文献2]日本未审查专利申请公开(PCT申请的翻译)号2012-176330
专利文献1公开了一种电子器件(半导体模块)，其中安装在布线板上的多个半导体器件通过布线板相互电连接。专利文献2公开了一种半导体器件，其中安装在布线板上的多个半导体芯片通过布线板相互电连接。
发明内容
改进如上所述的这种电子器件的性能的需求之一是例如增加逻辑电路和存储器电路之间的传输速度的需求或者缩小器件的尺寸的需求。然而，传输速度的增加往往会增加电子器件的尺寸。为了抑制由于传输速度的增加而导致的电子器件尺寸的增加，需要用于密集安装许多信号传输路径的技术。
其它目的和新颖特征将从本说明书的描述和附图变得明显。
根据一个实施例的电子器件包括：第一半导体器件、与第一半导体器件电连接的第二半导体器件，以及其上安装有第一半导体器件和第二半导体器件的布线板。布线板包括与第一半导体器件和第二半导体器件中的每一者电连接的多个信号布线。多个信号布线包括作为第一信号的传输路径的第一信号布线。布线板具有与第一半导体器件重叠的第一区域，并且具有不与第一半导体器件和第二半导体器件中的每一者重叠的第二区域。第一信号布线具有在第一区域中布置的第一部分和在第二区域中布置的第二部分。在布线板的厚度方向上，第二部分位于被提供有基准电位的两个接地图案之间，而第一部分具有不位于被提供有基准电位的两个接地图案之间的部分。第一部分具有第一宽部分，第一宽部分具有比第二部分的宽度大的宽度。
根据一个实施例，可以改进电子器件的性能。
附图说明
图1是示出一个实施例的电子器件的俯视布局的平面图。
图2是沿图1的A-A线截取的截面图。
图3是示出图1中的电子器件的电连接关系的一个示例的电路框图。
图4是示出图1中所示的两个半导体器件之中的包括逻辑电路的半导体器件的端子布置面的放大平面图。
图5是示出图1中所示的两个半导体器件之中的存储器封装的端子布置面的放大平面图。
图6是示出在图2中所示的布线板中所包括的多个导体层的配置示例的概要的截面图。
图7是示出一个导体层的布局的一个示例的放大平面图，该导体层是图6中所示的布线板的多个导体层中的顶层。
图8是示出一个导体层的布局的一个示例的放大平面图，该导体层是图7中所示的导体层下方的一个层。
图9是沿图7中的B-B线截取的放大截面图。
图10是示出一个导体层的布局的一个示例的放大平面图，该导体层是图8中所示的导体层下方的一个层。
图11是示意性地示出从传输电路延伸到接收电路的信号传输路径的特征阻抗的值的电路图。
图12是示出在图11中所示的阻抗不连续段比λ/20长的情况下的数据信号的波形的一个示例的说明图。
图13是示意性地示出如图8中所示的宽部分在图11中所示的阻抗不连续段中的布置(以减小特征阻抗的值)的状态的电路图。
图14是示出图13中所示的电路中的数据信号的波形的一个示例的说明图。
图15是示出作为图6中所示的布线板的多个导体层中的顶层的导体层的布局的一个示例的放大平面图。
图16是示出作为图15中所示的导体层下方的一个层的导体层的布局的一个示例的放大平面图。
图17是沿图15的C-C线截取的放大截面图。
图18是示出图6的修改示例的截面图。
具体实施方式
(说明表、基本术语以及在本申请中的用法的说明)
在本申请中，为了方便起见，在需要时，将以多个章节或其他部分对实施例进行描述。然而，除非另有特别说明，否则这些章节或其他并非彼此无关。无论在描述之前和之后，一个简单示例的一部分是其他的修改示例的详细部分、一部分或全部。此外，在原则上，相同部分的重复描述被省略。此外，实施例中的每个元素不是必须的，除非特别声明不是如此、逻辑上限于某个数目，以及根据上下文明显不是如此。
类似地，当材料、复合物或其他在实施例或其他的描述中被描述为“由A制成的X”或其他时，不排除包含除A之外的其他成分的材料、组合物或其他，除非另有说明不是如此以及根据上下文明显不是如此。例如，成分意指“X包含A作为主成分”等。例如，不用说，“硅材料”等不仅包括纯硅，还包括SiGe(硅锗)合金或包含硅作为主成分的其他多成分合金，或包含其他添加剂等的材料。此外，镀金、Cu层、镀镍等不仅包括纯材料，还包括分别包含金、Cu、镍等作为主要成分的构件，除非另外指定不是如此。
此外，即使在提及特定数字值和数字量时，特定数字值和数字量可以超过特定数字值或小于特定数字值，除非另外指定不是如此、逻辑上限于该数目，以及根据内容明显不是如此。
更进一步地，在实施例的每个图中，相同或相似部分由相同或相似的符号或附图标记表示，并且原则上不再重复其描述。
此外，在附图中，在一些情况(诸如，引起复杂化的情况，或为了从空间明确区分一部分的情况)下，即使在截面图中也省略阴影线等。关于这一点，在根据说明等清楚时，即使在平面图中的封闭孔中也省略了背景轮廓。此外，在一些情况下，为了清楚示出某个部分不是空间或者清楚示出区域之间的边界，对附图添加阴影线或点图案，即使在图不是截面图的情况下。
在本说明书中，“半导体器件”是使用半导体内部的电子的组件。作为该“半导体器件”的示例，例示了半导体芯片和其中封装半导体芯片的半导体封装。因此，包括“半导体芯片”和“半导体封装”的术语意指“半导体器件”。安装在布线板上并且被调制的多个电连接的半导体器件被称为“电子器件”。在一些情况下，电子器件也被称为半导体模块。堆叠并且封装的多个半导体芯片被包括在半导体器件中，但在多个半导体芯片包括存储器芯片时，该半导体器件在一些情况下也被称为存储器封装。在下面说明的实施例和修改示例的说明中，将区别地说明“半导体芯片”、“半导体器件”、“电子器件”。但是，“半导体芯片”和“电子器件”在广义上被包括在“半导体器件”中。
<电子器件>
作为电子器件(其中多个半导体器件通过本实施例中的布线板电连接)的一个示例，将例示和说明其上安装有半导体器件的电子器件，半导体器件包括SoC(片上系统)，并且半导体器件包括与SoC连接的存储器电路。SoC是一种半导体芯片，其中形成系统电路，系统电路配置包括逻辑电路的计算机系统。在一些情况下，SoC本身包括存储器电路。然而，SoC中存储器电路的存储容量的增加会增加SoC的尺寸。因此，即使SoC包括存储器电路，SoC也需要与外部存储组件通信以处理大量数据。
作为本实施例的一个示例例示的电子器件是在一个器件中提供有各种功能(系统)的高功能化电子器件。作为提供有如上所述的多个系统的电子器件，一种将具有不同功能的多个半导体器件(诸如，用于控制的半导体器件和用于存储的半导体器件)安装在母板上，并且通过母板的布线将该多个半导体器件电连接的方法是值得考虑的。下面将解释一种电子器件，该电子器件包括具有在用作母板的布线板上的逻辑电路的半导体封装，并且包括具有安装在其上的存储器电路的半导体封装。然而，作为修改示例，在一些情况下，以下技术被应用于所谓的多芯片模块(MCM：多芯片模块)，多芯片模块包括安装在布线板上的多个半导体封装。
图1是示出本实施例的电子器件的俯视布局的平面图。图2是沿图1的A-A线截取的截面图。图1中所示的电子器件(电子装置)100包括布线板(母板、安装衬底)MB1、安装在布线板MB1上的半导体器件(SoC封装)SP1，以及安装在布线板MB1上的存储器封装(半导体器件)MP1。注意，为了方便看图，在图1中，示出了简单示例作为示例。因此，作为修改示例，在一些情况下，图1中未示出的另一电子组件(诸如，电容器和功率调节器)被安装在布线板MB1上。如图1和图2中所示的示例，示出了将一个半导体器件SP1和一个存储器封装MP1安装在布线板MB1上的示例。然而，作为修改示例，在一些情况下，安装有三个或更多个的半导体器件。例如，可以例示一个半导体器件SP1与两个或更多个的存储器封装MP1的连接的方面。如图2中所示，半导体器件SP1是半导体封装，例如包括作为SoC的半导体芯片SC1，该SoC被安装和封装在作为布线板(中介器衬底)的封装衬底PS1上。然而，如稍后作为修改示例描述的，下面将参考电子器件100说明的技术适用于如下半导体器件，该半导体器件包括直接安装和封装在封装衬底PS1上的作为SoC的半导体芯片SC1和存储器封装MP1。这种封装被称为SiP(系统封装)。注意，SiP是上述MCM的一个方面。
如图2中所示，在电子器件100中所包括的布线板MB1具有其上安装有半导体器件SP1和存储器封装MP1的主表面(平面、上表面、半导体器件安装面)MBt，并且具有在主表面MBt的相对侧上的主表面(平面、下表面)MBb。在图2中所示的示例中，布线板MB1的主表面MBt和主表面MBb中的每一者具有矩形形状。然而，布线板MB1的形状具有各种修改示例。
图3是示出图1中所示的电子器件的电连接关系的一个示例的电路框图。如图1中所示，半导体器件SP1包括逻辑电路C01和与逻辑电路C01电连接的输入/输出电路C02。存储器封装MP1包括存储器电路C03和与存储器电路C03电连接的输入/输出电路C04。半导体器件SP1和存储器封装MP1通过多个信号传输路径彼此电连接。在图3中所示的示例中，多个信号传输路径例如是传送单端电信号的多个信号传输路径TPSG。然而，作为修改示例，在一些情况下，多个信号传输路径包括用于差分信号的传输路径。电子器件100包括许多信号传输路径TPSG。为了便于看图，图3示出了5个信号传输路径TPSG作为示例。
在半导体器件SP1和存储器封装MP1之间传送的信号不仅包括数据信号，还包括控制系统信号，诸如命令信号和地址信号。在图3中所示的信号传输路径TPSG中传送的信号和稍后描述的在图6中所示的信号布线WSG1中传送的信号等是数据信号。
电源电位VD1和基准电位VS1分别被提供给半导体器件SP1和存储器封装MP1。图3示出了用于在提供给半导体器件SP1和存储器封装MP1的多种类型的电源电位之中的、在半导体器件SP1和存储器封装MP1之间共享的电源电位VD1的供电路径。例如，电源电位VD1被用作针对半导体器件SP1和存储器封装MP1中的信号输入/输出的功率。因此，在图3中所示的示例中，用于电源电位VD1的供电路径VDP1与半导体器件SP1的输入/输出电路C02和存储器封装MP1的输入/输出电路C04连接。基准电位VS1例如是接地电位，并且被用在半导体器件SP1和存储器封装MP1的各种电路中。在图3中，在半导体器件SP1和MP1中的每一者内部的用于基准电位VS1的供电路径VSP1的连接目的地与在半导体器件SP1和存储器封装MP1中所包括的多个电路(包括逻辑电路C01、输入/输出电路C02、存储器电路C03和输入/输出电路C04)中的每个电路相连接，尽管其图示被省略。
在需要许多信号传输路径的半导体器件SP1和存储器封装MP1中的每一者中，产品尺寸(物理安装面积)的增加的抑制增加了信号传输路径的布置密度。并且，为了抑制许多信号传输路径中的故障，需要稳定电源，并且需要增加用于电源的路径(用于电源电位的供电路径和用于基准电位的供电路径)的横截面积。由于用于电源的路径的增加减小了信号传输路径的占用面积，因此需要增加信号传输路径的布置密度。信号传输路径的布置密度的增加会减小相邻信号传输路径之间的分离距离，并且因此增加信号传输路径之间的干扰(诸如串扰噪声)并且影响信号质量。
用于信号的传输端子和用于电源的端子被密集地布置在布线板MB1的一部分中，在该部分中布置与半导体器件SP1和存储器封装MP1电连接的端子。因此，在布线板MB1的与半导体器件SP1重叠和与存储器封装MP1重叠的区域中，难以在布线板MB1的第一层中布置具有大面积的、用作信号布线的电磁屏蔽的导体图案。换句话说，在一些情况下，布线板MB1的与半导体器件SP1重叠和与存储器封装MP1重叠的区域中的信号布线的布线结构(换句话说，信号布线上的寄生电容)与不同区域中的布线结构不同。在信号传输路径中具有不同布线结构的部分中，信号传输路径的特征阻抗趋于从设计值移动。换句话说，信号传输路径中具有不同布线结构的部分趋于具有阻抗不连续状态。在阻抗不连续的段中，信号传输效率往往会因信号反射等的影响而降低。并且，在阻抗不连续段中，传送信号的信号质量趋于下降。当具有阻抗不连续状态的段等于或大于传送信号的波长的1/20时，信号均匀性降低的影响趋于显著，尽管稍后将详细描述。
因此，本申请的发明人研究了对信号布线的布线宽度的控制，作为用于改进信号质量的技术开发的目标之一。
<半导体器件>
首先，将说明图1中所示的半导体器件SP1和存储器封装MP1。图4是示出图1中所示的两个半导体器件之中的、包括逻辑电路的半导体器件的端子布置面的放大平面图。图5是示出图1中所示的两个半导体器件之中的存储器封装的端子布置面的放大平面图。图4是图1中所示的A部分的范围内的放大平面图，并且图5是图1中所示的B部分的范围内的放大平面图。在图4和图5中，信号端子、电源端子和基准电位端子用不同的阴影线或不同的填充图案表示，以便于将端子彼此区分。
图4中所示的半导体器件SP1具有主表面(平面)SPt，主表面(平面)SPt是布置多个端子BSP的端子布置面。如图2中所示，在电子器件100中，主表面SPt面对作为布线板MB1的安装面的主表面(平面)MBt。主表面SPt上的多个端子BSP以矩阵形式被布置在主表面SPt上。多个端子BSP中的每个端子例如是焊球。多个端子BSP包括多个信号端子BSG，多个信号端子BSG与存储器封装MP1(见图3)电连接并且被传送信号。多个端子BSP还包括被提供有基准电位VS1(见图3)的基准电位端子BVS和被提供有电源电位VD1(见图3)的电源端子BVD。图4中所示的端子BSP和图5中所示的端子BMP中的每一者例如是焊球。
例如，图1和图2中所示的半导体芯片SC1是包括电路的半导体芯片，该电路包括形成在由硅制成的衬底上的多个半导体元件。半导体芯片SC1的端子BSC之间的布置间距(见图2)小于封装板PS1的端子BSP之间的布置间距。在本实施例中，由于封装板PS1插入在半导体芯片SC1和布线板MB1之间，所以使布线板MB1的端子之间的布置间距大于半导体芯片SC1的端子之间的布置间距。
图5中所示的存储器封装MP1具有主表面(平面)MPt，主表面(平面)MPt是布置多个端子BMP的端子布置面。如图2中所示，在电子器件100中，主表面MPt面对作为布线板MB1的安装面的主表面(平面)MBt。主表面MPt上的多个端子BMP以矩阵形式被布置在主表面MPt上。多个端子BMP中的每个端子例如是焊球。多个端子BMP包括多个信号端子BSG，多个信号端子BSG与存储器封装MP1(见图3)电连接并且被传送信号。多个端子BMP还包括被提供有基准电位VS1(见图3)的基准电位端子BVS和被提供有电源电位VD1(见图3)的电源端子BVD。
尽管未图示，但存储器封装MP1具有例如多个存储器芯片在厚度方向上被连接的结构。多个存储器芯片中的每个存储器芯片与图5中所示的多个端子BMP中的任一个端子连接。
<布线板>
接着，将说明图1至图3中所示的布线板MB1的配置示例。图6是示出在图2中所示的布线板中所包括的多个导体层的配置示例的概要的截面图。在以下说明中，术语“导体层”意指其中形成具有大面积的各种图案(诸如布线图案、着陆垫(land)图案、端子图案或平面图案)的层。“导体层”也可以被认为是“布线层”。
在一些情况下，以下说明使用“A”与“B”重叠的简单表达、或使用在透明平面图中“A”与“B”重叠的表达。这种表述意指“A”与“B”在结构的厚度方向(诸如，图6中所示的Z方向)上相互重叠。因此，例如，在图6中，“A”与“B”重叠的表达可以用“A”与“B”在布线板MB1的厚度方向上重叠的表达来代替。在该情况下，布线板MB1的厚度方向意指从图6中所示的主表面MBt和主表面MBb中的任一个朝向另一个的方向(即图6所示的Z方向)。
布线板MB1包括多个导体层WL1、WL2、WL3、WL4、WL5和WL6，该多个导体层将靠近作为半导体器件的安装面的主表面MBt的端子(PMP，PSP)与靠近作为相对表面的主表面MBb的端子(着陆垫2LD)电连接。每个导体层在主表面MBt和主表面MBb之间。每个导体层包括诸如布线的导体图案，布线是用于提供电信号和功率的路径。此外，绝缘层2e被布置在导体层之间。形成在相应导体层中的导体图案通过作为穿透绝缘层2e的层间导电路径的过孔布线2v或通孔布线2THW彼此电连接。在本实施例中，注意，作为布线板MB1的一个示例，例示了包括6个导体层的布线板。然而，在布线板MB1中所包括的导体层的数目不限于六个。例如，包括五个或更少的导体层或七个或更多的导体层的布线板可以被用作修改示例。
在图6中所示的多个导体层之中，最靠近主表面MBt的导体层WL1被绝缘膜(有机绝缘膜)SR1覆盖。形成在导体层WL1中的多个导体图案包括端子(端子图案)PSP、端子(端子图案)PMP和接地图案(接地平面)GP1。端子(端子图案)PSP是与半导体器件SP1的端子BSP电连接的导体图案。端子(端子图案)PMP是与存储器封装MP1的端子BMP电连接的导体图案。接地图案(接地平面)GP1是面积比端子PSP和端子PMP的面积大并且被提供有基准电位的导体图案。在一些情况下，诸如接地图案GP1的具有大面积的导体图案被称为接地平面。具有大面积并且被提供有电源电位的导体图案被称为电源图案或电源平面。在一些情况下，接地平面和电源平面的统称术语被称为导体平面。
绝缘膜SR1被提供有开口，并且布置在导体层WL1中的多个端子PSP和多个端子PMP中的每一者在开口处从绝缘膜SR1露出。另一方面，接地图案GP1被绝缘膜SR1覆盖。在图6中所示的示例中，整个接地图案GP1被绝缘膜SR1覆盖。然而，作为修改示例，在一些情况下，接地图案GP1的一部分可以从绝缘膜SR1露出。
在多个导体层之中，最靠近布线板MB1的主表面MBb的导体层WL6被提供有多个着陆垫2LD，并且导体层WL6被绝缘膜SR2覆盖。绝缘膜SR1和绝缘膜SR2中的每一者是阻焊膜。在图6中，例示了整个着陆垫2LD用绝缘膜SR2覆盖。然而，绝缘膜SR2可以被提供有开口，并且着陆垫2LD的一部分可以在该开口处露出。当着陆垫2LD的一部分露出时，未图示的电子组件(诸如电容器、功率调节器等)可以与该露出部分连接。
在电子器件100的情况中，信号传输路径主要形成在导体层WL1和导体层WL2中，并且电源路径主要形成在导体层WL3、WL4、WL5和WL6中的每个导体层中。
布线板MB1例如通过在由预浸料制成的绝缘层(芯材料、芯绝缘层)2CR的上表面2Ct和下表面2Cb上堆叠多个导体层的层叠法形成，预浸料由已经用树脂浸渍的玻璃纤维制成。通过填充在从上表面2Ct和下表面2Cb中的任一个穿透到另一个的多个通孔中的多个通孔布线2THW，靠近绝缘层2CR的上表面2Ct的导体层WL3和靠近其下表面2Cb的导体层WL4彼此电连接。在布线板MB1中所包括的多个导体图案中的每个导体图案由例如铜或包含铜作为主要成分的金属材料制成。
如参考图3说明的，电子器件100包括多个信号传输路径TPSG，并且高频信号被传送到多个信号传输路径TPSG中的每个信号传输路径。因此，为了抑制信号传输路径TPSG之中的干扰，布线板MB1中的许多信号传输路径中的每个信号传输路径优选被布置成具有例如带状线结构。在带状线结构的情况下，例如，导体平面(具有较大面积的导体平面)被布置在一个信号层(布置信号布线的布线层)的上层和下层中，并且诸如基准电位VS1、电源电位VD1等的固定电位被提供给每个导体平面。由于高频信号流到信号传输路径TPSG引起的电磁波的扩展可以被抑制。
在图6中所示的示例中，布线板MB1具有与存储器封装MP1重叠的区域R1、不与存储器封装MP1和半导体器件SP1重叠的区域R2，以及与半导体器件SP1重叠的区域R3。导体层WL1至WL6中的每个导体层具有区域R1、R2和R3。
在图6中所示的区域R2中，形成在导体层WL2中的信号布线WSG1夹在一对接地图案GP之间(具体地，在形成在导体层WL1中的接地图案GP1与形成在导体层WL3中的接地图案GP2之间)。以该方式，夹在接地图案GP1和接地图案GP2之间的信号布线WSG1的部分具有带状线结构。另一方面，信号布线WSG1的形成在区域R1和区域R3中的部分中的每个部分不具有带状线结构。信号布线WSG1的形成在区域R1和区域R3中的部分中的每个部分具有微带线结构。在导体层WL1中的区域R1和R3中，需要布置许多端子PSP或许多端子PMP，并且因此难以布置接地图案GP1。结果，信号布线WSG1的形成在区域R1和区域R3中的部分中的每个部分具有微带线结构。
如上所述，当一个信号传输路径包括具有不同布线结构的部分时，布线结构的改变部分趋于具有阻抗不连续状态。如果假设布线宽度相同，则微带线结构在信号布线上具有比带状线结构更小的寄生电容值，并且因此趋于具有更大的特征阻抗值。因此，本实施例通过设计具有微带线结构的信号布线的特定部分(该特定部分特别影响信号质量的降低)的信号布线宽度，来抑制信号质量的降低。
<存储器封装的外围布线结构>
图7是示出作为图6中所示的布线板的多个导体层中的顶层的导体层的布局的一个示例的放大平面图。图8是示出作为图7中所示的导体层下方的一个层的导体层的布局的一个示例的放大平面图。图9是沿图7的B-B线截取的放大截面图。图10是示出作为图8中所示的导体层下方的一个层的导体层的布局的一个示例的放大平面图。图7、图8和图10中的每个图是一个部分的放大平面图，该部分包括图6中所示的布线板MB1的区域R1和区域R2之间的边界。然而，图8仅示出在图7和图10中的放大平面图的重叠位置处的多个信号布线之中的、要在以下说明中关注的两个信号布线，并且另外的信号布线的图示被省略。在图10中，导体层WL2(见图8)中的信号布线WSG1和信号布线WSG2中的每一者用点虚线表示。
如图7中所示，多个端子(端子图案)PMP被布置在导体层WL1的区域R1中。多个端子PMP以矩阵形式被布置在导体层WL1上。多个端子PMP包括多个信号端子PSG，多个信号端子PSG与存储器封装MP1(见图3)电连接并且被传送信号。多个端子PMP还包括被提供有基准电位VS1(见图3)的基准电位端子PVS和被提供有电源电位VD1(见图3)的电源端子PVD。基准电位端子PVS和电源端子PVD中的每一者具有端子图案，其中在一些情况下，相邻的端子PMP彼此连接，如图7中例示的那样。另一方面，信号端子PSG与相邻端子PMP电隔离。
接地图案GP1被布置在导体层WL1的区域R2中，接地图案GP1具有比多个端子(端子图案)PMP的面积大的面积并且被提供有基准电位VS1(见图3)。如图10中所示，被提供有基准电位VS1(见图3)的接地图案GP2以横跨区域R1和区域R2的方式被布置在导体层WL3中。在区域R1中，信号布线WSG1的整个部分WSp1与接地图案GP2重叠。在区域R2中，信号布线WSG1的整个部分WSp2与接地图案GP2重叠。
如图8中所示，布线板MB1包括多个信号布线(它们是图8中的信号布线WSG1和信号布线WSG2)，该多个信号布线与存储器封装MP1(见图6)和半导体器件SP1(见图6)电连接，并且是信号传输路径TPSG(见图3)。多个信号布线包括作为用于信号SG1的传输路径的信号布线WSG1。在本实施例中，注意，信号SG1例如是数据信号。
信号布线WSG1具有布置在区域R1中的部分WSp1和布置在区域R2中的部分WSp2。如图9中所示，在布线板MB1的厚度方向上，部分WSp2被夹在被提供有基准电位的一对接地图案GP之间。如从图7和图8所理解的，信号布线WSG1的部分WSp1中的大部分未被接地图案GP1覆盖。另一方面，信号布线WSG1的部分WSp2中的大部分被接地图案GP1覆盖。因此，部分WSp1上的寄生电容的值小于部分WSp2上的寄生电容的值，并且特征阻抗的值趋于较大。
在本实施例中，部分WSp1具有宽部分WSW1，宽部分WSW1具有比部分WSp2的布线宽度WW2大的布线宽度WW1。在该情况下，术语“布线宽度(宽度)”是在与布线的延伸方向正交的方向上的长度。在该情况下，部分WSp1中的宽部分WSW1的电容分量大于部分WSp2的电容分量。电容分量是用于确定信号传输路径中的特征阻抗的一个因素，并且特征阻抗的值与寄生电容的值成反比。换句话说，本实施例将由于接地图案GP1而具有小寄生电容的部分的布线宽度增加，以减小与具有大寄生电容的部分的电容分量的差异，并且因此，抑制了信号布线的特征阻抗的局部增加。
将参考图9详细说明本实施例的布线板MB1的结构。布线板MB1包括绝缘层2e2和绝缘层2e2上方的导体层WL2。布线板MB1包括覆盖绝缘层2e2和导体层WL2并且形成在绝缘层2e2和导体层WL2上方的绝缘层2e1、绝缘层2e1上方的导体层WL1，以及覆盖绝缘层2e1和导体层WL1并且形成在绝缘层2e1和导体层WL1上方的绝缘膜SR1。包括信号布线WSG1的多个信号布线形成在导体层WL2中。在导体层WL1的区域R1中，布置有与存储器封装MP1(见图6)电连接的多个端子(端子图案)PMP。在夹着部分WSp2的一对接地图案GP之中，具有比多个端子PMP的面积大的面积并且被提供有基准电位的接地图案GP1被布置在导体层WL1的区域R2中。接地图案GP1与多个信号布线(图7中所示的信号布线WSG1和信号布线WSG2)中的每个信号布线重叠。
作为本实施例的修改示例，在一些情况下，信号布线WSG1被布置在除导体层WL2以外的导体层中(诸如，图6中所示的导体层WL3或导体层WL4)。然而，特别地，当信号布线WSG1被布置在导体层WL2中时，上述问题(问题是在区域R1和区域R2之间，信号布线WSG1的特征阻抗的差异)出现。
顺便提及，如果仅注意使特征阻抗的值接近设计值，则信号布线WSG1的布置在区域R1中的整个部分WSp1优选是宽部分WSW1。然而，根据布线布局的便利性，整个部分WSp1在一些情况下难以成为宽部分WSW1。例如，包括许多信号布线的导体图案被密集布置在区域R1与区域R2的边界附近。因此，例如，当整个部分WSp1是宽部分WSW1时，相邻信号布线彼此靠近，并且在一些情况下串扰噪声的影响增加。在这种情况下，将信号布线WSG1的部分WSp1的一部分的布线宽度缩窄是值得考虑的。
如图8中所示，信号布线WSG1的部分WSp1还具有窄部分WSN1，窄部分WSN1具有比宽部分WSW1的布线宽度WW1小的布线宽度。在信号布线WSG1的延伸路径中，窄部分WSN1被布置在宽部分WSW1和部分WSp2之间。在该情况下，即使当在窄部分WSN1周围布置许多信号布线时，相邻的布线也可以彼此分离，并且因此，可以降低信号布线之间的串扰噪声。
如图7中所示，多个端子PMP的每个边缘从绝缘膜SR1露出(见图9)。这种结构被称为NSMD(非焊接掩模定义型)结构。在多个端子PMP的每个边缘从绝缘膜SR1露出的NSMD结构中，制造端子BMP的焊料(见图7)被键合到端子PMP的侧面，并且因此，可以改进端子BMP和端子PMP之间的键合强度。另一方面，在NSMD结构中，具有大面积的导体图案不能被用作例如图7中所示的基准电位端子PVS和电源端子PVD。多个端子PMP中的每个端子具有NSMD结构的事实，是图8中所示的信号布线WSG1在区域R1中的部分WSp1具有微带线结构的一个原因。
<信号波形和阻抗不连续段的长度之间的关系>
接下来，将说明由于本申请的发明人进行的研究而发现的“信号波形和阻抗不连续段的长度之间的关系”。注意，“阻抗不连续段的长度”是信号传输路径中特征阻抗的值偏离设计值的段的路径长度。例如，在图8中所示的信号布线WSG2的情况下，部分WSp4的路径距离对应于“阻抗不连续段的长度”。
图11是示意性地示出从传输电路延伸到接收电路的信号传输路径的特征阻抗的值的电路图。图12是示出在图11中所示的阻抗不连续段比λ/20长的情况下的数据信号的波形的一个示例的说明图。图13是示意性地示出一种状态的电路图，在该状态下，在图11中所示的阻抗不连续段中，如图8中所示那样布置宽部分以减小特征阻抗的值。图14是示出图13中所示的电路中的数据信号的波形的一个示例的说明图。
如图11和图13中所示的用于将信号从传输电路Ctr传送到接收电路Cr的信号传输路径具有段Z01和段Z02，段Z01和段Z02具有彼此不同的阻抗。段Z01的特征阻抗几乎是设计值，并且段Z02的特征阻抗大于设计值。在传送到图11中所示的电路的信号的波长被假设为“λ”时，如果段Z02的路径长度PL1小于“λ/20”，则信号波形的劣化几乎不会出现。取而代之的是，在一些情况下，波形变尖锐，因为图6中所示的过孔2v等的寄生电容被从接收电路Cr到段Z02的部分的行为抵消，就像该部分是一个元素一样。另一方面，如果段Z02的路径长度PL1是“λ/20”，则没有诸如图8中所示的信号布线WSG1的对策将如图12中所示的数据信号DQ的波形的移动范围(移动宽度FR1)加宽并且减少眼睛张开度。
另一方面，当通过图8中所示的宽部分WSW1的布置，将图13中所示的段Z02的特征阻抗的值改进为几乎是设计值(如图13中所示)时，数据信号DQ的波形的移动范围(移动宽度FR1)如图14中所示那样被缩窄，并且眼睛张开度增加。换句话说，信号质量得到改进。
上述发现是，当部分WSp1的路径距离等于或大于λ/20时，如图8中所示的信号布线WSG1中所示的宽部分WSW1的布置的对策是有效的。在图8中所示的示例中，部分WSp1的布线长度WPL等于或大于信号SG1的波长的1/20。例如，当假设信号SG1的波长是40mm时，部分WSp1的布线长度WPL是大约2mm-9mm。
此外，上述发现是，如果阻抗不连续段较短，则即使没有图8中所示的信号布线WSG1的对策，信号波形也不会劣化。在图8中所示的示例中，多个信号布线包括作为用于信号SG2的传输路径的信号布线WSG2。信号布线WSG2具有布置在区域R1中的部分WSp4和布置在区域R2中的部分WSp5。部分WSp4的布线宽度WW4小于宽部分WSW1的布线宽度WW1。部分WSp1的布线长度WPL1大于部分WSp4的布线长度WPL4。在本实施例中，如与信号SG1类似的，信号SG2例如是数据信号。
部分WSp1的布线长度WPL1等于或大于信号SG1的波长的1/20，并且部分WSp4的布线长度WPL4小于信号SG2的波长的1/20。如与信号SG1的波长类似的，信号SG2的波长例如是40mm。在该情况下，部分WSp4的布线长度WPL4小于2mm。部分WSp4的布线长度WPL4与部分WSp5的布线宽度相同。如上所述，在对信号质量的劣化没有影响的情况下或对信号质量的劣化的影响小的情况下，如与信号布线WSG2类似的，布置在区域R1中的部分的布线宽度优选等于布置在区域R2中的部分的布线宽度。以该方式，用于布线布局的自由度得到改进。
如已经解释的，部分WSp1具有窄部分WSN1，窄部分WSN1具有比宽部分WSW1的布线宽度WW1小的布线宽度。窄部分WSN1和部分WSp4彼此相邻。窄部分WSN1和部分WSp4的每个布线宽度小于布线宽度WW1。因此，即使当窄部分WSN1和部分WSp4之间的布置间距较小时，也可以抑制串扰噪声的出现。
<SoC封装的外围布线结构>
图15是示出作为图6中所示的布线板的多个导体层中的顶层的导体层的布局的一个示例的放大平面图。图16是示出作为图15中所示的导体层下方的一个层的导体层的布局的一个示例的放大平面图。图17是沿图15的C-C线截取的放大截面图。图15和图16中的每个图是包括图6中所示的布线板MB1的区域R3和区域R2之间的边界的部分的放大平面图。然而，图16示出了在与图15中所示的放大平面图重叠的位置处的多个信号布线中的仅三个信号布线，并且另外的信号布线的图示被省略。图17中所示的导体层WL3的平面布局与图10相同(除了图10中用点虚线图示的信号布线的形状以外)，并且因此图示被省略。
如图6中所示，布线板MB1还具有与半导体器件SP1重叠的区域R3。如图15中所示，多个端子(端子图案)PSP被布置在导体层WL1的区域R3中。多个端子PSP以矩阵形式被布置在导体层WL1上。多个端子PSP包括多个信号端子PSG，多个信号端子PSG与半导体器件SP1(见图3)电连接并且被传送信号。多个端子PSP还包括被提供有基准电位VS1的基准电位端子PVS(见图3)和被提供有电源电位VD1的电源端子PVD(见图3)。注意，基准电位端子PVS和电源端子PVD可以由端子图案制成，在端子图案中，相邻的端子PSP彼此连接，如图15中例示的。另一方面，信号端子PSG与相邻端PSP电隔离。
接地图案GP1被布置在导体层WL1的区域R2中，接地图案GP1具有比多个端子(端子图案)PSP的面积大的面积，并且被提供有基准电位VS1(见图3)。如图17中所示，被提供有基准电位VS1(见图3)的接地图案GP2以横跨区域R3和区域R2的方式被布置在导体层WL3中。在区域R3中，信号布线WSG1的整个部分WSp3与接地图案GP2重叠。在区域R2中，信号布线WSG1的整个部分WSp2与接地图案GP2重叠。
如图17中所示，在布线板MB1的厚度方向上，部分WSp2被夹在被提供有基准电位的一对接地图案GP之间。如从图15和图16所理解的，信号布线WSG1的部分WSp3中的大部分未被接地图案GP1覆盖。另一方面，信号布线WSG1的部分WSp2中的大部分被接地图案GP2覆盖。因此，部分WSp3上的寄生电容的值趋于小于部分WSp2上的寄生电容的值，并且其特征阻抗的值趋于较大。
在本实施例中，如图16中所示，信号布线WSG1还具有布置在区域R3中的部分WSp3。部分WSp3具有宽部分WSW3，宽部分WSW3具有比部分WSp2的布线宽度WW2大的布线宽度WW3。
与传输电路Ctr相比，图11和图13中所示的段Z02更靠近接收电路Cr。在一些情况下，阻抗不连续段可以被布置在图16中所示的区域R3中。在该情况下，为了抑制阻抗不连续段中的信号质量的劣化，图16中所示的信号布线WSG1的部分WSp3优选被提供有宽部分WSW3。注意，信号质量的劣化趋于在接收电路Cr的附近出现(见图11)。信号在传输电路Ctr的附近被放大(见图11)。因此，即使在传输电路Ctr附近存在阻抗不连续段，该阻抗不连续段也趋于比在接收电路Cr附近的阻抗不连续段更难以成为信号劣化的原因。例如，图16中所示的信号SG1从图6中所示的半导体器件SP1传送，并且被存储器封装MP1接收。在该情况下，作为图16的修改示例，即使当部分WSp3的布线宽度WW3与部分WSp2的布线宽度WW2相同时，信号质量的劣化的程度也较小。
如稍后作为修改示例描述的，当半导体芯片SC1被直接安装在其中安装有图6中所示的半导体器件SP1的部分上时，区域R3中的端子PSP的布置间距更小。在一些情况下，根据布置间距的程度，难以布置图16中所示的宽部分WSW3。
<修改示例>
将说明一种修改示例，该修改示例是利用半导体芯片代替图6中所示的半导体器件(SoC封装)SP1的情况。图18是示出图6的修改示例的截面图。在以下说明中，在图18中所示的半导体器件PKG1的结构中，对于与参考图6已经说明的电子器件100共同的部分，可以省略重复说明。在以下说明中，除非特别说明不能将电子器件100的结构应用于半导体器件PKG1，否则已经在电子器件100中说明的结构照原样适用。
图18中所示的半导体器件PKG1与图6中所示的电子器件100不同，因为包括形成在其上的SoC的半导体芯片SC1被直接安装在布线板MB1上。半导体器件PKG1包括具有存储器电路的存储器封装MP1、与存储器封装MP1电连接的半导体芯片SC1，以及其上安装有存储器封装MP1和半导体芯片SC1的布线板MB1。在本修改示例中，布线板MB1不是所谓的母板，而是可以是比母板小的封装板。作为该半导体器件PKG1的外部端子的焊球2SB形成在构成半导体器件PKG1的布线板MB1的主表面MBb上，并且半导体器件PKG1通过该焊球2SB被安装在母板上。
半导体芯片SC1的端子布置具有比参考图4说明的半导体器件SP1的端子布置的间距小的间距。因此，与图18中所示的半导体芯片SC1重叠的区域R3中的信号布线WSG1的布线宽度，与区域R2中的信号布线WSG1的布线宽度(即，图8中所示的部分WSp2的布线宽度)相同。换句话说，图16中所示的宽部分WSW3难以被布置在区域R3中。即使在该情况下，当使区域R1中的布线结构与电子器件100的布线板MB1的区域R1中的布线结构相同时，也可以改进信号质量。
图18中所示的布线板MB1的结构与参考图6至图14说明的布线板MB1的结构相同。换句话说，布线板MB1包括与存储器封装MP1和半导体芯片SC1电连接并且作为信号传输路径的多个信号布线。布线板MB1具有与存储器封装MP1重叠的区域R1，并且具有不与存储器封装MP1和半导体芯片SC1重叠的区域R2。多个信号布线包括信号布线WSG1，信号布线WSG1是用于图8中所示的信号SG1的传输路径。信号布线WSG1具有布置在区域R1中的部分WSp1和布置在区域R2中的部分WSp2。如图9中所示，在布线板MB1的厚度方向上，部分WSp2被夹在被提供有基准电位的一对接地图案GP之间。如图7中所示，部分WSp1具有宽部分WSW1，宽部分WSW1具有比部分WSp2的布线宽度WW2大的布线宽度WW1。
如图9中所示，布线板MB1包括绝缘层2e2、绝缘层2e2上方的导体层WL2、覆盖绝缘层2e2和导体层WL2并且形成在绝缘层2e2和导体层WL2上方的绝缘层2e1、绝缘层2e1上方的导体层WL1，以及覆盖绝缘层2e1和导体层WL1并且形成在绝缘层2e1和导体层WL1上方的绝缘膜SR1。包括信号布线WSG1的多个信号布线形成在导体层WL2中。与存储器封装MP1电连接的多个端子(端子图案)PMP被布置在图7中所示的导体层WL1的区域R1中。在夹着部分WSp2的一对接地图案GP之中，具有比多个端子(端子图案)PMP的面积大的面积并且被提供有基准电位的接地图案GP1，被布置在图7中所示的导体层WL1的区域R2中。接地图案GP1与多个信号布线中的每个信号布线重叠。
在图8中所示的示例中，部分WSp1还具有窄部分WSN1，窄部分WSN1具有比宽部分WSW1的布线宽度WW1小的布线宽度。在信号布线WSG1的延伸路径中，窄部分WSN1被布置在宽部分WSW1和部分Wsp2之间。
如从已经说明的信号波形和阻抗不连续段的长度之间的关系所理解的，部分WSp1的布线长度优选地等于或大于第一信号的波长的1/20。
如图8中所示，多个信号布线包括作为用于信号SG2的传输路径的信号布线WSG2。信号布线WSG2具有布置在区域R1中的部分WSp4和布置在区域R2中的部分WSp5。部分WSp4的布线宽度WW4小于宽部分WSW1的布线宽度WW1。部分WSp1的布线长度WPL1大于部分WSp4的布线长度WPL4。
部分WSp1还具有窄部分WSN1，窄部分WSN1具有比宽部分WSW1的布线宽度WW1小的布线宽度。在信号布线WSG1的延伸路径中，窄部分WSN1被布置在宽部分WSW1和部分Wsp2之间。窄部分WSN1和部分WSp4彼此相邻。
部分WSp1的布线长度优选等于或大于信号SG1的波长的1/20，并且部分WSp4的布线长度优选小于信号SG2的波长的1/20。
与存储器封装MP1电连接的多个端子PMP形成在导体层WL1的区域R1中，如图7中所示，并且多个端子PMP的每个边缘从绝缘膜SR1露出，如图9中所示。
在上文中，已经根据实施例具体描述了本发明人做出的发明。然而，不用说，本发明不限于前述实施例，并且可以在本发明的范围内进行各种修改。

Claims (20)

1.一种电子器件，包括：
第一半导体器件；
第二半导体器件，与所述第一半导体器件电连接；以及
布线板，其上安装有所述第一半导体器件和所述第二半导体器件，
其中所述布线板包括多个信号布线，所述多个信号布线与所述第一半导体器件和所述第二半导体器件中的每一者电连接，
其中所述多个信号布线包括作为第一信号的传输路径的第一信号布线，
其中所述布线板具有：
第一区域，与所述第一半导体器件重叠；以及
第二区域，与所述第一半导体器件和所述第二半导体器件中的每一者不重叠，
其中所述第一信号布线具有：
第一部分，被布置在所述第一区域中；以及
第二部分，被布置在所述第二区域中，
其中，在所述布线板的厚度方向上，所述第二部分被定位在被提供有基准电位的两个接地图案之间，而所述第一部分具有未被定位在被提供有基准电位的两个接地图案之间的部分，并且
其中所述第一部分具有第一宽部分，所述第一宽部分具有比所述第二部分的宽度大的宽度。
2.根据权利要求1所述的电子器件，
其中所述布线板包括：
第一绝缘层；
第一导体层，位于所述第一绝缘层上方；
第二绝缘层，覆盖所述第一绝缘层和所述第一导体层，并且形成在所述第一绝缘层和所述第一导体层上方；
第二导体层，被定位在所述第二绝缘层上方；以及
第一绝缘膜，覆盖所述第二绝缘层和所述第二导体层，并且形成在所述第二绝缘层和所述第二导体层上方，
其中包括所述第一信号布线的所述多个信号布线形成在所述第一导体层中，
其中，在所述第二导体层中，
在所述第一区域中，布置有与所述第一半导体器件电连接的多个端子图案，并且
在所述第二区域中，布置有将所述第二部分夹在中间的所述两个接地图案中的第一接地图案，所述第一接地图案具有比所述多个端子图案的面积大的面积，并且被提供有所述基准电位，并且
其中所述第一接地图案与所述多个信号布线中的每个信号布线重叠。
3.根据权利要求2所述的电子器件，
其中所述第一部分还具有第一窄部分，所述第一窄部分具有比所述第一宽部分的宽度小的宽度，并且
其中在所述第一信号布线的延伸路径中，所述第一窄部分被布置在所述第一宽部分和所述第二部分之间。
4.根据权利要求3所述的电子器件，
其中所述第一部分的布线长度等于或大于所述第一信号的波长的1/20。
5.根据权利要求2所述的电子器件，
其中所述多个信号布线包括作为第二信号的传输路径的第二信号布线，
其中所述第二信号布线具有在所述第一区域中布置的第四部分和在所述第二区域中布置的第五部分，
其中所述第四部分的宽度小于所述第一宽部分的宽度，并且
其中所述第一部分的布线长度大于所述第四部分的布线长度。
6.根据权利要求5所述的电子器件，
其中所述第一部分还具有第一窄部分，所述第一窄部分具有比所述第一宽部分的宽度小的宽度，
其中，在所述第一信号布线的延伸路径中，所述第一窄部分被布置在所述第一宽部分和所述第二部分之间，并且
其中所述第一窄部分和所述第四部分彼此相邻。
7.根据权利要求5所述的电子器件，
其中所述第一部分的布线长度等于或大于所述第一信号的波长的1/20，并且
其中所述第四部分的布线长度小于所述第二信号的波长的1/20。
8.根据权利要求2所述的电子器件，
其中与所述第一半导体器件电连接的多个端子形成在所述第二导体层的所述第一区域中，并且
其中所述多个端子的每个边缘从所述第一绝缘膜暴露。
9.根据权利要求1所述的电子器件，
其中所述布线板还具有与所述第二半导体器件重叠的第三区域，
其中所述第一信号布线还具有在所述第三区域中布置的第三部分，并且
其中所述第三部分具有第二宽部分，所述第二宽部分具有比所述第二部分的宽度大的宽度。
10.根据权利要求1所述的电子器件，
其中所述第一信号是数据信号。
11.根据权利要求1所述的电子器件，
其中所述第一半导体器件是存储器封装。
12.一种半导体器件，包括：
存储器封装，包括存储器电路；
半导体芯片，与所述存储器封装电连接；以及
布线板，其上安装有所述存储器封装和所述半导体芯片，
其中所述布线板包括多个信号布线，所述多个信号布线与所述存储器封装和所述半导体芯片中的每一者电连接，
其中所述多个信号布线包括作为第一信号的传输路径的第一信号布线，
其中所述布线板具有：
第一区域，与所述存储器封装重叠；以及
第二区域，与所述存储器封装和所述半导体芯片中的每一者不重叠，
其中所述第一信号布线具有：
第一部分，被布置在所述第一区域中；以及
第二部分，被布置在所述第二区域中，
其中，在所述布线板的厚度方向上，所述第二部分被定位在被提供有基准电位的两个接地图案之间，而所述第一部分具有未被定位在被提供有基准电位的两个接地图案之间的部分，并且
其中所述第一部分具有第一宽部分，所述第一宽部分具有比所述第二部分的宽度大的宽度。
13.根据权利要求12所述的半导体器件，
其中所述布线板包括：
第一绝缘层；
第一导体层，位于所述第一绝缘层上方；
第二绝缘层，覆盖所述第一绝缘层和所述第一导体层，并且形成在所述第一绝缘层和所述第一导体层上方；
第二导体层，位于所述第二绝缘层上方；以及
第一绝缘膜，覆盖所述第二绝缘层和所述第二导体层，并且形成在所述第二绝缘层和所述第二导体层上方，
其中包括所述第一信号布线的所述多个信号布线形成在所述第一导体层中，
其中，在所述第二导体层中，
在所述第一区域中，布置有与所述存储器封装电连接的多个端子图案，并且
在所述第二区域中，布置有将所述第二部分的夹在中间所述两个接地图案中的第一接地图案，所述第一接地图案具有比所述多个端子图案的面积大的面积，并且被提供有所述基准电位，并且
其中所述第一接地图案与所述多个信号布线中的每个信号布线重叠。
14.根据权利要求13所述的半导体器件，
其中所述第一部分还具有第一窄部分，所述第一窄部分具有比所述第一宽部分的宽度小的宽度，并且
其中，在所述第一信号布线的延伸路径中，所述第一窄部分被布置在所述第一宽部分和所述第二部分之间。
15.根据权利要求14所述的半导体器件，其中所述第一部分的布线长度等于或大于所述第一信号的波长的1/20。
16.根据权利要求13所述的半导体器件，
其中所述多个信号布线包括作为第二信号的传输路径的第二信号布线，
其中所述第二信号布线具有在所述第一区域中布置的第四部分和在所述第二区域中布置的第五部分，
其中所述第四部分的宽度小于所述第一宽部分的宽度，并且
其中所述第一部分的布线长度大于所述第四部分的布线长度。
17.根据权利要求16所述的半导体器件，
其中所述第一部分还具有第一窄部分，所述第一窄部分具有比所述第一宽部分的宽度小的宽度，
其中，在所述第一信号布线的延伸路径中，所述第一窄部分被布置在所述第一宽部分和所述第二部分之间，并且
其中所述第一窄部分和所述第四部分彼此相邻。
18.根据权利要求16所述的半导体器件，
其中所述第一部分的布线长度等于或大于所述第一信号的波长的1/20，并且
其中所述第四部分的布线长度小于所述第二信号的波长的1/20。
19.根据权利要求13所述的半导体器件，
其中与所述存储器封装电连接的多个端子形成在所述第二导体层的所述第一区域中，并且
其中所述多个端子的每个边缘从所述第一绝缘膜暴露。
20.根据权利要求12所述的半导体器件，其中所述第一信号是数据信号。
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