CN116855915B

CN116855915B - 一种大面积dlc镀层均匀沉积方法

Info

Publication number: CN116855915B
Application number: CN202310782435.5A
Authority: CN
Inventors: 苏东艺
Original assignee: Guangzhou Grandtech Co ltd
Current assignee: Guangzhou Grandtech Co ltd
Priority date: 2023-06-29
Filing date: 2023-06-29
Publication date: 2024-01-30
Anticipated expiration: 2043-06-29
Also published as: CN116855915A

Abstract

本发明公开了一种大面积DLC镀层均匀沉积方法，制膜过程中其镀件采用如下装挂方式：四片衬板围成空心方笼，且在相邻两衬板的直角连接处留设开口，使用时两镀件待镀面相对地分装在对设的一组衬板上，衬板四周超出镀件，超出部分与镀件的待镀面取平，模拟待镀面向外延伸；制膜过程中的负偏压施加于衬板和镀件上，使空心方笼周身四个方向都产生辉光放电，通过放电量叠加形成空心阴极放电效应镀膜区，采用电磁场增强PECVD法，借助空心阴极放电效应技术，制得符合静电耗散表面电阻值的掺Si类金刚石保护膜。本发明提供了一种均匀沉积指定静电耗散级电阻率值的大面积DLC镀层的方法，有利于拓展DLC在半导体封装领域大尺寸平面工件上的应用。

Description

一种大面积DLC镀层均匀沉积方法

技术领域

本发明涉及一种均匀沉积指定静电耗散级电阻率值的大面积DLC镀层的方法。

背景技术

近些年高端集成电路芯件被国外断供，倒逼我国高端半导体行业自力更生高速发展。高端半导体行业生产高端半导件电子产品，其工作环境要求十分苛刻，比如必须恒温、无尘、防静电等。在生产过程中，由于产品工具、检测仪器、工作桌面等之间的接触或摩擦，在这些物体表面会积累大量静电荷。这样会因静电吸尘而污染产品外观，更危险的是会产生静电放电现象，对工作对象(电子元器件、集成电路等)造成静电击穿，对仪器设备、电子产品造成不可逆的损伤，所以高端半导体行业对工作区都有严格的防静电要求。

因此，高端半导体行业的生产工作区必须使用一些防静电材料。防静电材料从原理上可以分为导静电材料、静电耗散性材料、抗静电材料等。我国现有标准中GB12158-1990《防静电事故通用导则》和GJB3007-1997《防静电工作区技术要求》，对导静电材料、静电耗散性材料等材料均作出了相关规定。一般来说，按照静电材料的表面电阻值可以分类如下：

·静电传导性材料：最大表面电阻值为10⁵--10⁶Ω

·静电耗散性材料：表面阻值为10⁶--10⁹Ω

·抗静电材料：表面阻值10⁹--10¹²Ω

·绝缘材料：表面阻值为大于10¹⁴Ω

为了有效避免静电积累和击穿现象，在高端半导体封装领域的工作平台，通常要求整个工作面具有静电耗散的特性，即表面电阻值在10⁶--10⁹Ω；同时，由于在封装过程中产品以及工具不断地在工作台表面转移划动，所以工作台表面也同时要求具有良好的耐磨抗划伤性能。现时还没有合格的理想的工作面材料，研发适用上述要求的静电耗散特性的工作面材料是当务之急。

发明内容

针对上述现时还没有理想的工作桌面材料，同时满足静电耗散特性和耐磨抗划伤性能的情况，申请人拟采取如下措施，在半导体封装工作台台板的表面制备一层符合静电耗散表面电阻值的耐磨抗划伤的保护膜，如是公开如下技术方案：

一种大面积DLC镀层均匀沉积方法，其特征在于，制膜过程中其镀件采用如下装挂方式：

四片衬板围成空心方笼，且在相邻两衬板的直角连接处留设开口间隙，使用时两所述镀件待镀面相对地分装在对设的一组所述衬板上，衬板四周超出所述镀件，超出部分与所述镀件的待镀面取平，模拟待镀面向外延伸；

制膜过程中的负偏压施加于所述衬板和镀件上，使所述空心方笼侧面四个方向都产生辉光放电，通过放电叠加形成空心阴极放电效应镀膜区，采用电磁场增强PECVD法，借助空心阴极放电效应技术，制得符合静电耗散表面电阻值的掺Si类金刚石保护膜。

本发明提供的是一种适用于大面积工件的四围板方笼式空心阴极效应镀膜方法，为获得均匀性满足电阻要求，进行了如下改进创新工作：制备方法与膜层选择的结合(PECVD+掺Si类金刚石保护膜)；在相对的两衬板的两侧再分别增设一衬板，形成更封闭的空心阴极效应区，以进一步改善工件左右两开放侧的端头效应；在方笼四围板的四直角连接处留设开口间隙，以改善该处的放电叠加过于强的问题；为工件增设四周宽出工件一定宽度的衬板，以抵偿工件周边的边沿沉积弱化效应；采用电磁场增强技术，引入空间均匀磁场以增强放电，进一步改善笼内放电的均匀性和强度，同时提高沉积速率。最终实现厚度均匀、电阻率达到静电耗散要求的大面积DLC镀层制备，拓展了DLC在半导体封装领域大尺寸平面工件上的工业应用。

所述电磁场增强的技术通过如下方式实施：在炉壁设置若干面向炉中心的电磁线圈，通过调节其所供电流在镀膜空间产生可控的均匀磁场，以获得大范围均匀放电等离子体工作区。

所述衬板四四周超出所述镀件20-30mm。

所述空心阴极放电效应及其均匀性通过调整两所述镀件之间的距离实现。

作为优选：本发明制膜过程具体如下：

1)镀前准备；

2)装炉抽真空与加热；

3)氩离子刻蚀清洗，去除残留污垢和氧化皮；

4)沉积Si过渡层；

5)沉积Si-DLC膜层；

6)冷却出炉。

本发明还提供一种采用型号为HauzerFlexcoat850的PECVD镀膜设备，在高端半导体封装台台板表面制备一层符合静电耗散表面电阻值的耐磨抗划伤的保护膜的方法，方案如下：

一种半导体封装台板用大面积DLC镀层均匀沉积方法，其特征在于，制膜过程中其台板采用如下装挂方式：

四片衬板围成空心方笼，且在相邻两衬板的直角连接处留设开口间隙，使用时两所述台板待镀面相对地分装在对设的一组所述衬板上，衬板四周超出所述台板，超出部分与所述台板的待镀面取平，模拟待镀面向外延伸；

制膜过程中的负偏压施加于所述衬板和台板上，使所述空心方笼侧面四个方向都产生辉光放电，通过放电叠加形成空心阴极放电效应镀膜区，采用电磁场增强PECVD法，借助空心阴极放电效应技术，制得符合静电耗散表面电阻值的掺Si类金刚石保护膜；

制膜过程具体如下：

1)镀前准备：炉外清除工件污垢；

2)装炉抽真空与加热：将工件台板相距250mm的竖立安装在衬板内表面，抽真空至本底真空度：5x10^-3Pa；边抽真空边加热，加热温度：150摄氏度，保温30-90分钟；

3)氩离子刻蚀清洗：脉冲偏压至-700V，100kHz，占空比：90％，Ar流量约1000sccm，炉内压力1.5Pa，刻蚀60--120min，去除残留污垢和氧化皮；

4)沉积Si过渡层：通入前驱气体六甲基二硅氧烷(HMDSO)90—50sccm和Ar，调节气压至1Pa，施加负脉冲偏压至-700V，80KHz，占空比为60％，产生炉内辉光放电形成空心阴极放电效应镀膜区，同时开启炉内的非平衡磁场线圈，励磁电流2A，用以磁场增强炉内等离子体，沉积7--15min；

5)沉积Si-DLC膜层：同时通入C2H2100-160sccm和六甲基二硅氧烷HMDSO7--20sccm，调节Ar的通入量维持气压在1Pa，脉冲偏压至-700V，60kHz，占空比为60％，产生炉内辉光放电形成空心阴极放电效应镀膜区，同时开启非平衡磁场线圈，励磁电流2A，以磁场增强等离子体，沉积30min；

6)冷却出炉。

所述衬板四周超出所述台板20-30mm。

有益效果：

本发明提供了一种均匀沉积指定静电耗散级电阻率值的大面积DLC镀层的方法，同时还提供了一种采用现行镀膜设备在高端半导体封装台板上制备所述大面积DLC镀层的工艺，可以满足高端半导体封装等工作平台的需求，有利于拓展DLC在半导体封装领域大尺寸平面工件上的工业应用。

附图说明

图1为四衬板围成的空心方笼的结构示意图；

图2为测试挂片在台板上的分布示意图；

附图标记说明：1衬板、2台板、3转盘、4转动支架、5炉壁。

具体实施方式

针对现时还没有理想的工作桌面材料，同时满足静电耗散特性和耐磨抗划伤性能的情况，本发明总体构思如下：在半导体封装工作台台板的表面制备一层符合静电耗散表面电阻值的耐磨抗划伤的保护膜。如此，膜层材料的选择，膜层的耐磨抗划伤性能，膜层电阻的可调节性，都需要被考虑。更重要的是，半导体封装领域的工作平台一般尺寸都比较大，还需要克服大面积薄膜沉积均匀性的难题。

膜层材料的选择：针对材料具有静电耗散等级特征的要求，考虑选用类金刚石薄膜(DLC)。DLC具有诸多优异特性，如具有高硬度、高弹性模量、低摩擦系数、良好耐磨耐蚀性，具有良好导热性同时又具较高的电绝缘强度、击穿电压以及较低的介电常数等。DLC是一种包含sp2和sp3杂化键结构的薄膜，可通过工艺方法调整sp2和sp3的含量比例获得性能变化很大的DLC薄膜。DLC的电学性能可调性很宽，电阻值具有很宽的可调范围(10⁵--10¹²Ω之间)，可见，在半导体封装台板表面涂覆DLC薄膜，有望得到既符合静电耗散特性又具备耐磨抗划伤性能的保护膜层。另外，由于Si原子的原子半径小而电负性大，通过掺入Si的方法可以提高DLC中sp3结构的稳定性，可以抑制sp3向sp2结构的转变，从而获得较稳定的表面电阻。而且这种掺Si的DLC耐热性较好，其耐石墨化转变温度较高，这样在半导体封装台板上制备大面积Si-DLC的过程中，对温度场均匀性相对要求较低些，有利于获得大面积均匀膜层。

膜层制备方法：目前，DLC薄膜的沉积技术主要有物理气相沉积法(PhysicalVaporDeposition,PVD)、化学气相沉积技术(ChemicalVapor Deposition,CVD)和液相电化学沉积法三大类。其中，PVD法主要包括利用碳源气体的离子束沉积、利用固体石墨靶材的磁控溅射、阴极真空电弧和脉冲激光沉积等方法；CVD法常用的为等离子增强CVD(PECVD)，该方法因为等离子体的引入可以极大地降低沉积温度，同时增加涂层的致密性，所制备的涂层表面光滑细腻，使得应用范围大为扩展。液相电化学沉积法是近年来兴起的一种新型湿式合成方法，主要通过电解有机溶液来制备类金刚石膜，此法虽具有设备简单、条件温和的优点，但合成的薄膜物理、化学特性及工艺稳定性较差，现多处于实验探索阶段。PVD和PECVD法是目前合成类金刚石碳膜常用的工业化技术。但对于较大平面尺寸的工件，不管是采用PVD还是PECVD方法都存在所沉积DLC不均匀的问题，制约了DLC在一些大平面尺寸(镀膜中的大平面尺寸是个相对的概念，是相对镀膜设备的镀膜区尺度而言，当工件平面尺度接近镀膜区允许最大尺寸时，通常认为为大面积镀膜。如在本发明应用实例中，采用的设备为HauzerFlexcoat850，有效镀膜区尺寸为D550*H500mm，工件尺寸为400*500*20mm，接近极限)工件上的应用。不过相对而言，PECVD比PVD获得大面积和均匀膜层更具优势。

最终，出于更有利于制备大面积均匀膜层的角度考虑，申请人决定采用PECVD法制备掺Si的类金刚石(Si-DLC)保护膜的方案。

在PECVD制备Si-DLC膜层试验中，通过研究不同的工件装载方式发现对于沉积Si-DLC涂层均匀性有很大影响，如在炉内中央放置单片大尺寸板状工件，施加电压引起辉光放电，在工件表面几乎得不到均匀的放电等离子体。把两片大尺寸工件相对竖立，两板距离不恰当时，也得不到均匀放电等离子体；当两板距离合适时，两极间形成空心阴极效应，导致产生大面积均匀放电等离子体，这正是我们所需求的。

对此中国实用新型专利，申请号为202222321208.6，名称为镀膜设备，公开了利用空心阴极效应进行镀膜的装置：在镀膜室内设置与室壁绝缘竖立的方型电极架，电极架上水平或竖立置有相邻有一定间隙的多层电极板，室壁接地电位。诸电极板接负电位，相邻电极板是等电位的，当电极板对地施加适宜的电位差，则会导致电极板对地放电，而相邻电极板之间产生空心阴极效应，使得辉光放电区域相互叠加，辉光变强，等离子体浓度增加，进而使贴在电极板上的平板状的小工件提高镀膜效率和质量。

上述方法对于本发明中的大面积工件不完全适用，存在诸多不足，导致膜层均匀性达不到要求：

1)对设的两竖立板(因为工件尺寸太大，不宜水平放置)的四周边开放侧存在边沿效应，边沿等离子体变弱，沉积膜层物料和厚度都弱化，这是边沿处放电条件不对称和荷能粒子外溢所导致，必须设法修正和补偿。

试验中通过在工件台板后增设衬板，台板平贴在衬板上，并让衬板四周宽出台板一定距离，如20-30mm，宽出部分与台板待镀面取平，模拟台板边沿向外延伸。如此可使边沿效应即等离子体弱化区从原来台板的边沿向外延伸至衬板的边沿，能在一定程度上改善台板边沿镀层不均匀的情况。

两竖立板的左右两开放侧，带电粒子和等离子体可自由向外逃逸，该两开放侧附近仍然存在放电不均匀，等离子体弱化现象。通过增设两块衬板堵封住原两工件台板左右两侧的开放区，即改用四片衬板围成空心方笼，形成更封闭的空心阴极效应区，四块衬板均导电，并施加偏压，四个方向都产生辉光放电，通过放电的叠加形成空心阴极放电效应镀膜区，可进一步改善台板左右两开放侧的端头效应，得到更均匀完全的表面膜层。

不过，在试验中又发现空心方笼两相邻衬板直角交接处沉积物过于浓密，可能是该直角附近放电叠加过于强烈。对于此，在直角交接位留出一适当宽度的开口缝隙，可适当减少该处的放电叠加，最终取得更理想的沉积均匀性。

2)在大平面尺寸工件内部表面仍然难以生成完全合格的镀层，即空心方笼内的空心阴极放电也仍然存在不均匀分布的问题

通过在放电区内增置空间均匀磁场，使磁力线约束带电粒子运动增强碰撞电离，提高放电效率和均匀性，可获得更强、更均匀的空心阴极放电区，使大面积沉积更均匀一致。

经大量试验和反复调整，最终得到满意结果，在大面积台板表面制得厚度均匀、电阻率达到静电耗散要求的DLC保护膜。

可以看到，本发明并未在空心方笼的顶、底采取额外的措施，而是利用上下开放口进行反应气流输运和更新。不过可以预期，在空心方笼的顶和底增设相间一定距离的围板或设置类似功能结构(加负偏压)，对减少荷能粒子外溢，提高放电均匀性是有帮助的。不过六面全封闭设计对于反应气体的输运和更新不够顺畅，也可能会影响均匀性和沉积速率，可以通过试验实测决定方案的选择。

下面为本发明的应用实例

设备：PECVD镀膜设备，型号HauzerFlexcoat850，炉腔内有效镀膜区尺寸D550*H500mm，该设备底部设置转盘，炉顶设置抽气口。

工件类型：针对的工件为400*500*20mm的不锈钢台板

该台板用于高端半导体封装，经过精密加工而成，其正面平滑且规则密布微通孔，背面四周边留有凸缘，即整个背面是方型凹腔，凹腔底面规则密布方格形的浅细刻槽，正面的微通孔都开在这些刻槽上。台板底部有封板，通入气体经过浅刻槽流道从密排的微通孔向台板正面吹气。这种精密的台板大平面在镀膜过程中必须营造均匀的温度场，以确保台板不发生变形。

工件装载方式：如图1所示，两块衬板1竖立相向装载，在两侧边再安装两块衬板1，围成一个空心方笼，两相邻互成直角的衬板1之间接口处留适当宽度的开缝不封闭。四块衬板1围成的空心方笼通过转动支架4固定在炉内工件转盘3上，连接负电压。作为产品的工件台板2竖立贴装在衬板1内表面上，衬板四周比工件台板宽出20-30mm，宽出部分与台板待镀面取平，模拟台板外沿向外延伸。两块工件台板相距250mm。

工艺过程：

镀前准备：将工件台板置于超声清洗线去油、去蜡、去污处理后漂洗再烘干，并用干燥氮气吹干。

镀膜工艺：

1)装炉抽真空与加热：将工件台板竖立贴装在衬板内表面上，抽真空至本底真空度：5x10^-3Pa；边抽真空边加热，加热温度：150摄氏度，保温30-90分钟；

2)氩离子刻蚀清洗：脉冲偏压至-700V，100kHz，占空比90％，Ar流量约1000sccm，炉内压力1.5Pa，刻蚀60--120min；去除残留污垢和氧化皮。

3)沉积过渡层：

通入前驱气体六甲基二硅氧烷(HMDSO)90—50sccm和Ar，调节气压至1Pa，施加负脉冲偏压至-700V，80KHz占空比为60％，产生炉内辉光放电等离子体，形成空心阴极放电效应镀膜区。开启炉内溅射靶旁的非平衡磁场线圈，励磁电流2A，用以磁场增强炉内等离子体，沉积7--15min；制备Si过渡层，以改善薄膜与基底间的不匹配性，提高薄膜的粘着力。

4)镀膜

沉积Si-DLC薄膜：同时通入C2H2100-160sccm和HMDSO7--20sccm，调节Ar的通入量维持气压在1Pa，脉冲偏压至-700V，60kHz，占空比为60％，产生炉内辉光放电形成空心阴极放电效应镀膜区，同时开启非平衡磁场线圈，励磁电流2A，以磁场增强等离子体，沉积30min。

5)冷却出炉。

上述工艺中，以Ar为工作气体，以乙炔(C₂H₂)和六甲基二甲硅醚(HMDSO)为反应气体，反应合成沉积Si-DLC涂层。众所周知，DLC薄膜的电阻率对于内部结构sp3与sp2之间的转变非常敏感，即使采用同一种制备方式，其电阻率也会随着工艺参数的改变而变化很大。本发明通过对工作气压、工作电压、工作气体与反应气体种类和比例、流量等工艺参数的精确控制，确保反应合成所需的Si-DLC成分和结构，得到特定电阻率的DLC，同时保证获得均匀温度场并限制最高温度值，防止精密加工的大尺寸工件台板受热不均产生变形。

对照试验

如图2所示，在台板平面上划分20个面积相等方格，分内外两圈，每方格为一个测试点，共20个测试点，分别粘贴测试挂片A--N和1--6。

试验组

工艺过程：

镀膜工艺：

1)装炉抽真空与加热：将工件台板竖立贴装在衬板内表面上，抽真空至本底真空度：5x10^-3Pa；边抽真空边加热，加热温度：150摄氏度，保温60分钟；

2)氩离子刻蚀清洗：脉冲偏压至-700V，100kHz，占空比90％，Ar流量约1000sccm，炉内压力1.5Pa，刻蚀90min；去除残留污垢和氧化皮。

3)沉积过渡层：

通入前驱气体六甲基二硅氧烷(HMDSO)70sccm和Ar，调节气压至1Pa，施加负脉冲偏压至-700V，80KHz，占空比为60％，产生炉内辉光放电形成空心阴极放电效应镀膜区。开启炉内溅射靶旁的非平衡磁场线圈，励磁电流2A，用以磁场增强炉内等离子体，沉积12min；制备Si过渡层，以改善薄膜与基底间的不匹配性，提高薄膜的粘着力。

4)镀膜：沉积Si-DLC薄膜：同时通入C2H2130sccm和HMDSO15sccm，调节Ar的通入量维持气压在1Pa，脉冲偏压至-700V，60kHz，占空比为60％，产生炉内辉光放电形成空心阴极放电效应镀膜区，同时开启非平衡磁场线圈，励磁电流2A，以磁场增强等离子体，沉积30min。

5)冷却出炉。

对照组

工艺过程：

镀膜工艺：

3)沉积过渡层：

4)镀膜

沉积DLC膜层：通入C2H2200sccm，调节Ar的通入量，维持气压在1Pa，脉冲偏压至-700V，60kHz，占空比为60％，产生炉内辉光放电形成空心阴极放电效应镀膜区，同时开启非平衡磁场线圈，励磁电流2A，以磁场增强等离子体，沉积30min。

5)冷却出炉。

实验组和对照组采用的设备、台板装载方式等同应用实例。

性能测试

测试方法：

1)外观：DLC薄膜(包括DLC和Si-DLC)的均匀性通过观察外观颜色，均匀黑色合格，黑色深浅不一或发彩不合格。

2)膜厚：在各个测试点放置测试片，用于测试DLC薄膜的厚度。用球磨坑法测量各个测试挂片的DLC薄膜厚度，所用仪器为瑞士SCM产球磨型膜厚测试仪Calotest。

3)表面电阻率：测试点与膜厚测试点相同，测量表面电阻率。所使用的测试仪器为美国产TREKModel152P-2P型表面电阻测试仪。

膜层性能测试结果

1)外貌观察：

观察发现整个工件台板表面都是黑色的DLC薄膜，颜色很均匀，边缘也无发彩的情况，说明膜层厚度和表面电阻已趋于均匀化。

2)厚度：

在大板外围一圈区域的厚度在2.0-2.7um，中心区域厚度在2.7-3.1um之间。

3)表面电阻值：

在表面电阻方面，掺Si的Si-DLC薄膜外圈电阻值在1.9-3.2*10⁷Ω，而中心区域电阻在3.1-5.4*10⁷Ω，整个区域满足静电耗散标准要求。不掺Si的纯DLC薄膜外圈电阻值在5.0*10⁴-2.0*10⁵Ω，中心区域电阻值在3.6-5.0*10⁴Ω，可见表面电阻值仍然较低。

由上可见，选择掺Si的Si-DLC镀层或不掺Si的纯DLC镀层，采用本发明工艺，均能得到大面积均匀膜层。但仅选择掺Si的Si-DLC镀层时，才能达到对静电耗散等级的要求。

这是因为，空心阴极效应可以得到均匀强烈的等离子体,致使可获得大面积均匀的DLC膜层,但空心阴极效应会使基体的温度提升,会促使DLC石墨化转变。而Si的掺入一方面可以增加sp3的稳定性,抑制sp3向sp2的转变，另一方面所生成的Si-C键具有不导电性质，从而消除因空心阴极效益使得温度升高而带来的表面电阻下降问题。

本申请发明人通过大量试验，最后成功实现在整个台板大平面范围内制备厚度均匀、电阻率达到静电耗散要求的DLC薄膜，拓展了DLC在半导体封装领域大尺寸平面工件上的工业应用。

Claims

1.一种大面积DLC镀层均匀沉积方法，其特征在于，制膜过程中其镀件采用如下装挂方式：

所述空心方笼固定在炉内的工件转盘上；

制膜过程中的负偏压施加于所述衬板和镀件上，使所述空心方笼侧面四个方向都产生辉光放电，通过放电叠加形成空心阴极放电效应镀膜区，采用电磁场增强PECVD法，借助空心阴极放电效应技术，制得符合静电耗散表面电阻值的掺Si类金刚石保护膜；

所述空心阴极放电效应通过调整两所述镀件之间的距离实现；

所述制膜过程具体如下：

1）镀前准备；

2）装炉抽真空与加热；

3）氩离子刻蚀清洗，去除残留污垢和氧化皮；

4）沉积Si过渡层；

5）沉积Si-DLC膜层；

6) 冷却出炉。

2.根据权利要求1所述的大面积DLC镀层均匀沉积方法，其特征在于，所述电磁场增强的技术通过如下方式实施：在炉壁设置若干面向炉中心的电磁线圈，通过调节其所供电流在镀膜空间产生可控的均匀磁场。

3.根据权利要求 1 所述的大面积DLC镀层均匀沉积方法，其特征在于，采用型号为Hauzer Flexcoat 850的PECVD镀膜设备为镀件高端半导体封装台板镀膜时，

所述制膜过程具体如下：

1）镀前准备：炉外清除工件污垢；

2）装炉抽真空与加热：将工件台板相距250mm的竖立安装在衬板内表面，抽真空至本底真空度：5x10^-3Pa；边抽真空边加热，加热温度：150摄氏度，保温30-90分钟；

3）氩离子刻蚀清洗：脉冲偏压至-700V，100kHz，占空比：90%，Ar流量为1000sccm，炉内压力1.5Pa，刻蚀60-120 min，去除残留污垢和氧化皮；

4）沉积Si过渡层：通入前驱气体六甲基二硅氧烷90—50sccm和Ar，调节气压至1Pa，施加负脉冲偏压至-700V，80kHz，占空比为60%，产生炉内辉光放电形成空心阴极放电效应镀膜区，同时开启炉内的非平衡磁场线圈，励磁电流2A，以磁场增强炉内等离子体，沉积7-15min；

5）沉积Si-DLC膜层：同时通入C₂H₂100-160sccm 和六甲基二硅氧烷7-20sccm，调节Ar的通入量维持气压在1Pa，脉冲偏压至-700V，60kHz，占空比为60%，产生炉内辉光放电形成空心阴极放电效应镀膜区，同时开启非平衡磁场线圈，励磁电流2A，以磁场增强等离子体，沉积30min；

6) 冷却出炉。

4.根据权利要求1-3任一项所述的大面积DLC镀层均匀沉积方法，其特征在于，所述衬板四周超出所述镀件20-30mm。