CN116844620A - 一种信号采样电路以及半导体存储器 - Google Patents

Abstract

本公开实施例提供了一种信号采样电路以及半导体存储器，包括：信号输入电路，用于确定待处理指令信号和待处理片选信号；时钟接收电路，用于接收初始时钟信号，并对初始时钟信号进行分频处理，得到第一时钟信号；采样逻辑电路，用于根据第一时钟信号对待处理片选信号进行两级采样处理和逻辑运算处理，得到片选时钟信号；片选时钟信号包括两个脉冲，且每个脉冲的宽度为一个预设时钟周期；译码电路，用于根据待处理片选信号和片选时钟信号对待处理指令信号进行译码处理和采样处理，得到目标指令信号。这样，经过该信号采样电路的处理，目标指令信号的脉冲宽度不会跟随工艺、电压、温度等变化产生偏差，可以改善脉冲宽度不确定的问题。

Description

一种信号采样电路以及半导体存储器

技术领域

本公开涉及集成电路技术领域，尤其涉及一种信号采样电路以及半导体存储器。

背景技术

随着半导体技术的不断发展，人们在制造和使用计算机等设备时，对数据的传输速度提出了越来越高的要求。为了获得更快的数据传输速度，应运而生了一系列数据可以双倍速率(Double Data Rate，DDR)传输的存储器等器件。

在动态随机存取存储器(Dynamic Random Access Memory，DRAM)中，输入的命令地址信号既可以作为地址进行采样又可以作为指令进行采样译码。在输入的命令地址信号作为指令时，需要采样译码得到译码信号。然而，译码信号的脉冲宽度存在不确定性，可能会导致数据失效，影响了半导体的性能。

发明内容

本公开提供了一种信号采样电路以及半导体存储器，能够改善信号脉冲宽度存在不确定性的问题，提高目标指令信号的质量。

第一方面，本公开实施例提供了一种信号采样电路，所述信号采样电路包括信号输入电路、时钟接收电路、采样逻辑电路和译码电路；其中，

所述信号输入电路，用于确定待处理指令信号和待处理片选信号；

所述时钟接收电路，用于接收初始时钟信号，并对所述初始时钟信号进行分频处理，得到第一时钟信号；其中，所述初始时钟信号的时钟周期为预设时钟周期，所述第一时钟信号的时钟周期为所述预设时钟周期的2倍；

所述采样逻辑电路，用于根据所述第一时钟信号对所述待处理片选信号进行两级采样处理和逻辑运算处理，得到片选时钟信号；其中，所述片选时钟信号包括两个脉冲，且每个脉冲的宽度为预设时钟周期；

所述译码电路，用于根据所述待处理片选信号和所述片选时钟信号对所述待处理指令信号进行译码处理和采样处理，得到目标指令信号。

在一些实施例中，所述目标指令信号包括一个脉冲，且所述脉冲的宽度为所述预设时钟周期的2倍；其中，所述片选时钟信号中第一个脉冲的上升沿用于产生所述目标指令信号的上升沿，所述片选时钟信号中第二个脉冲的上升沿用于产生所述目标指令信号的下降沿。

在一些实施例中，所述第一时钟信号包括时钟奇信号和时钟偶信号；其中，

所述时钟奇信号和所述时钟偶信号的时钟周期均是所述预设时钟周期的2倍，且所述时钟奇信号和所述时钟偶信号之间的相位差为180度。

在一些实施例中，所述第一时钟信号包括时钟奇信号和时钟偶信号；其中，

所述时钟奇信号和所述时钟偶信号的时钟周期均是所述预设时钟周期的2倍，且所述时钟奇信号和所述时钟偶信号之间的相位差为180度。

在一些实施例中，所述信号输入电路包括第一输入电路和第二输入电路；其中，

所述第一输入电路，用于接收初始指令信号，输出中间指令信号；以及

利用所述时钟奇信号对所述中间指令信号进行采样处理，得到待处理指令奇信号，利用所述时钟偶信号对所述中间指令信号进行采样处理，得到待处理指令偶信号；

所述第二输入电路，用于接收初始片选信号，输出中间片选信号；以及

利用所述时钟奇信号对所述中间片选信号进行采样处理和反相处理，得到待处理片选奇信号，并利用所述时钟偶信号对所述中间片选信号进行采样处理和反相处理，得到待处理片选偶信号；

其中，所述待处理指令奇信号和所述待处理指令偶信号组成所述待处理指令信号，所述待处理片选奇信号和所述待处理片选偶信号组成所述待处理片选信号。

在一些实施例中，所述采样逻辑电路包括第一采样电路、第二采样电路、第一逻辑电路和第二逻辑电路；其中，

所述第一采样电路，用于利用所述时钟奇信号对所述待处理片选偶信号进行第一级采样处理，得到第一片选采样奇信号；并利用所述时钟奇信号对所述第一片选采样奇信号进行第二级采样处理，得到第二片选采样奇信号；

所述第二采样电路，用于利用所述时钟偶信号对所述待处理片选奇信号进行第一级采样处理，得到第一片选采样偶信号；并利用所述时钟偶信号对所述第一片选采样偶信号进行第二级采样处理，得到第二片选采样偶信号；

所述第一逻辑电路，用于对所述时钟奇信号、所述第一片选采样奇信号和所述第二片选采样奇信号进行逻辑运算，得到片选时钟奇信号；

所述第二逻辑电路，用于对所述时钟偶信号、所述第一片选采样偶信号和所述第二片选采样偶信号进行逻辑运算，得到片选时钟偶信号；

其中，所述片选时钟偶信号和所述片选时钟奇信号组成所述片选时钟信号。

在一些实施例中，所述第一级采样处理是指上升沿采样处理，所述第二级采样处理是指下降沿采样处理。

在一些实施例中，所述第一采样电路包括第一触发器、第一非门和第二触发器；其中，

所述第一触发器的输入端与所述待处理片选偶信号连接，所述第一触发器的时钟端与所述时钟奇信号连接，所述第二触发器的输入端与所述第一触发器的输出端连接，所述第一非门的输入端与所述时钟奇信号连接，所述第一非门的输出端与所述第二触发器的时钟端连接，所述第二触发器的输出端用于输出所述第二片选采样奇信号。

在一些实施例中，所述第二采样电路包括第三触发器、第二非门和第四触发器；其中，

所述第三触发器的输入端与所述待处理片选奇信号连接，所述第三触发器的时钟端与所述时钟偶信号连接，所述第四触发器的输入端与所述第三触发器的输出端连接，所述第二非门的输入端与所述时钟偶信号连接，所述第二非门的输出端与所述第四触发器的时钟端连接，所述第四触发器的输出端用于输出所述第二片选采样偶信号。

在一些实施例中，所述第一逻辑电路包括第一或门和第一与门；其中，

所述第一或门，用于对所述第一片选采样奇信号和所述第二片选采样奇信号进行或运算，得到中间奇信号；

所述第一与门，用于对所述中间奇信号和所述时钟奇信号进行与运算，得到所述片选时钟奇信号。

在一些实施例中，所述第二逻辑电路包括第二或门和第二与门；其中，

所述第二或门，用于对所述第一片选采样偶信号和所述第二片选采样偶信号进行或运算，得到中间偶信号；

所述第二与门，用于对所述中间偶信号和所述时钟偶信号进行与运算，得到所述片选时钟偶信号。

在一些实施例中，所述译码电路包括第一指令译码电路、第二指令译码电路以及第三或门；其中，

所述第一指令译码电路，用于根据所述待处理片选偶信号和所述片选时钟奇信号对所述待处理指令偶信号进行译码和采样处理，得到指令偶信号；

所述第二指令译码电路，用于根据所述待处理片选奇信号和所述片选时钟偶信号对所述待处理指令奇信号进行译码和采样处理，得到指令奇信号；

所述第三或门，用于对所述指令偶信号和所述指令奇信号进行或运算，得到所述目标指令信号。

在一些实施例中，所述第一指令译码电路包括第一译码电路和第三采样电路；其中，

所述第一译码电路，用于对所述待处理指令偶信号和所述待处理片选偶信号进行译码处理，得到指令译码偶信号；

所述第三采样电路，用于根据所述片选时钟奇信号对所述指令译码偶信号进行采样处理，得到所述指令偶信号。

在一些实施例中，所述第二指令译码电路包括第二译码电路和第四采样电路；其中，

所述第二译码电路，用于对所述待处理指令奇信号和所述待处理片选奇信号进行译码处理，得到指令译码奇信号；

所述第四采样电路，用于根据所述片选时钟偶信号对所述指令译码奇信号进行采样处理，得到所述指令奇信号。

在一些实施例中，所述初始片选信号是表征目标芯片被选中的信号，且所述初始片选信号为低电平有效的脉冲信号；其中，

若所述初始片选信号在偶数时钟周期的上升沿采样为低电平，则所述待处理片选偶信号为高电平有效的脉冲信号；以及

所述片选时钟奇信号中第一个脉冲的上升沿用于产生所述目标指令信号的上升沿，所述片选时钟奇信号中第二个脉冲的上升沿用于产生所述目标指令信号的下降沿。

在一些实施例中，若所述初始片选信号在奇数时钟周期的上升沿采样为低电平，则所述待处理片选奇信号为高电平有效的脉冲信号；以及

所述片选时钟偶信号中第一个脉冲的上升沿用于产生所述目标指令信号的上升沿，所述片选时钟偶信号中第二个脉冲的上升沿用于产生所述目标指令信号的下降沿。

第二方面，本公开实施例提供了一种半导体存储器，包括如第一方面中任一项所述的信号采样电路。

在一些实施例中，该半导体存储器为动态随机存取存储器DRAM芯片。

本公开实施例提供了一种信号采样电路以及半导体存储器，该信号采样电路包括信号输入电路、时钟接收电路、采样逻辑电路和译码电路；其中，信号输入电路，用于确定待处理指令信号和待处理片选信号；时钟接收电路，用于接收初始时钟信号，并对初始时钟信号进行分频处理，得到第一时钟信号；其中，初始时钟信号的时钟周期为预设时钟周期，第一时钟信号的时钟周期为预设时钟周期的2倍；采样逻辑电路，用于根据第一时钟信号对待处理片选信号进行两级采样处理和逻辑运算处理，得到片选时钟信号；其中，片选时钟信号包括两个脉冲，且每个脉冲的宽度为一个预设时钟周期；译码电路，用于根据待处理片选信号和片选时钟信号对待处理指令信号进行译码处理和采样处理，得到目标指令信号。这样，经过该信号采样电路的处理，片选时钟信号包括两个脉冲，且每个脉冲的宽度为一个预设时钟周期，从而译码及采样之后的目标指令信号的脉冲宽度不会跟随工艺、电压、温度等变化产生偏差，改善目标指令信号的脉冲宽度不确定的问题，防止数据失效。

附图说明

图1为两个时钟周期命令的信号时序示意图；

图2为一种信号采样电路的组成结构示意图；

图3为一种指令译码器的组成结构示意图；

图4为一种信号采样电路的信号时序示意图；

图5为本公开实施例提供的一种信号采样电路的组成结构示意图；

图6为本公开实施例提供的另一种信号采样电路的组成结构示意图；

图7为本公开实施例提供的又一种信号采样电路的组成结构示意图

图8A为本公开实施例提供的第一指令译码电路的组成结构示意图；

图8B为本公开实施例提供的第二指令译码电路的组成结构示意图；

图9为本公开实施例提供的一种信号采样电路的详细结构示意图；

图10为本公开实施例提供的一种信号采样电路的信号时序示意图；

图11为本公开实施例提供的一种半导体存储器的组成结构示意图。

具体实施方式

下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅用于解释相关申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。

除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。

在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。

需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅是用于区别类似地对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。

以下为本公开实施例中涉及到的专业名词解释以及部分名词的对应关系：

动态随机存取存储器(Dynamic Random Access Memory，DRAM)

同步动态随机存取存储器(Synchronous Dynamic Random Access Memory，SDRAM)

双倍速率(Double Data Rate，DDR)

第五代DDR(5th DDR，DDR5)

命令地址输入(Command/Address，CMD/ADD或简称为CA)

时钟输入(Clock Input，CLK)

片选输入(Chip Select Input，CS)

缓冲器(Buffer/Repeater，RPT)

指令译码器(Command Decoder，CMD DEC)

D型触发器(Data Flip-Flop或Delay Flip-Flop，DFF)

工艺、电压、温度(Process、Voltage、Temperature，PVT)

可以理解，以DDR5 DRAM设计为例，CA输入既可以作为地址进行采样又可以作为指令进行采样译码。其中，这里的CA是DRAM各种命令地址信号的统称，可以包括行地址选通脉冲(Row Address Strobe，RAS)、列地址选通脉冲(Column Address Strobe，CAS)、写命令(Write，WE)、激活命令(ACT，Active)等命令信号，以及还可以包括有A13～A0的地址信号等。另外，在实际应用中，该命令地址信号包括几位地址信号，具体可以是根据DRAM的规格确定，本公开实施例不作任何限定。

对于DDR5 DRAM中两个时钟周期的指令信号(用2T CMD表示)来说，参见图1，其示出了两个时钟周期命令的信号时序示意图。在图1中，CK_t、CK_c为一对互补的时钟信号，CA[13:0]就是CA输入，CMD为CA译码后得到的指令信号，CS_n为指示CA有效的片选信号。如图1所示，CA[13:0]为持续两个时钟周期的信号，第1个时钟周期的CA[13:0]和第2个时钟周期的CA[13:0]需要作为地址信号进行采样，在DDR5内，第1个时钟周期的CA[4:0]还需要作为指令信号进行采样和译码。另外，时钟周期是指CK_t/CK_c的时钟周期。

在本公开实施例中，主要涉及CA作为指令信号进行采样和译码的部分，对于CA作为地址信号进行采样和输出的部分进行省略，不作过多叙述。

示例性地，参见图2，其示出了一种信号采样电路的组成结构示意图。如图2所示，该信号采样译码电路包括第一接收器101、第二接收器102、第三接收器103、第一触发器104、第二触发器105、第三触发器106、第一反相器107、第四触发器108、第二反相器109、第五触发器110、第六触发器111、第一缓冲器112、第一与门113、第二缓冲器114、第二与门115、指令译码器116和或门117。其中，第一触发器104、第二触发器105、第三触发器106、第四触发器108、第五触发器110、第六触发器111均可以是由D型触发器组成；对于指令译码器116而言，其可以是由三输入与非门、二输入或非门和缓冲器等逻辑部件组成，详见图3所示。

在图2中，第一接收器101的输入信号为初始命令地址信号(用CA[13:0]表示)和参考信号(用VREFCA表示)，输出信号为中间命令地址信号(用CA表示)；第二接收器102的输入信号为初始片选信号(用CS_n表示)和参考信号(用VREFCA表示)，输出信号为中间片选信号(用PCS表示)；第三接收器103的输入信号为初始时钟信号(包括CK_t信号和CK_c信号)，经过分频处理后得到时钟偶信号(用PCLK_E表示)和时钟奇信号(用PCLK_O表示)。在这里，CK_t/CK_c是一对相位差为180°的互补信号，且CK_t/CK_c的时钟周期为预设时钟周期，PCLK_E/PCLK_O的时钟周期是预设时钟周期的2倍，且相位差为180°。需要注意的是，这里的CA[13:0]表示一组信号，是CA[0]、CA[1]、…、CA[13]的合并统称。相应地，第一接收器101中其实包括有14个接收电路，以及输出的线路，甚至包括后面的采样电路也是有14个，与CA[0]、CA[1]、…、CA[13]是一一对应的。

然后，在CA[13:0]中，CA[0]、CA[1]、CA[2]、CA[3]和CA[4]用于译码形成指令信号，表示为CA[4:0]。因此，通过第一触发器104，利用时钟奇信号PCLK_O对中间命令地址信号CA进行一级采样处理，得到待处理指令奇信号(用CA[4:0]_1T_O表示)；通过第二触发器105，利用时钟偶信号PCLK_E对中间命令地址信号CA进行一级采样处理，得到待处理指令偶信号(用CA[4:0]_1T_E)表示。在这里，中间命令地址信号CA其实还会作为地址信号进行采样输出，但是该部分电路与本公开实施例无关，已经进行了省略，在此不作相关叙述。

同时，通过第三触发器106和第一反相器107，利用时钟偶信号PCLK_E对中间片选信号PCS进行采样及反相处理，得到待处理片选偶信号(用PCS_E表示)，通过第五触发器110，利用时钟奇信号PCLK_O对待处理片选偶信号PCS_E进行采样处理，得到第一片选采样奇信号(用PCS_OD表示)；类似地，通过第四触发器108和第二反相器109，利用时钟奇信号PCLK_O对中间片选信号PCS进行采样及反相处理，得到待处理片选奇信号(用PCS_O表示)，用时钟偶信号PCLK_E对待处理片选奇信号PCS_O进行采样处理，得到第一片选采样偶信号(用PCS_ED表示)。

在这里，由于初始片选信号CS_n是低电平有效的脉冲信号，所以如果中间片选信号PCS在偶数时钟周期的上升沿处于低电平，则待处理片选偶信号PCS_E和第一片选采样奇信号PCS_OD有效；如果初始片选信号CS_n在奇数时钟周期的上升沿处于低电平，则待处理片选奇信号PCS_O和第一片选采样奇信号PCS_ED有效。在这里，偶数时钟周期或者奇数时钟周期是指初始时钟信号CK_t/CK_c的时钟周期。具体来说，经过第三接收器103的分频处理之后，可以得到时钟奇信号PCLK_E和时钟偶信号PCLK_O；然后将时钟偶信号PCLK_E的上升沿所在的时钟周期作为偶数时钟周期，将时钟奇信号PCLK_O的上升沿所在的时钟周期作为奇数时钟周期。

另外，时钟偶信号PCLK_E在经过第一缓冲器112后和第一片选采样偶信号PCS_ED输入到第一与门113，从而运算得到片选时钟偶信号(用CS_CLK_E表示)，时钟奇信号PCLK_O在经过第二缓冲器114后和第一片选采样奇信号PCS_OD输入到第二与门115，从而运算得到片选时钟奇信号(用CS_CLK_O表示)。特别地，由于第一片选采样偶信号PCS_ED和第一片选采样奇信号PCS_OD之中仅有一个信号有效，所以片选时钟奇信号CS_CLK_O和片选时钟偶信号CS_CLK_E同样仅有一个信号有效。

最后，通过指令译码器116，利用片选时钟奇信号CS_CLK_O/片选时钟偶信号CS_CLK_E对待处理指令偶信号CA[4:0]_1T_E/待处理指令奇信号CA[4:0]_1T_O，以及第一片选采样奇信号PCS_OD/第一片选采样偶信号PCS_ED进行译码和采样处理，得到指令偶信号(用CMD_E表示)和指令奇信号(用CMD_O表示)；最后，通过或门117对指令偶信号CMD_E和指令奇信号CMD_O进行或逻辑运算，得到目标指令信号(用CMD表示)，以便目标指令信号CMD进入到后续模块进行下一步应用。

基于图2和图3所示的信号采样电路，其对应的信号时序图如图4所示。在图4中，初始时钟信号用CK_t/CK_c表示，时钟偶信号用PCLK_E表示，时钟奇信号用PCLK_O表示，且CK_t/CK_c的时钟周期为预设时钟周期，PCLK_E/PCLK_O的时钟周期均为预设时钟周期的两倍；中间命令地址信号用CA表示，且CA可以包括Cy、Cz、C0、C1、C2和C3；初始片选信号用CS_n表示，中间片选信号用PCS表示，且PCS为低电平有效的脉冲信号，PCS用于表征目标芯片被选中的信号，其他信号的含义和出处请参见图2。

如图4所示，首先，内容为C0和C2的中间命令地址信号CA和低电平的中间片选信号PCS被时钟偶信号PCLK_E进行一级采样，产生待处理指令偶信号CA[4:0]_1T_E和有效的待处理片选偶信号PCS_E；然后，待处理片选偶信号PCS_E被时钟奇信号PCLK_O进行二级采样得到第一片选采样奇信号PCS_OD，且第一片选采样奇信号PCS_OD与时钟奇信号PCLK_O运算后得到有效的片选时钟奇信号CS_CLK_O。然后，利用有效的第一片选采样奇信号PCS_OD和有效的片选时钟奇信号CS_CLK_O对待处理指令偶信号CA[4:0]_1T_E进行译码和采样处理，得到目标指令信号。类似地，内容为C1和C3的中间命令地址信号CA和高电平的中间片选信号PCS被时钟奇信号PCLK_O进行一级采样，产生CA[4:0]_1T_O(未图示)和无效的中间片选奇信号PCS_O，且中间片选奇信号PCS_O被时钟偶信号PCLK_E进行二级采样，产生无效的第一片选采样偶信号PCS_ED，且第一片选采样偶信号PCS_ED与时钟偶信号PCLK_E运算后得到无效的片选时钟偶信号CS_CLK_E。然后，利用无效的第一片选采样偶信号PCS_ED和无效的片选时钟偶信号CS_CLK_E对待处理指令奇信号CA[4:0]_1T_O进行译码和采样处理，并不会得到有效信号。

这样，通过第一片选采样奇信号PCS_OD/第一片选采样偶信号PCS_ED来屏蔽时钟奇信号PCLK_O/时钟偶信号PCLK_E的方式，使得片选时钟奇信号CS_CLK_O/片选时钟偶信号CS_CLK_E只会保留一个有效信号，且片选时钟奇信号CS_CLK_O/片选时钟偶信号CS_CLK_E中的有效信号包括一个脉冲，该脉冲的脉冲宽度为预设时钟周期。在这里，预设时钟周期是指初始时钟信号CK_t/CK_c的时钟周期。

也就是说，在本场景中，片选时钟奇信号CS_CLK_O包括一个脉冲，且脉冲宽度为一个预设时钟周期，第一片选采样奇信号PCS_OD包括一个脉冲，且脉冲宽度为预设时钟周期的2倍。片选时钟奇信号CS_CLK_O用于产生CMD的上升沿，第一片选采样奇信号PCS_OD用于产生CMD的下降沿。但是，如图2所示，片选时钟奇信号CS_CLK_O是由第一片选采样奇信号PCS_OD与时钟奇信号PCLK_O进行与运算后得到的，所以片选时钟奇信号CS_CLK_O的上升沿与第一片选采样奇信号PCS_OD的上升沿之间存在延时。如图3所示，虽然第一片选采样奇信号PCS_OD信号会持续两个预设时钟周期，但是由于片选时钟奇信号CS_CLK_O的上升沿与第一片选采样奇信号PCS_OD的上升沿之间存在延时，目标指令信号CMD的脉冲宽度并非是预设时钟周期的两倍，而是预设时钟周期的2倍与所述延时的差值，所述延时指的是片选时钟奇信号CS_CLK_O的上升沿与第一片选采样奇信号PCS_OD的上升沿之间的延时；即目标指令信号CMD的脉冲宽度＝(2Tck-延时)，这导致目标指令信号CMD可能会在高频状态下或者PVT变化时出现由于脉冲宽度较小而失效的错误。在这里，2Tck表示预设时钟周期的2倍。

简单来说，在上述场景中，利用第一片选采样偶信号PCS_ED/第一片选采样奇信号PCS_OD来屏蔽时钟奇信号PCLK_O/时钟偶信号PCLK_E，使得片选时钟奇信号CS_CLK_O/片选时钟偶信号CS_CLK_E只会保留一个有效信号，且脉冲宽度为一个预设时钟周期(如图4中片选时钟奇信号CS_CLK_O)。然而，片选时钟奇信号CS_CLK_O/片选时钟偶信号CS_CLK_E中的有效信号在采样待处理指令奇信号CA[4:0]_1T_O/待处理指令偶信号CA[4:0]_1T_E经过组合逻辑之后的指令时，会产生一个没有下降沿的目标指令信号CMD，然后需要和第一片选采样奇信号PCS_OD/第一片选采样偶信号PCS_ED中的有效信号进行与逻辑运算，来产生目标指令信号CMD的下降沿，从而期望目标指令信号CMD的脉冲宽度为预设时钟周期的2倍。但由于第一片选采样奇信号PCS_OD的上升沿和片选时钟奇信号CS_CLK_O的上升沿之间有逻辑电路的延时，最后产生的目标指令信号CMD的脉冲宽度就会是(2Tck-延时)，导致该脉冲在高频和PVT变化下出现目标指令信号CMD的脉冲宽度不确定进而失效的错误。

基于此，本公开实施例提供了一种信号采样电路，该信号采样电路包括信号输入电路、时钟接收电路、采样逻辑电路和译码电路；其中，信号输入电路，用于确定待处理指令信号和待处理片选信号；时钟接收电路，用于接收初始时钟信号，并对初始时钟信号进行分频处理，得到第一时钟信号；其中，初始时钟信号的时钟周期为预设时钟周期，第一时钟信号的时钟周期为预设时钟周期的2倍；采样逻辑电路，用于根据第一时钟信号对待处理片选信号进行两级采样处理和逻辑运算处理，得到片选时钟信号；其中，片选时钟信号包括两个脉冲，且每个脉冲的宽度为一个预设时钟周期；译码电路，用于根据待处理片选信号和片选时钟信号对待处理指令信号进行译码处理和采样处理，得到目标指令信号。这样，经过该信号采样电路的处理，片选时钟信号包括两个脉冲，且每个脉冲的宽度为一个预设时钟周期，从而译码及采样之后的目标指令信号的脉冲宽度不会跟随工艺、电压、温度等变化产生偏差，改善目标指令信号的脉冲宽度不确定的问题，提高信号质量，防止数据失效。

下面将结合附图对本公开各实施例进行详细说明。

在本公开的一实施例中，参见图5，其示出了本公开实施例提供的一种信号采样电路40的组成结构示意图。如图5所示，信号采样电路40包括信号输入电路41、时钟接收电路42、采样逻辑电路43和译码电路44；其中，

信号输入电路41，用于确定待处理指令信号和待处理片选信号；

时钟接收电路42，用于接收初始时钟信号，并对初始时钟信号进行分频处理，得到第一时钟信号；其中，初始时钟信号的时钟周期为预设时钟周期，第一时钟信号的时钟周期为预设时钟周期的2倍；

采样逻辑电路43，用于根据第一时钟信号对待处理片选信号进行两级采样处理和逻辑运算处理，得到片选时钟信号；其中，片选时钟信号包括两个脉冲，且每个脉冲的宽度为一个预设时钟周期；

译码电路44，用于根据待处理片选信号和片选时钟信号对待处理指令信号进行译码处理和采样处理，得到目标指令信号。

需要说明的是，本公开实施例的信号采样电路40可以应用于多种电路场景中，后续以DRAM中命令地址信号的指令译码过程为例进行解释和说明，但这并不构成相关限定。

因此，待处理指令信号可以是根据DRAM中命令地址信号确定的。待处理片选信号用于指示存储芯片是否被选中的信号。在存储芯片被选中的情况下，待处理指令信号才是有效的。所以，待处理片选信号也是用于指示待处理指令信号是否有效的信号。目标指令信号是待处理指令信号译码得到的指令信号。

也就是说，在待处理片选信号有效的情况下，需要对待处理指令信号进行译码，得到目标指令信号。

需要说明的是，本公开实施例提供的信号采样电路40可以应用于两个预设时钟周期的指令信号(用2T CMD表示)。以下对2T CMD的场景进行简要说明。如图1所示，在2T CMD模式下，存在命令地址信号CA[13:0]和片选信号CS_n，且命令地址信号包括两个预设时钟周期的有效信号，相应地，目标指令信号CMD包括两个预设时钟周期的有效命令。应理解，在每一个时钟周期中，命令地址信号均是由多位信号构成的，即命令地址信号并非孤立的一个信号，而是由一组信号组成的，例如命令地址信号可以由CA[0]、CA[1]……CA[13]这14位信号构成，表示为CA[13:0]。另外，片选信号CS_n是用来指示存储芯片被选中的信号，且脉冲宽度为一个预设时钟周期，片选信号CS_n为低电平有效的脉冲信号，该时钟周期和该时钟周期的下一时钟周期对应的命令地址信号CA[13:0]是有效(Valid)的。具体地，第一个时钟周期的CA[13:0]和第二个时钟周期的CA[13:0]需要被采样为地址信号，且第一个时钟周期的CA[4:0]还需要被采样和译码为指令信号。在这里，CA[4:0]是指CA[0]、CA[1]、CA[2]、CA[3]和CA[4]。

在上述场景中，信号采样电路40可以用于命令地址信号作为指令信号的采样和译码过程。具体地，通过信号输入电路41，根据第一个时钟周期的命令地址信号CA[13:0]确定待处理指令信号，根据片选信号CS_n确定待处理片选信号。其次，通过时钟接收电路42，初始时钟信号经过分频处理后得到第一时钟信号。然后，通过采样逻辑电路43，利用第一时钟信号对待处理片选信号进行两级采样和逻辑运算处理，得到片选时钟信号，以使得片选时钟信号包括两个脉冲，且每个脉冲的宽度为一个预设时钟周期。最后，对待处理片选信号和待处理指令信号一起进行译码处理，并将片选时钟信号作为时钟信号对译码处理后的信号进行采样输出，得到目标指令信号。

具体地，在一些实施例中，目标指令信号包括一个脉冲，且脉冲的宽度为两个预设时钟周期；其中，片选时钟信号中第一个脉冲的上升沿用于产生目标指令信号的上升沿，片选时钟信号中第二个脉冲的上升沿用于产生目标指令信号的下降沿。

需要说明的是，上升沿是指信号由低电平状态变化成高电平状态，下降沿是指信号由高电平状态变化为低电平状态。

这样，由于片选时钟信号的第一个脉冲的上升沿用来产生目标指令信号的上升沿，片选时钟信号的第二个脉冲的上升沿用来产生目标指令信号的下降沿，从而目标指令信号的脉冲宽度为预设时钟周期的2倍，能够避免目标指令信号的脉冲宽度不确定的问题，防止在高频环境下或者PVT变化的情况下出现数据失效。特别地，本公开实施例所述的“目标指令信号的脉冲宽度为预设时钟周期的2倍”指的是目标指令信号的脉冲宽度和预设时钟周期的2倍之间的偏差在预设精度范围内，其他涉及到信号脉冲宽度的说明也可参照理解。

在一些实施例中，第一时钟信号包括时钟奇信号和时钟偶信号；其中，时钟奇信号和时钟偶信号的时钟周期均是预设时钟周期的2倍，且时钟奇信号和时钟偶信号之间的相位差为180度。

在一些实施例中，在图5所示信号采样电路40的基础上，如图6所示，信号输入电路41包括第一输入电路411和第二输入电路412；其中，

第一输入电路411，用于接收初始指令信号，输出中间指令信号；以及利用时钟奇信号对中间指令信号进行采样处理，得到待处理指令奇信号，利用时钟偶信号对中间指令信号进行采样处理，得到待处理指令偶信号；

第二输入电路422，用于接收初始片选信号，输出中间片选信号；以及利用时钟奇信号对中间片选信号进行采样处理和反相处理，得到待处理片选奇信号，并利用时钟偶信号对中间片选信号进行采样处理和反相处理，得到待处理片选偶信号。

在这里，待处理指令奇信号和待处理指令偶信号组成待处理指令信号，待处理片选奇信号和待处理片选偶信号组成待处理片选信号。

在图6中，这里的初始时钟信号用于CK_t/CK_c进行表示，时钟奇信号用PCLK_O进行表示，时钟偶信号用PCLK_E进行表示，初始指令信号用CA[13:0]进行表示，待处理指令奇信号用CA[4:0]_1T_O进行表示，待处理指令偶信号用CA[4:0]_1T_E进行表示，初始片选信号CS_n，待处理片选奇信号用PCS_O进行表示，待处理片选偶信号用PCS_E进行表示。

需要注意的是，无论是初始指令信号还是中间指令信号，其并非是一个信号，而是代表一组命令地址信号，即CA[0]～CA[13]，表示为CA[13:0]；因此，对于第一输入电路411而言，这里可以包括有14个相同的结构，分别用于接收和采样CA[0]、CA[1]、…、CA[13]等14个信号的，图中仅示出一个结构作为示意。

CA[13:0]的前5位信号被采样作为CA[4:0]_1T。也就是说，CA[4:0]_1T_E也并非是一个信号，而是代表一组命令地址信号，即CA[0]_1T_E～CA[4]_1T_E；CA[4:0]_1T_O也并非是一个信号，而是代表一组命令地址信号，即CA[0]_1T_O～CA[4]_1T_O。

通过第二输入电路412，可以对初始片选信号CS_n进行接收和采样处理，分别获得待处理片选奇信号PCS_O和待处理片选偶信号PCS_E。其中，初始片选信号CS_n为低电平有效的脉冲信号，如果初始片选信号CS_n在奇数时钟周期的上升沿为低电平，那么待处理片选奇信号PCS_O是有效的，待处理片选偶信号PCS_E是无效的；如果初始片选信号CS_n在偶数时钟周期的上升沿为低电平，那么待处理片选偶信号PCS_E是有效的，待处理片选奇信号PCS_O是无效的。也就是说，待处理片选奇信号PCS_O和待处理片选偶信号PCS_E之中至多存在一个有效信号。

在这里，偶数时钟周期或者奇数时钟周期是指初始时钟信号CK_t/CK_c的时钟周期。具体来说，对初始时钟信号经过分频处理之后，可以得到时钟奇信号PCLK_E和时钟偶信号PCLK_O；然后将时钟偶信号PCLK_E的上升沿所在的时钟周期作为偶数时钟周期，将时钟奇信号PCLK_O的上升沿所在的时钟周期作为奇数时钟周期。

在一种具体的实施例中，在图6的基础上，参见图7，第一输入电路411可以包括第一接收器511、第五触发器514和第六触发器515。其中，第一接收器511的输入端用于接收初始指令信号CA[13:0]和参考电压信号VREFCA，第一接收器511的输出端用于输出中间指令信号(用CA表示)；第五触发器514的输入端与第一接收器511的输出端连接，第五触发器514的时钟端与时钟偶信号PCLK_E连接，第五触发器514的输出端用于输出待处理指令偶信号CA[4:0]_1T_E。第六触发器515的输入端与第一接收器511的输出端连接，第六触发器515的时钟端与时钟奇信号PCLK_O连接，第六触发器515的输出端用于输出待处理指令奇信号CA[4:0]_1T_O。

如图7所示，第二输入电路412可以包括第二接收器512、第七触发器516、第一反相器517、第八触发器518和第二反相器519。其中，第二接收器512的输入端用于接收初始片选信号CS_n和参考电压信号VREFCA，第二接收器512的输出端用于输出中间片选信号(用PCS表示)；第七触发器516的输入端与第二接收器512的输出端连接，第七触发器516的时钟端与时钟偶信号PCLK_E连接，第七触发器的输出端516与第一反相器517连接，第一反相器517的输出端用于输出待处理片选偶信号PCS_E。第八触发器518的输入端与第二接收器512的输出端连接，第八触发器518的时钟端与时钟奇信号PCLK_O连接，第八触发器518的输出端与第二反相器519连接，第二反相器519的输出端用于输出待处理片选奇信号PCS_O。

应理解，由于中间片选信号PCS为低电平有效的脉冲信号，因此需要在第七触发器516和第八触发器518之后对应设置第一反相器517和第二反相器519，以使得中间采样偶信号PCS_E或者中间采样奇信号PCS_O变成高电平有效的脉冲信号，以便后续的逻辑运算。另外，第七触发器516和第八触发器518之后也可以不设置第一反相器517和第二反相器519，那么后续的逻辑运算则需进行相应调整，从而达到相同效果。

还需要说明的是，如图7所示，时钟接收电路42可以包括第三接收器513，第三接收器513的输入端用于接收初始时钟信号CK_t/CK_c，第三接收器513的输出端用于输出时钟奇信号PCLK_O和时钟偶信号PCLK_E。在这里，CK_t/CK_c是一组时钟周期相同，但是相位差为180度的信号，PCLK_O/PCLK_E也是一组时钟周期相同，但是相位差为180度的信号，且CK_t/CK_c的时钟周期为预设时钟周期，PCLK_O/PCLK_E的时钟周期为预设时钟周期的2倍。

这样，通过信号输入电路41和时钟接收电路42，获得时钟奇信号PCLK_O、时钟偶信号PCLK_E、待处理片选奇信号PCS_O、待处理片选偶信号PCS_E、待处理指令奇信号CA[4:0]_1T_O和待处理指令偶信号CA[4:0]_1T_E，以便进行后续处理。

在一些实施例中，如图6所示，采样逻辑电路43可以包括第一采样电路431、第二采样电路432、第一逻辑电路433和第二逻辑电路434；其中，

第一采样电路431，用于利用时钟奇信号对待处理片选偶信号进行第一级采样处理，得到第一片选采样奇信号；并利用时钟奇信号对第一片选采样奇信号进行第二级采样处理，得到第二片选采样奇信号；

第二采样电路432，用于利用时钟偶信号对待处理片选奇信号进行第一级采样处理，得到第一片选采样偶信号；并利用时钟偶信号对第一片选采样偶信号进行第二级采样处理，得到第二片选采样偶信号；

第一逻辑电路433，用于对时钟奇信号、第一片选采样奇信号和第二片选采样奇信号进行逻辑运算，得到片选时钟奇信号；

第二逻辑电路432，用于对时钟偶信号、第一片选采样偶信号和第二片选采样偶信号进行逻辑运算，得到片选时钟偶信号。

在这里，片选时钟偶信号和片选时钟奇信号组成片选时钟信号。

需要说明的是，在采样逻辑电路43中，第一采样电路431和第一逻辑电路433用于确定片选时钟奇信号；第二采样电路432和第二逻辑电路434用于确定片选时钟偶信号。

在图6中，这里的第一片选采样奇信号用PCS_OD表示，第一片选采样偶信号用PCS_ED表示，第二片选采样奇信号用PCS_ODD表示，第二片选采样偶信号用PCS_EDD表示，片选时钟奇信号用CS_CLK_O表示，这里的片选时钟偶信号用CS_CLK_E表示。

如前述，待处理片选奇信号PCS_O和待处理片选偶信号PCS_E之中至多只有一个有效，在待处理片选偶信号PCS_E有效的情况下，第一片选采样奇信号PCS_OD、第二片选采样奇信号PCS_ODD和片选时钟奇信号CS_CLK_O是有效的；在待处理片选奇信号PCS_O有效的情况下，第一片选采样偶信号PCS_ED、第二片选采样偶信号PCS_EDD和片选时钟偶信号CS_CLK_E是有效的。

在一些实施例中，第一级采样处理是指上升沿采样处理，第二级采样处理是指下降沿采样处理。

也就是说，通过第一采样电路431，利用时钟奇信号PCLK_O的上升沿对待处理片选偶信号PCS_E进行采样，得到第一片选采样奇信号PCS_OD，再利用时钟奇信号PCLK_O的下降沿对第一片选采样奇信号PCS_OD进行采样，得到第二片选采样奇信号PCS_ODD。这样，在待处理片选偶信号PCS_E有效的情况下，待处理片选偶信号PCS_E的上升沿、第一片选采样奇信号PCS_OD的上升沿和第二片选采样奇信号PCS_ODD的上升沿依次延迟了一个预设时钟周期。然后，通过第一逻辑电路433对时钟奇信号PCLK_O、第一片选采样奇信号PCS_OD和第二片选采样奇信号PCS_ODD进行运算，得到存在两个脉冲且每个脉冲为一个预设时钟周期的片选时钟奇信号CS_CLK_O。

类似地，通过第二采样电路432，利用时钟偶信号PCLK_E的上升沿对待处理片选奇信号PCS_O进行采样，得到第一片选采样偶信号PCS_ED，再利用时钟偶信号PCLK_E的下降沿对第一片选采样偶信号PCS_ED进行采样，得到第二片选采样偶信号PCS_EDD。这样，在待处理片选奇信号PCS_O有效的情况下，待处理片选奇信号PCS_O的上升沿、第一片选采样偶信号PCS_ED的上升沿和第二片选采样偶信号PCS_EDD的上升沿依次延迟了一个预设时钟周期。然后，通过第二逻辑电路434对时钟偶信号PCLK_E、第一片选采样偶信号PCS_ED和第二片选采样偶信号PCS_EDD进行运算，得到存在两个脉冲且每个脉冲为一个预设时钟周期的片选时钟偶信号CS_CLK_E。

需要说明的是，在本公开实施例中，其他未明确说明类型的采样处理均可选择采用上升沿采样。

这样，通过两级采样(上升沿采样和下降沿采样)和逻辑运算处理，能够得到存在两个脉冲且每个脉冲为一个预设时钟周期的片选时钟信号(片选时钟奇信号或者片选时钟偶信号)，后续保证目标指令信号的脉冲宽度为预设时钟周期的2倍，避免目标指令信号的脉冲宽度不确定的问题，防止在高频环境下或者PVT变化的情况下出现数据错误。特别地，本公开实施例所述的“目标指令信号的脉冲宽度为预设时钟周期的2倍”指的是目标指令信号的脉冲宽度和预设时钟周期的2倍之间的偏差在预设精度范围内。

应理解，第一级采样和第二级采样的目的是为了保证后续经过逻辑处理后得到的片选时钟信号包括两个脉冲，且每个脉冲的宽度为一个预设时钟周期。因此，采用上升沿采样作为第一级采样，采用下降沿采样作为第二级采样只是一种可行的方式，并不构成相关限制。

在第一级采样为上升沿采样，第二级采样为下降沿采样的情况下，第一采样电路431和第二采样电路432可以采用以下结构。

在一种具体的实施例中，如图7所示，第一采样电路431可以包括第一触发器501、第一非门502和第二触发器503；其中，

第一触发器501的输入端与待处理片选偶信号PCS_E连接，第一触发器501的时钟端与时钟奇信号PCLK_O连接，第一触发器501的输出端用于输出第一片选采样奇信号PCS_OD，第二触发器502的输入端与第一触发器501输出端连接，第一非门502的输入端与时钟奇信号PCLK_O连接，第一非门502的输出端与第二触发器502的时钟端连接，第二触发器502的输出端用于输出第二片选采样奇信号PCS_ODD。

需要说明的是，通过第一非门502对时钟奇信号PCLK_O进行反相处理，然后利用反相处理后的时钟奇信号PCLK_O的上升沿对第一片选采样奇信号PCS_OD进行采样，以实现利用时钟奇信号PCLK_O的下降沿对第一片选采样奇信号PCS_OD进行采样。

在一种具体的实施例中，如图7所示，第二采样电路432可以包括第三触发器504、第二非门505和第四触发器506；其中，

第三触发器504的输入端与待处理片选奇信号PCS_O连接，第三触发器504的时钟端与时钟偶信号PCLK_E连接，第三触发器504的输出端用于输出第一片选采样偶信号PCS_ED，第四触发器506的输入端与第三触发器504的输出端连接，第二非门505的输入端与时钟偶信号PCLK_E连接，第二非门505的输出端与第四触发器506的时钟端连接，第四触发器506的输出端用于输出第二片选采样偶信号PCS_EDD。

需要说明的是，通过第二非门505对时钟偶信号PCLK_E进行反相处理，然后利用反相处理后的时钟偶信号PCLK_E的上升沿对第一片选采样偶信号PCS_ED进行采样，以实现利用时钟偶信号PCLK_E的下降沿对第一片选采样偶信号PCS_ED进行采样。

示例性地，前述的第一触发器501、第二触发器503、第三触发器504、第四触发器506、第五触发器514、第六触发器515、第七触发器516、第八触发器518均可以为D型触发器。

在一种具体的实施例中，如图6和图7所示，第一逻辑电路433可以包括第一或门507和第一与门508；其中，

第一或门507，用于对第一片选采样奇信号PCS_OD和第二片选采样奇信号用PCS_ODD表示进行或运算，得到中间奇信号；

第一与门508，用于对中间奇信号和时钟奇信号PCLK_O进行与运算，得到片选时钟奇信号CS_CLK_O。

需要说明的是，在第一片选采样奇信号PCS_OD和第二片选采样奇信号PCS_ODD有效的情况下，第一片选采样奇信号PCS_OD和第二片选采样奇信号PCS_ODD进行或运算能够拓宽脉冲宽度，所得到的中间奇信号的脉冲宽度是预设时钟周期的3倍，中间奇信号再与时钟奇信号PCLK_O做与逻辑，所得到的片选时钟奇信号CS_CLK_O具有两个脉冲，且脉冲宽度为一个预设时钟周期。这样，利用片选时钟奇信号进行后续的采样和译码，从而使得最终输出的目标指令信号的脉冲宽度为预设时钟周期的2倍。

另外，在第一片选采样奇信号PCS_OD和第二片选采样奇信号PCS_ODD无效的情况下，片选时钟奇信号CS_CLK_O为无效状态。

在一种具体的实施例中，第二逻辑电路434可以包括第二或门509和第二与门510；其中，

第二或门509，用于对第一片选采样偶信号PCS_ED和第二片选采样偶信号PCS_EDD进行或运算，得到中间偶信号；

第二与门510，用于对中间偶信号和时钟偶信号PCLK_E进行与运算，得到片选时钟偶信号CS_CLK_E。

需要说明的是，在第一片选采样偶信号PCS_ED和第二片选采样偶信号PCS_EDD有效的情况下，第一片选采样偶信号PCS_ED和第二片选采样偶信号PCS_EDD进行或运算能够拓宽脉冲宽度，所得到的中间偶信号的脉冲宽度是预设时钟周期的3倍，中间偶信号再与时钟偶信号PCLK_E做与逻辑，所得到的片选时钟偶信号CS_CLK_E具有两个脉冲，且脉冲宽度为一个预设时钟周期。

另外，在第一片选采样偶信号PCS_ED和第二片选采样偶信号PCS_EDD无效的情况下，片选时钟偶信号CS_CLK_E也为无效状态。

这样，通过采样逻辑电路43，利用时钟奇信号PCLK_O/时钟偶信号PCLK_E对待处理片选奇信号PCS_O/待处理片选偶信号PCS_E进行两级采样和逻辑运算，得到片选时钟奇信号CS_CLK_O/片选时钟偶信号CS_CLK_E，后续根据待处理片选奇信号PCS_O/待处理片选偶信号PCS_E、片选时钟奇信号CS_CLK_O/片选时钟偶信号CS_CLK_E这两对信号对待处理指令奇信号CA[4:0]_1T_O/待处理指令偶信号CA[4:0]_1T_E进行译码和采样处理，从而使得最终输出的目标指令信号的脉冲宽度为预设时钟周期的2倍。

在一些实施例中，如图6和图7所示，译码电路44可以包括第一指令译码电路441、第二指令译码电路442以及第三或门443；其中，

第一指令译码电路441，用于根据待处理片选偶信号PCS_E和片选时钟奇信号CS_CLK_O对待处理指令偶信号CA[4:0]_1T_E进行译码和采样处理，得到指令偶信号CMD_E；

第二指令译码电路442，用于根据待处理片选奇信号PCS_O和片选时钟偶信号CS_CLK_E对待处理指令奇信号CA[4:0]_1T_O进行译码和采样处理，得到指令奇信号CMD_O；

第三或门443，用于对指令偶信号CMD_E和指令奇信号CMD_O进行或运算，得到目标指令信号CMD。

需要说明的是，根据前述的初始片选信号CS_n的功能，若初始片选信号CS_n在偶数时钟周期的上升沿采样为低电平，则待处理片选偶信号PCS_E和片选时钟奇信号CS_CLK_O是有效的，此时第一指令译码电路441输出的指令偶信号CMD_E是有效的，第二指令译码电路输出的指令奇信号CMD_O是无效的，通过第三或门443将指令偶信号CMD_E作为目标指令信号CMD进行输出。反之，若初始片选信号CS_n在奇数时钟周期的上升沿采样为低电平，则待处理片选奇信号PCS_O和片选时钟偶信号CS_CLK_E是有效的，此时第二指令译码电路442输出的指令奇信号CMD_O是有效的，第一指令译码电路441输出的指令偶信号CMD_E是无效的，通过第三或门443将指令奇信号CMD_O作为目标指令信号CMD进行输出。

换句话说，在一种情况中，初始片选信号是表征目标芯片被选中的信号，且初始片选信号为低电平有效的脉冲信号；其中，若初始片选信号在偶数时钟周期的上升沿采样为低电平，则待处理片选偶信号为高电平有效的脉冲信号；相应地，片选时钟奇信号中第一个脉冲的上升沿用于产生目标指令信号的上升沿，片选时钟奇信号中第二个脉冲的上升沿用于产生目标指令信号的下降沿。

在另一种情况中，若初始片选信号在奇数时钟周期的上升沿采样为低电平，则待处理片选奇信号为高电平有效的脉冲信号；相应地，片选时钟偶信号中第一个脉冲的上升沿用于产生目标指令信号的上升沿，片选时钟偶信号中第二个脉冲的上升沿用于产生目标指令信号的下降沿。

这样，由于片选时钟信号中的有效信号(片选时钟奇信号CS_CLK_O或者片选时钟偶信号CS_CLK_E)包括两个脉冲，且每个脉冲的脉冲宽度是一个预设时钟周期，且第一个脉冲的上升沿用于产生目标指令信号CMD的上升沿，第二个脉冲的上升沿用于产生目标指令信号CMD的下降沿，从而使得最终输出的目标指令信号CMD的脉冲宽度为预设时钟周期的2倍，即目标指令信号CMD的脉冲宽度与预设时钟周期的2倍之间的偏差在预设精度范围内。

需要注意的是，第一指令译码电路431和第二指令译码电路432的具体设计是根据指令译码规则确定，对于不同的产品/不同的应用场景/不同的指令，译码规则可能不同，那么指令译码电路的逻辑也可以相应调整。

在一种具体的实施例中，如图8A所示，第一指令译码电路441可以包括第一译码电路和第三采样电路；其中，

第一译码电路，用于对待处理指令偶信号CA[4:0]_1T_E和待处理片选偶信号PCS_E进行译码处理，得到指令译码偶信号；

第三采样电路，用于根据片选时钟奇信号CS_CLK_O对指令译码偶信号进行采样处理，得到指令偶信号CMD_E。

需要说明的是，在图8A中，待处理指令偶信号CA[4:0]_1T_E可以包括CA[0]_1T_E、CA[1]_1T_E、CA[2]_1T_E、CA[3]_1T_E、CA[4]_1T_E等指令信号，而且第一译码电路可以是由三输入与非门、三输入与非门和二输入或非门组成。其中，如图8A所示，PCS_E、CA[0]_1T_E和CA[1]_1T_E输入到第一个三输入与非门，CA[2]_1T_E、CA[3]_1T_E和CA[4]_1T_E输入到第二个三输入与非门，然后第一个三输入与非门的输出端和二输入或非门的一个输入端连接，第二个三输入与非门的输出端和二输入或非门的另一个输入端连接，而二输入或非门的输出端用于输出指令译码偶信号，从而实现对待处理片选偶信号PCS_E和待处理指令偶信号CA[4:0]_1T_E的译码。

需要说明的是，第一指令译码电路441的具体设计是根据指令译码规则确定的，对于不同的产品/不同的应用场景/不同的指令，译码规则可能不同，那么指令译码电路的逻辑也可以相应调整。

在得到指令译码偶信号后，利用第三采样电路进行采样输出。具体地，第三采样电路可以为一个D型触发器，该D型触发器的时钟端与片选时钟奇信号CS_CLK_O连接，D型触发器的输入端与二输入或非门的输出端连接，D型触发器的输出端用于输出指令偶信号CMD_E。

类似地，在一种具体的实施例中，如图8B所示，第二指令译码电路442包括第二译码电路和第四采样电路；其中，

第二译码电路，用于对待处理指令奇信号CA[4:0]_1T_O和待处理片选奇信号PCS_O进行译码处理，得到指令译码奇信号；

第四采样电路，用于根据片选时钟偶信号CS_CLK_E对指令译码奇信号进行采样处理，得到指令奇信号CMD_O。

需要说明的是，在图8B中，待处理指令奇信号CA[4:0]_1T_O可以包括CA[0]_1T_O、CA[1]_1T_O、CA[2]_1T_O、CA[3]_1T_O、CA[4]_1T_O等指令信号，而且第二译码电路可以是由三输入与非门、三输入与非门和二输入或非门组成。其中，如图8B所示，PCS_O、CA[0]_1T_O和CA[1]_1T_O输入到第一个三输入与非门，CA[2]_1T_O、CA[3]_1T_O和CA[4]_1T_O输入到第二个三输入与非门，然后第一个三输入与非门的输出端和二输入或非门的一个输入端连接，第二个三输入与非门的输出端和二输入或非门的另一个输入端连接，而二输入或非门的输出端用于输出指令译码奇信号，从而实现对待处理片选奇信号PCS_O和待处理指令奇信号CA[4:0]_1T_O的译码。

需要说明的是，第二指令译码电路442的具体设计是根据指令译码规则确定的，对于不同的产品/不同的应用场景/不同的指令，译码规则可能不同，那么指令译码电路的逻辑也可以相应调整。

在得到指令译码奇信号后，利用第四采样电路进行采样输出。具体地，第四采样电路可以为一个D型触发器，该D型触发器的时钟端与片选时钟偶信号CS_CLK_E连接，D型触发器的输入端与二输入或非门的输出端连接，D型触发器的输出端用于输出指令奇信号CMD_O。

从以上可以看出，通过信号采样电路，利用第一时钟信号对待处理片选信号进行两级采样和逻辑运算，得到片选时钟信号，使片选时钟信号包括两个脉冲，且每个脉冲的宽度为一个预设时钟周期，从而片选时钟信号的第一个脉冲的上升沿用于产生目标指令信号的上升沿，片选时钟信号的第二个脉冲的上升沿用于产生目标指令信号的下降沿，从而使得最终输出的目标指令信号的脉冲宽度为预设时钟周期的2倍，避免目标指令信号的脉冲宽度不确定的问题，防止在高频环境下或者PVT变化的情况下出现数据错误。

本公开实施例提供了一种信号采样电路，该信号采样电路包括信号输入电路、时钟接收电路、采样逻辑电路和译码电路；其中，信号输入电路，用于确定待处理指令信号和待处理片选信号；时钟接收电路，用于接收初始时钟信号，并对初始时钟信号进行分频处理，得到第一时钟信号；其中，初始时钟信号的时钟周期为预设时钟周期，第一时钟信号的时钟周期为预设时钟周期的2倍；采样逻辑电路，用于根据第一时钟信号对待处理片选信号进行两级采样处理和逻辑运算处理，得到片选时钟信号；其中，片选时钟信号包括两个脉冲，且每个脉冲的宽度为一个预设时钟周期；译码电路，用于根据待处理片选信号和片选时钟信号对待处理指令信号进行译码处理和采样处理，得到目标指令信号。这样，经过该信号采样电路的处理，片选时钟信号包括两个脉冲，且每个脉冲的宽度为一个预设时钟周期，从而译码及采样之后的目标指令信号的脉冲宽度不会跟随工艺、电压、温度等变化产生偏差，改善目标指令信号的脉冲宽度不确定的问题，提高信号质量，防止数据失效。

在本公开的另一实施例中，基于前述实施例所述的信号采样电路40，参见图9，其示出了本公开实施例提供的一种信号采样电路的详细结构示意图。如图9所示，信号采样电路40可以包括第一接收器611、第二接收器612、第三接收器613、第五触发器614、第六触发器615、第七触发器616、第一反相器617、第八触发器618、第二反相器619、第一触发器601、第一非门602、第二触发器603、第三触发器604、第二非门605、第四触发器606、第一或门607、第一与门608、第二或门609、第二与门610、指令译码器620、第三或门621。其中，第一触发器601、第二触发603、第三触发器604、第四触发器606、第五触发器614、第六触发器615、第七触发器616、第八触发器618均可以为D型触发器。另外，指令译码器620可以包括第一指令译码电路和第二指令译码电路，具体结构详见图8A和图8B所示。

在图9中，首先，第一接收器611的输入信号为初始指令信号(用CA[13:0]表示)和参考信号(用VREFCA表示)，输出信号为中间指令信号(用CA表示)。需要注意的是，对于初始指令信号和中间指令信号，其并非是一个信号，而是代表一组信号，即CA[13:0]包括了CA[13]～CA[0]；针对每一个信号都需要一个第一接收器611和第五触发器614，故本公开实施例需要14个第一接收器611和14个第五触发器614，图中仅示出一个第一接收器611和第五触发器614作为示意。第二接收器612的输入信号为初始片选信号(用CS_n表示)和参考信号(用VREFCA表示)，输出信号为中间片选信号(用PCS表示)；第三接收器613的输入信号为初始时钟信号(包括CK_t信号和CK_c信号)，经过分频处理后输出信号为时钟偶信号(用PCLK_E表示)和时钟奇信号(用PCLK_O表示)。在这里，CK_t/CK_c的时钟周期为预设时钟周期，PCLK_E_/PCLK_O的时钟周期是预设时钟周期的2倍。

其次，通过第五触发器614，利用时钟偶信号PCLK_E对中间指令信号CA进行采样处理，得到待处理指令偶信号(用CA[4:0]_1T_E表示)；通过第六触发器615，利用时钟奇信号PCLK_O对中间指令信号CA进行采样处理，得到待处理指令奇信号(用CA[4:0]_1T_O表示)；通过第七触发器616和第一反相器617，利用时钟偶信号PCLK_E对中间片选信号PCS进行采样及反相处理，得到待处理片选偶信号(用PCS_E表示)，通过第八触发器618和第二反相器619，利用时钟奇信号PCLK_O对中间片选信号PCS进行采样及反相处理，得到待处理片选奇信号(用PCS_O表示)。需要注意的是，CA[4:0]包括了CA[4]～CA[0]，即初始指令信号CA[13:0]中的前5位信号在经过接收和采样后形成待处理指令奇信号CA[4:0]_1T_O和待处理指令偶信号CA[4:0]_1T_E。

然后，通过第一触发器601，利用时钟奇信号PCLK_O的上升沿对PCS_E进行采样处理，得到第一片选采样奇信号(用PCS_OD表示)，通过第一非门602和第二触发器603，利用时钟奇信号PCLK_O的下降沿对第一片选采样奇信号PCS_OD进行采样处理，得到第二片选采样奇信号(用PCS_ODD表示)，通过第一或门607对第一片选采样奇信号PCS_OD和第二片选采样奇信号PCS_ODD进行或运算，得到中间奇信号，通过第二与门608对中间奇信号和时钟奇信号PCLK_O进行与运算，得到片选时钟奇信号(用CS_CLK_O表示)。类似地，通过第三触发器604，利用时钟偶信号PCLK_E的上升沿对待处理片选奇信号PCS_O进行采样处理，得到第一片选采样偶信号(用PCS_ED表示)，通过第二非门605和第四触发器606，利用时钟偶信号PCLK_E的下降沿对第一片选采样偶信号PCS_ED进行采样处理，得到第二片选采样偶信号(用PCS_EDD表示)，通过第二或门609对第一片选采样偶信号PCS_ED和第二片选采样偶信号PCS_EDD进行或运算，得到中间偶信号，通过第二与门610对中间偶信号和时钟偶信号PCLK_E进行与运算，得到片选时钟偶信号(用CS_CLK_E表示)。在这里，片选时钟偶信号CS_CLK_E和片选时钟奇信号CS_CLK_O之中至多存在一个有效信号。

最后，通过指令译码器620，利用片选时钟偶信号CS_CLK_E信号/片选时钟奇信号CS_CLK_O信号对待处理指令偶信号CA[4:0]_1T_E信号/待处理指令奇信号CA[4:0]_1T_O信号、待处理片选偶信号PCS_E信号/待处理片选奇信号PCS_O信号进行译码及采样处理，得到指令偶信号(用CMD_E表示)和指令奇信号(用CMD_O表示)，再通过第三或门621对指令偶信号CMD_E和指令奇信号CMD_O进行或逻辑运算，得到目标指令信号(用CMD表示)。

信号采样电路40的详细工作原理可参见前述实施例，在此不作赘述。

这样，通过以上处理，片选时钟偶信号CS_CLK_E/片选时钟奇信号CS_CLK_O之中的有效信号存在两个脉冲，且每个脉冲的宽度为一个预设时钟周期；利用片选时钟偶信号CS_CLK_E/片选时钟奇信号CS_CLK_O之中的有效信号的两个脉冲对译码后的指令信号进行采样后，得到的目标指令信号CMD的脉冲宽度为预设时钟周期的2倍，不会随着PVT进行变化，从而解决在高频和PVT变化下出现目标指令信号CMD脉冲宽度不确定而失效的错误。特别地，本公开实施例所述的“目标指令信号的脉冲宽度为预设时钟周期的2倍”指的是目标指令信号的脉冲宽度和预设时钟周期的2倍之间的偏差在预设精度范围内。

在一种具体的场景中，假设初始指令信号在偶数时钟沿采样呈现低电平有效，此时图9所示的信号采样电路40的信号时序图如图10所示。在图10中，中间指令信号用CA表示，且CA可以包括Cy、Cz、C0、C1、C2和C3；初始片选信号用CS_n表示，中间片选信号用PCS表示，PCS为低电平有效的脉冲信号，且脉冲宽度为预设时钟周期，PCS用于表征目标芯片被选中的信号；其他信号的说明请参见前述。在这里，偶数时钟周期或者奇数时钟周期是指初始时钟信号CK_t/CK_c的时钟周期。具体来说，经过第三接收器613的分频处理之后，可以得到时钟奇信号PCLK_E和时钟偶信号PCLK_O；然后将时钟偶信号PCLK_E的上升沿所在的时钟周期作为偶数时钟周期，将时钟奇信号PCLK_O的上升沿所在的时钟周期作为奇数时钟周期。

在利用时钟偶信号PCLK_E的上升沿对中间指令信号用CA进行采样处理后，得到待处理指令偶信号CA[4:0]_1T_E，其包括C0和C2。在初始片选信号CS_n被接收后产生中间片选信号PCS，在利用时钟偶信号PCLK_E的上升沿对中间片选信号PCS进行第1级采样及反相处理后，得到待处理片选偶信号PCS_E，在利用时钟奇信号PCLK_O对待处理片选偶信号PCS_E进行第2级采样后，得到第一片选采样奇信号PCS_OD，在利用时钟奇信号PCLK_O对第一片选采样奇信号PCS_OD进行第3级采样后，得到第二片选采样奇信号PCS_ODD；类似地，在利用时钟奇信号PCLK_O信号的上升沿对中间片选信号PCS进行第1级采样及反相处理后，得到待处理片选奇信号(用PCS_O表示)，在利用时钟偶信号PCLK_E对待处理片选奇信号PCS_O进行第2级采样后，得到第一片选采样偶信号PCS_ED，在利用时钟偶信号PCLK_E对第一片选采样偶信号PCS_ED进行第3级采样后，得到第二片选采样偶信号PCS_EDD。

需要注意的是，以中间片选信号PCS为起始点开始对采样进行编号，在前述实施例中，以待处理片选奇信号PCS_O/待处理片选偶信号PCS_E为起始点开始对采样进行编号，所以本实施例中的第2级采样相当于前述的第一级采样，第3级采样相当于前述的第二级采样。同样的，第3级采样为下降沿采样，其他未明确说明的采样可以选择为上升沿采样。

在本场景中，初始片选信号CS_n在偶数时钟沿采样呈现低电平有效，因此待处理片选偶信号PCS_E、第一片选采样奇信号PCS_OD和第二片选采样奇信号PCS_ODD均为高电平有效的脉冲信号，且待处理片选偶信号PCS_E、第一片选采样奇信号PCS_OD和第二片选采样奇信号PCS_ODD的上升沿依次相差一个预设时钟周期。通过对第一片选采样奇信号PCS_OD、第二片选采样奇信号PCS_ODD与时钟奇信号PCLK_O进行逻辑运算，得到片选时钟奇信号CS_CLK_O。如图10所示，片选时钟奇信号CS_CLK_O包括两个脉冲，且每个脉冲的宽度为一个预设时钟周期。

在得到片选时钟奇信号CS_CLK_O后，利用前述的指令译码器620，对待处理指令偶信号CA[4:0]_1T_E和待处理片选偶信号PCS_E进行译码，并以片选时钟奇信号CS_CLK_O为时钟信号进行采样输出，得到目标指令信号CMD。如图10所示，片选时钟奇信号CS_CLK_O中的第一个脉冲的上升沿用来产生目标指令信号CMD的上升沿，片选时钟奇信号CS_CLK_O中的第二个脉冲的上升沿用来产生目标指令信号CMD的下降沿，保证目标指令信号CMD的脉冲宽度为预设时钟周期的2倍。

另外，在本场景中，由于初始时钟信号CS_n在偶数时钟沿采样呈现低电平有效，所以待处理片选奇信号PCS_O、第一片选采样偶信号PCS_ED和第二片选采样偶信号PCS_EDD为低电平的无效信号，计算到的片选时钟偶信号CS_CLK_E也为无效信号，从对指令译码器620并不会利用片选时钟偶信号CS_CLK_E进行采样输出。

当然，在另一场景中，假设初始片选信号CS_n在奇数时钟沿采样呈现低电平有效，此时待处理片选偶信号PCS_E、第一片选采样奇信号PCS_OD、第二片选采样奇信号PCS_ODD、片选时钟奇信号CS_CLK_O将处于无效状态；待处理片选奇信号PCS_O、第一片选采样偶信号PCS_ED、第二片选采样偶信号PCS_EDD、片选时钟偶信号CS_CLK_E将处于有效状态，且片选时钟偶信号CS_CLK_E包括两个脉冲，且每个脉冲的宽度为一个预设时钟周期。这样，指令译码器620将根据片选时钟偶信号CS_CLK_E进行采样输出，得到目标指令信号CMD信号，片选时钟偶信号CS_CLK_E中的第一个脉冲的上升沿用来产生目标指令信号CMD的上升沿，片选时钟偶信号CS_CLK_E中的第二个脉冲的上升沿用来产生目标指令信号CMD的下降沿，同样保证CMD的脉冲宽度为预设时钟周期的2倍。

简单来说，如图9和图10所示，内容为C0的中间指令信号CA和低电平有效的中间片选信号PCS被时钟偶信号PCLK_E在第1级采样，产生待处理片选偶信号PCS_E和待处理指令偶信号CA[4:0]_1T_E；然后待处理片选偶信号PCS_E被时钟奇信号PCLK_O上升沿在第2级采样，产生第一片选采样奇信号PCS_OD，第一片选采样奇信号PCS_OD再被时钟奇信号PCLK_O的下降沿在第3级采样，产生第二片选采样奇信号PCS_ODD。由第一片选采样奇信号PCS_OD和第二片选采样奇信号PCS_ODD进行或逻辑之后选取时钟奇信号PCLK_O的有效脉冲，产生了两个脉冲的片选时钟奇信号CS_CLK_O，且每个脉冲的宽度为一个预设时钟周期。

在这里，第一片选采样奇信号PCS_OD和第二片选采样奇信号PCS_ODD进行或运算是为了拓宽脉冲宽度，所得到的中间奇信号的脉冲宽度是预设时钟周期的3倍，中间奇信号再与时钟奇信号PCLK_O做与逻辑，所得到的片选时钟奇信号CS_CLK_O具有两个脉冲，且脉冲宽度为一个预设时钟周期。其中，对于片选时钟奇信号CS_CLK_O，第一个脉冲的目的用于采样输出目标指令信号CMD，第二个脉冲的目的是产生目标指令信号CMD的下降沿。这样，目标指令信号CMD的脉冲宽度为预设时钟周期的2倍，该脉冲宽度不随PVT变化而变化。从而解决在高频和PVT变化下出现目标指令信号CMD脉冲宽度不确定而失效的错误。

本公开实施例提供了一种信号采样电路，通过本实施例对前述实施例的具体实现进行详细阐述，从中可以看出，本公开实施例是在已有的直接采样译码的基础上进行优化，使得片选时钟信号包括两个脉冲，且每个脉冲的宽度为一个预设时钟周期，从而译码之后的目标指令信号的脉冲宽度为预设时钟周期的2倍，目标指令信号的脉冲宽度不会跟随工艺、电压、温度等变化产生偏差，改善目标指令信号的脉冲宽度不确定的问题，提高信号质量，防止数据失效。

在本公开的又一实施例中，参见图11，其示出了本公开实施例提供的一种半导体存储器110的组成结构示意图。如图11所示，半导体存储器110可以包括前述实施例任一项所述的信号采样电路40。

在本公开实施例中，半导体存储器110可以为DRAM芯片。

进一步地，在一些实施例中，DRAM芯片符合DDR5内存规格。

需要说明的是，本公开实施例主要涉及集成电路设计中指令译码的相关电路，本公开实施例是针对2T CMD，在已有的直接采样译码的基础上进行优化，使得片选时钟信号包括两个脉冲，且每个脉冲的宽度为一个预设时钟周期，从而译码之后的目标指令信号的脉冲宽度为预设时钟周期的2倍。

还需要说明的是，本公开实施例可以应用于DRAM芯片中命令地址信号采样和译码的控制电路，但并不局限于此范围，其他输入信号采样及指令译码的相关电路均可采用此设计。

这样，在本公开实施例中，对于半导体存储器110而言，其包括有信号采样电路40，目标指令信号的脉冲宽度不会跟随工艺、电压、温度等变化产生偏差，改善目标指令信号的脉冲宽度不确定的问题，提高信号质量，防止数据失效。

以上，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围。

需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。

以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (17)

1.一种信号采样电路，其特征在于，所述信号采样电路包括信号输入电路、时钟接收电路、采样逻辑电路和译码电路；其中，

所述信号输入电路，用于确定待处理指令信号和待处理片选信号；

所述时钟接收电路，用于接收初始时钟信号，并对所述初始时钟信号进行分频处理，得到第一时钟信号；其中，所述初始时钟信号的时钟周期为预设时钟周期，所述第一时钟信号的时钟周期为所述预设时钟周期的2倍；

所述采样逻辑电路，用于根据所述第一时钟信号对所述待处理片选信号进行两级采样处理和逻辑运算处理，得到片选时钟信号；其中，所述片选时钟信号包括两个脉冲，且每个脉冲的宽度为预设时钟周期；

所述译码电路，用于根据所述待处理片选信号和所述片选时钟信号对所述待处理指令信号进行译码处理和采样处理，得到目标指令信号。

2.根据权利要求1所述的信号采样电路，其特征在于，

所述目标指令信号包括一个脉冲，且所述脉冲的宽度为所述预设时钟周期的2倍；其中，所述片选时钟信号中第一个脉冲的上升沿用于产生所述目标指令信号的上升沿，所述片选时钟信号中第二个脉冲的上升沿用于产生所述目标指令信号的下降沿。

3.根据权利要求1所述的信号采样电路，其特征在于，所述第一时钟信号包括时钟奇信号和时钟偶信号；其中，

所述时钟奇信号和所述时钟偶信号的时钟周期均是所述预设时钟周期的2倍，且所述时钟奇信号和所述时钟偶信号之间的相位差为180度。

4.根据权利要求3所述的信号采样电路，其特征在于，所述信号输入电路包括第一输入电路和第二输入电路；其中，

所述第一输入电路，用于接收初始指令信号，输出中间指令信号；以及

利用所述时钟奇信号对所述中间指令信号进行采样处理，得到待处理指令奇信号，利用所述时钟偶信号对所述中间指令信号进行采样处理，得到待处理指令偶信号；

所述第二输入电路，用于接收初始片选信号，输出中间片选信号；以及

利用所述时钟奇信号对所述中间片选信号进行采样处理和反相处理，得到待处理片选奇信号，并利用所述时钟偶信号对所述中间片选信号进行采样处理和反相处理，得到待处理片选偶信号；

其中，所述待处理指令奇信号和所述待处理指令偶信号组成所述待处理指令信号，所述待处理片选奇信号和所述待处理片选偶信号组成所述待处理片选信号。

5.根据权利要求4所述的信号采样电路，其特征在于，所述采样逻辑电路包括第一采样电路、第二采样电路、第一逻辑电路和第二逻辑电路；其中，

所述第一采样电路，用于利用所述时钟奇信号对所述待处理片选偶信号进行第一级采样处理，得到第一片选采样奇信号；并利用所述时钟奇信号对所述第一片选采样奇信号进行第二级采样处理，得到第二片选采样奇信号；

所述第二采样电路，用于利用所述时钟偶信号对所述待处理片选奇信号进行第一级采样处理，得到第一片选采样偶信号；并利用所述时钟偶信号对所述第一片选采样偶信号进行第二级采样处理，得到第二片选采样偶信号；

所述第一逻辑电路，用于对所述时钟奇信号、所述第一片选采样奇信号和所述第二片选采样奇信号进行逻辑运算，得到片选时钟奇信号；

所述第二逻辑电路，用于对所述时钟偶信号、所述第一片选采样偶信号和所述第二片选采样偶信号进行逻辑运算，得到片选时钟偶信号；

其中，所述片选时钟偶信号和所述片选时钟奇信号组成所述片选时钟信号。

6.根据权利要求5所述的信号采样电路，其特征在于，所述第一级采样处理是指上升沿采样处理，所述第二级采样处理是指下降沿采样处理。

7.根据权利要求6所述的信号采样电路，其特征在于，所述第一采样电路包括第一触发器、第一非门和第二触发器；其中，

所述第一触发器的输入端与所述待处理片选偶信号连接，所述第一触发器的时钟端与所述时钟奇信号连接，所述第二触发器的输入端与所述第一触发器的输出端连接，所述第一非门的输入端与所述时钟奇信号连接，所述第一非门的输出端与所述第二触发器的时钟端连接，所述第二触发器的输出端用于输出所述第二片选采样奇信号。

8.根据权利要求7所述的信号采样电路，其特征在于，所述第二采样电路包括第三触发器、第二非门和第四触发器；其中，

所述第三触发器的输入端与所述待处理片选奇信号连接，所述第三触发器的时钟端与所述时钟偶信号连接，所述第四触发器的输入端与所述第三触发器的输出端连接，所述第二非门的输入端与所述时钟偶信号连接，所述第二非门的输出端与所述第四触发器的时钟端连接，所述第四触发器的输出端用于输出所述第二片选采样偶信号。

9.根据权利要求7所述的信号采样电路，其特征在于，所述第一逻辑电路包括第一或门和第一与门；其中，

所述第一或门，用于对所述第一片选采样奇信号和所述第二片选采样奇信号进行或运算，得到中间奇信号；

所述第一与门，用于对所述中间奇信号和所述时钟奇信号进行与运算，得到所述片选时钟奇信号。

10.根据权利要求7所述的信号采样电路，其特征在于，所述第二逻辑电路包括第二或门和第二与门；其中，

所述第二或门，用于对所述第一片选采样偶信号和所述第二片选采样偶信号进行或运算，得到中间偶信号；

所述第二与门，用于对所述中间偶信号和所述时钟偶信号进行与运算，得到所述片选时钟偶信号。

11.根据权利要求7所述的信号采样电路，其特征在于，所述译码电路包括第一指令译码电路、第二指令译码电路以及第三或门；其中，

所述第一指令译码电路，用于根据所述待处理片选偶信号和所述片选时钟奇信号对所述待处理指令偶信号进行译码和采样处理，得到指令偶信号；

所述第二指令译码电路，用于根据所述待处理片选奇信号和所述片选时钟偶信号对所述待处理指令奇信号进行译码和采样处理，得到指令奇信号；

所述第三或门，用于对所述指令偶信号和所述指令奇信号进行或运算，得到所述目标指令信号。

12.根据权利要求11所述的信号采样电路，其特征在于，所述第一指令译码电路包括第一译码电路和第三采样电路；其中，

所述第一译码电路，用于对所述待处理指令偶信号和所述待处理片选偶信号进行译码处理，得到指令译码偶信号；

所述第三采样电路，用于根据所述片选时钟奇信号对所述指令译码偶信号进行采样处理，得到所述指令偶信号。

13.根据权利要求11所述的信号采样电路，其特征在于，所述第二指令译码电路包括第二译码电路和第四采样电路；其中，

所述第二译码电路，用于对所述待处理指令奇信号和所述待处理片选奇信号进行译码处理，得到指令译码奇信号；

所述第四采样电路，用于根据所述片选时钟偶信号对所述指令译码奇信号进行采样处理，得到所述指令奇信号。

14.根据权利要求5所述的信号采样电路，其特征在于，所述初始片选信号是表征目标芯片被选中的信号，且所述初始片选信号为低电平有效的脉冲信号；其中，

若所述初始片选信号在偶数时钟周期的上升沿采样为低电平，则所述待处理片选偶信号为高电平有效的脉冲信号；以及

所述片选时钟奇信号中第一个脉冲的上升沿用于产生所述目标指令信号的上升沿，所述片选时钟奇信号中第二个脉冲的上升沿用于产生所述目标指令信号的下降沿。

15.根据权利要求14所述的信号采样电路，其特征在于，

若所述初始片选信号在奇数时钟周期的上升沿采样为低电平，则所述待处理片选奇信号为高电平有效的脉冲信号；以及

所述片选时钟偶信号中第一个脉冲的上升沿用于产生所述目标指令信号的上升沿，所述片选时钟偶信号中第二个脉冲的上升沿用于产生所述目标指令信号的下降沿。

16.一种半导体存储器，其特征在于，包括如权利要求1至15任一项所述的信号采样电路。

17.根据权利要求16所述的半导体存储器，其特征在于，所述半导体存储器为动态随机存取存储器DRAM芯片。