CN116830185A - 电压提供电路、电压提供方法、电压提供模组和显示装置 - Google Patents

电压提供电路、电压提供方法、电压提供模组和显示装置 Download PDF

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CN116830185A CN202280000087.5A CN202280000087A CN116830185A CN 116830185 A CN116830185 A CN 116830185A CN 202280000087 A CN202280000087 A CN 202280000087A CN 116830185 A CN116830185 A CN 116830185A
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Abstract

本公开提供一种电压提供电路、电压提供方法、电压提供模组和显示装置。电压提供电路包括第一节点控制电路、第一控制节点控制电路、第二节点控制电路和驱动电压输出电路，第一节点控制电路控制第一节点的电位；第一控制节点控制电路控制第一控制节点的电位；第二节点控制电路控制第二节点的电位；驱动电压输出电路分别与第二节点、驱动电压输出端和初始电压端电连接，用于在第二节点的电位的控制下，根据初始电压端提供的初始电压，控制驱动电压输出端输出驱动电压。本公开实施例所述的电压提供电路可以为能够实现内部补偿功能的像素电路提供驱动电压。

Description

电压提供电路、电压提供方法、电压提供模组和显示装置 技术领域
本公开涉及显示技术领域，尤其涉及一种电压提供电路、电压提供方法、电压提供模组和显示装置。
背景技术
在相关技术中，不能给出一种能够实现内部补偿功能的简单的像素电路，并不能提出一种电压提供电路，以方便的为所述像素电路提供驱动电压。相关的显示装置不利于实现简化像素结构，及实现高PPI(像素密度)。
发明内容
在一个方面中，本公开实施例提供了一种电压提供电路，包括第一节点控制电路、第一控制节点控制电路、第二节点控制电路和驱动电压输出电路，其中，
所述第一节点控制电路分别与第一节点、输入端、第一时钟信号端、第一控制节点、第一电压端和第二电压端电连接，用于在所述输入端提供的输入信号、所述第一时钟信号端提供的第一时钟信号和所述第一控制节点的电位的控制下，根据所述第一电压端提供的第一电压信号，以及，所述第二电压端提供的第二电压信号，控制所述第一节点的电位；
所述第一控制节点控制电路分别与所述第一控制节点、所述输入端和第二时钟信号端电连接，用于在所述的第二时钟信号端提供的第二时钟信号，以及，所述输入信号的控制下，控制所述第一控制节点的电位；
所述第二节点控制电路分别与第二节点、所述第一控制节点、所述第一时钟信号端、所述第一节点和所述第二电压端电连接，用于在所述第一节点的电位、所述第一控制节点的电位和所述第一时钟信号的控制下，根据所述第一时钟信号和所述第二电压信号，控制所述第二节点的电位；
所述驱动电压输出电路分别与所述第二节点、驱动电压输出端和初始电压端电连接，用于在所述第二节点的电位的控制下，根据所述初始电压端提 供的初始电压，控制所述驱动电压输出端输出驱动电压。
可选的，所述驱动电压输出电路还分别与所述第一节点和第三电压端电连接，用于在所述第一节点的电位的控制下，控制所述驱动电压输出端与所述第三电压端电连接。
可选的，本公开至少一实施例所述的电压提供电路还包括进位信号输出电路；
所述进位信号输出电路分别与进位信号输出端、所述第一节点、所述第二节点、所述第一电压端和所述第二电压端电连接，用于在所述第一节点的电位和所述第二节点的电位的控制下，根据所述第一电压信号和所述第二电压信号，控制所述进位信号输出端输出进位信号。
可选的，所述第一节点控制电路包括第二控制节点控制子电路、第一节点控制子电路和第一储能电路；
所述第二控制节点控制子电路分别与第二控制节点、所述输入端和所述第一时钟信号输出端电连接，用于在所述第一时钟信号的控制下，控制所述第二控制节点与所述输入端之间连通；
所述第一储能电路的第一端与所述第二控制节点电连接，所述第一储能电路的第二端与所述第一节点电连接，所述第一储能电路用于储存电能；
所述第一节点控制子电路分别与所述第二控制节点、所述第一节点、所述第一电压端、所述第一时钟信号端、所述第一控制节点和第二电压端电连接，用于在所述第二控制节点的电位的控制下，控制所述第一节点与所述第一电压端之间连通，在所述第一时钟信号和所述第一控制节点的电位的控制下，控制所述第一节点与所述第二电压端之间连通。
可选的，所述第一节点控制电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管；
所述第一晶体管的控制极与所述输入端电连接，所述第一晶体管的第一极与所述第一电压端电连接，所述第一晶体管的第二极与所述第二晶体管的第一极电连接；
所述第二晶体管的控制极与所述第一时钟信号端电连接，所述第二晶体管的第二极与所述第一节点电连接；
所述第三晶体管的控制极与所述第一时钟信号端电连接，所述第三晶体管的第一极与所述第一节点电连接，所述第三晶体管的第二极与所述第四晶体管的第一极电连接；
所述第四晶体管的控制极与所述第一控制节点电连接，所述第四晶体管的第二极与所述第二电压端电连接。
可选的，所述第一节点控制电路还包括第五晶体管；
所述第二晶体管的第二极与所述第三晶体管的第一极通过所述第五晶体管与所述第一节点电连接；
所述第五晶体管的控制极与所述第一电压端电连接，所述第五晶体管的第一极分别与所述第二晶体管的第二极与所述第三晶体管的第一极电连接，所述第五晶体管的第二极与所述第一节点电连接。
可选的，所述第二控制节点控制子电路包括第一晶体管；
所述第一晶体管的控制极与所述第一时钟信号端电连接，所述第一晶体管的第一极与所述输入端电连接，所述第一晶体管的第二极与所述第二控制节点电连接；
所述第一储能电路包括第一电容；
所述第一电容的第一端与所述第二控制节点电连接，所述第一电容的第二端与所述第一节点电连接；
所述第一节点控制子电路包括第二晶体管、第三晶体管和第四晶体管；
所述第二晶体管的控制极与所述第二控制节点电连接，所述第二晶体管的第一极与所述第一电压端电连接，所述第二晶体管的第二极与所述第一节点电连接；
所述第三晶体管的控制极与所述第一时钟信号端电连接，所述第三晶体管的第一极与所述第一节点电连接，所述第三晶体管的第二极与所述第四晶体管的第一极电连接；
所述第四晶体管的控制极与所述第一控制节点电连接，所述第四晶体管的第二极与所述第二电压端电连接。
可选的，所述第一节点控制子电路还包括第五晶体管；
所述第二晶体管的第二极与所述第三晶体管的第一极通过所述第五晶体 管与所述第一节点电连接；
所述第五晶体管的控制极与所述第一电压端电连接，所述第五晶体管的第一极分别与所述第二晶体管的第二极与所述第三晶体管的第一极电连接，所述第五晶体管的第二极与所述第一节点电连接。
可选的，所述第一控制节点控制电路包括第六晶体管和第七晶体管；
所述第六晶体管的控制极与所述第二时钟信号端电连接，所述第六晶体管的第一极与所述第一电压端或所述第二时钟信号端电连接，所述第六晶体管的第二极与所述第一控制节点电连接；
所述第七晶体管的控制极与所述输入端电连接，所述第七晶体管的第一极与所述第一控制节点电连接，所述第七晶体管的第二极与所述第二时钟信号端电连接。
可选的，所述第二节点控制电路包括第八晶体管、第九晶体管、第二电容和第十晶体管；
所述第八晶体管的控制极与所述第一控制节点电连接，所述第八晶体管的第一极与所述第一时钟信号端电连接，所述第八晶体管的第二极与所述第九晶体管的第一极电连接；
所述第二电容的第一端与所述第一控制节点电连接，所述第二电容的第二端与所述第九晶体管的第一极电连接；
所述第九晶体管的控制极与所述第一时钟信号端电连接，所述第九晶体管的第二极与所述第二节点电连接；
所述第十晶体管的控制极与所述第一节点电连接，所述第十晶体管的第一极与所述第二节点电连接，所述第十晶体管的第二极与所述第二电压端电连接。
可选的，所述第二节点控制电路还包括第三电容；
所述第三电容的第一端与所述第二节点电连接，所述第三电容的第二端与所述第二电压端电连接。
可选的，所述进位信号输出电路包括第十一晶体管和第十二晶体管；
所述第十一晶体管的控制极与所述第一节点电连接，所述第十一晶体管的第一极与所述第一电压端电连接，所述第十一晶体管的第二极与所述进位 信号输出端电连接；
所述第十二晶体管的控制极与所述第二节点电连接，所述第十二晶体管的第一极与所述进位信号输出端电连接，所述第十二晶体管的第二极与所述第二电压端电连接。
可选的，所述驱动电压输出电路包括第十三晶体管；
所述第十三晶体管的控制极与所述第二节点电连接，所述第十三晶体管的第一极与所述驱动电压输出端电连接，所述第十三晶体管的第二极与所述初始电压端电连接。
可选的，所述驱动电压输出电路包括第十三晶体管、第十四晶体管和第四电容；
所述第十四晶体管的控制极与所述第一节点电连接，所述第十四晶体管的第一极与所述第三电压端电连接，所述第十四晶体管的第二极与所述驱动电压输出端电连接；
所述第十三晶体管的控制极与所述第二节点电连接，所述第十三晶体管的第一极与所述驱动电压输出端电连接，所述第十三晶体管的第二极与所述初始电压端电连接；
所述第四电容的第一端与所述第一节点电连接，所述第四电容的第二端与所述驱动电压输出端电连接。
在第二个方面中，本公开实施例提供一种电压提供方法，应用于上述的电压提供电路，电压提供周期包括先后设置的第一阶段、第二阶段、第三阶段、第四阶段和第五阶段；所述电压提供方法包括：
在第一阶段，第一节点控制电路控制第一节点的电位为第一电平，第一控制节点控制电路控制第一控制节点的电位为第一电平，第二节点控制电路控制第二节点的电位为第二电平；
在第二阶段，第一节点控制电路控制第一节点的电位为第二电平，第一控制节点控制电路控制第一控制节点的电位为第一电平，第二节点控制电路控制第二节点的电位为第一电平，驱动电压输出电路在所述第二节点的电位的控制下，控制驱动电压输出端输出初始电压；
在第三阶段，第一节点控制电路控制第一节点的电位为第二电平，第一 控制节点控制电路控制第一控制节点的电位为第一电平，第二节点控制电路控制第二节点的电位为第一电平，驱动电压输出电路在所述第二节点的电位的控制下，控制驱动电压输出端输出初始电压；
在第四阶段，第一节点控制电路控制第一节点的电位为第二电平，第一控制节点控制电路控制第一控制节点的电位为第二电平，第二节点控制电路控制第二节点的电位为第一电平，驱动电压输出电路在所述第二节点的电位的控制下，控制驱动电压输出端输出初始电压；
在第五阶段，第一节点控制电路控制第一节点的电位为第一电平，第一控制节点控制电路控制第一控制节点的电位，第二节点控制电路控制第二节点的电位为第二电平。
可选的，所述驱动电压输出电路还分别与所述第一节点和第三电压端电连接，所述电压提供方法还包括：
在所述第一阶段和所述第五阶段，所述驱动电压输出电路在所述第一节点的电位的控制下，控制所述驱动电压输出端与所述第三电压端之间连通。
可选的，所述电压提供电路还包括进位信号输出电路；所述电压提供方法还包括：
在所述第一阶段和所述第五阶段，所述进位信号输出电路在第一节点的电位的控制下，控制进位信号输出端与第一电压端之间连通；
在所述第二阶段、所述第三阶段和所述第四阶段，所述进位信号输出电路在所述第二节点的电位的控制下，控制进位信号输出端与第二电压端之间连通。
在第三个方面中，本公开实施例提供一种电压提供模组，包括多级上述的电压提供电路；
所述电压提供电路包括进位信号输出端；
所述电压提供电路的进位信号输出端与相邻下一级电压提供电路的输入端电连接，用于向相邻下一级电压提供电路的输入端提供输入信号。
在第四个方面中，本公开实施例提供一种显示装置，包括上述的电压提供模组。
可选的，本公开至少一实施例所述的显示装置还包括多行多列像素电路； 所述像素电路包括发光元件和驱动电路、数据写入电路、初始化电路和第二储能电路；
所述驱动电路的第一端与驱动电压输出端电连接，所述驱动电路的第二端与所述发光元件电连接，所述驱动电路用于在其控制端的电位的控制下，产生驱动发光元件发光的电流；
所述电压提供模组包括的电压提供电路与所述驱动电压输出端电连接，用于向所述驱动电压输出端提供驱动电压；
所述数据写入电路分别与扫描线、数据线和所述驱动电路的控制端电连接，用于在所述扫描线提供的扫描信号的控制下，控制将所述数据线上的数据电压写入所述驱动电路的控制端；
所述初始化电路分别与初始化控制线、参考电压端和所述驱动电路的控制端电连接，用于在所述初始化控制线提供的初始化控制信号的控制下，将所述参考电压端提供的参考电压写入所述驱动电路的控制端；
所述第二储能电路与所述驱动电路的控制端电连接，用于储存电能。
可选的，所述像素电路还包括驱动控制电路；所述驱动控制电路分别与发光控制线、所述驱动电路的第一端和第四电压端电连接，用于在所述发光控制线提供的发光控制信号的控制下，将所述第四电压端提供的第四电压信号写入所述驱动电路的第一端。
可选的，所述电压提供模组中的第n级电压提供电路包括至少两个第十三晶体管和至少两个第n级驱动电压输出端，所述至少两个第十三晶体管与所述像素电路都设置于显示区域；所述第n级电压提供电路包括的除了所述第十三晶体管之外的器件都设置于周边区域；n为正整数；
所述第十三晶体管的控制极与相应的第二节点电连接，所述第十三晶体管的第一极与相应的第n级驱动电压输出端电连接，所述第十三晶体管的第二极与初始电压端电连接；
每一所述第n级驱动电压输出端分别与位于第n行的至少一个像素电路包括的驱动电路的第一端电连接，用于为位于第n行的至少一个像素电路包括的驱动电路的第一端提供相应的第n级驱动电压。
可选的，所述驱动电路包括驱动晶体管，所述数据写入电路包括数据写 入晶体管，所述初始化电路包括初始化晶体管，所述第二储能电路包括存储电容；所述驱动控制电路包括驱动控制晶体管；
所述数据写入晶体管的控制极与所述扫描线电连接，所述数据写入晶体管的第一极与所述数据线电连接，所述数据写入晶体管的第二极与所述驱动晶体管的控制极电连接；
所述初始化晶体管的控制极与所述初始化控制线电连接，所述初始化晶体管的第一极与所述参考电压端电连接，所述初始化晶体管的第二极与所述驱动晶体管的控制极电连接；
所述存储电容的第一端与所述驱动晶体管的控制极电连接，所述存储电容与所述发光元件的第一极电连接；所述发光元件的第二极与第四电压端电连接；
所述驱动晶体管的第一极与所述驱动电压输出端电连接，所述驱动晶体管的第二极与所述发光元件的第一极电连接；
所述驱动控制晶体管的控制极与所述发光控制线电连接，所述驱动控制晶体管的第一极与所述驱动晶体管的第一极电连接，所述驱动控制晶体管的第二极与所述第四电压端电连接。
附图说明
图1是本公开实施例所述的电压提供电路的结构图；
图2是本公开至少一实施例所述的电压提供电路的结构图；
图3是本公开至少一实施例所述的电压提供电路的结构图；
图4是本公开至少一实施例所述的电压提供电路的结构图；
图5是本公开至少一实施例所述的电压提供电路的结构图；
图6是本公开至少一实施例所述的电压提供电路的结构图；
图7是本公开至少一实施例所述的电压提供电路的结构图；
图8是本公开至少一实施例所述的电压提供电路的结构图；
图9是本公开至少一实施例所述的电压提供电路的结构图；
图10是本公开至少一实施例所述的电压提供电路的电路图；
图11是本公开如图10所示的电压提供电路的工作时序图；
图12是本公开至少一实施例所述的电压提供电路的电路图；
图13是本公开至少一实施例所述的电压提供电路的电路图；
图14是本公开如图13所示的电压提供电路的工作时序图；
图15是本公开至少一实施例所述的电压提供电路的电路图；
图16是本公开至少一实施例所述的电压提供电路的电路图；
图17是本公开至少一实施例所述的电压提供模组的结构图；
图18是本公开至少一实施例所述的电压提供模组的结构图；
图19是本公开所述的显示装置中的像素电路的至少一实施例的结构图；
图20是所述像素电路的至少一实施例的电路图；
图21是图20所示的像素电路的至少一实施例的工作时序图；
图22是第n行像素电路与电压提供电路A1、扫描信号生成电路A2和初始化控制信号生成电路A3之间的连接关系示意图；
图23是所述像素电路的至少一实施例的电路图；
图24是所述像素电路的至少一实施例的电路图；
图25是图24所示的像素电路的至少一实施例的工作时序图；
图26是本公开实施例所述的显示装置包括的显示面板的至少一实施例的示意图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
本公开所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本公开实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。
在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述第一极可以为漏极，所述第二极可以为源极；或者，所述第一极可以为源极，所述第二极可以为漏极。
如图1所示，本公开实施例所述的电压提供电路包括第一节点控制电路11、第一控制节点控制电路12、第二节点控制电路13和驱动电压输出电路14，其中，
所述第一节点控制电路11分别与第一节点Q、输入端STU、第一时钟信号端KA、第一控制节点P、第一电压端V1和第二电压端V2电连接，用于在所述输入端STU提供的输入信号、所述第一时钟信号端KA提供的第一时钟信号和所述第一控制节点P的电位的控制下，根据所述第一电压端V1提供的第一电压信号，以及，所述第二电压端V2提供的第二电压信号，控制所述第一节点Q的电位；
所述第一控制节点控制电路12分别与所述第一控制节点P、所述输入端STU和第二时钟信号端KB电连接，用于在所述的第二时钟信号端KB提供的第二时钟信号，以及，所述输入信号的控制下，控制所述第一控制节点P的电位；
所述第二节点控制电路13分别与第二节点QB、所述第一控制节点P、所述第一时钟信号端KA、所述第一节点Q和所述第二电压端V2电连接，用于在所述第一节点Q的电位、所述第一控制节点P的电位和所述第一时钟信号的控制下，根据所述第一时钟信号和所述第二电压信号，控制所述第二节点QB的电位；
所述驱动电压输出电路14分别与所述第二节点QB、驱动电压输出端I(n)和初始电压端V01电连接，用于在所述第二节点的电位的控制下，根据所述初始电压端V01提供的初始电压，控制所述驱动电压输出端I(n)输出驱动电压。
本公开实施例所述的电压提供电路可以为能够实现内部补偿功能的像素电路提供驱动电压，并该像素电路的结构简单，能够实现极高PPI。
在本公开至少一实施例中，所述第一电压端V1可以为第一高电压端，用于提供第一高电压信号，所述第二电压端V2可以为第一低电压端，用于提供第一低电压信号；但不以此为限。
本公开实施例所述的电压提供电路在工作时，电压提供周期可以包括先后设置的第一阶段、第二阶段、第三阶段、第四阶段和第五阶段；
在第一阶段，第一节点控制电路11控制第一节点Q的电位为第一电平，第一控制节点控制电路12控制第一控制节点P的电位，第二节点控制电路13控制第二节点QB的电位为第二电平；
在第二阶段，第一节点控制电路11控制第一节点Q的电位为第一电平，第一控制节点控制电路12控制第一控制节点P的电位为第一电平，第二节点控制电路13控制第二节点QB的电位为第二电平；
在第三阶段，第一节点控制电路11控制第一节点Q的电位为第二电平，第一控制节点控制电路12控制第一控制节点P的电位为第一电平，第二节点控制电路13控制第二节点QB的电位为第一电平，驱动电压输出电路14在所述第二节点QB的电位的控制下，控制驱动电压输出端I(n)输出初始电压；
在第四阶段，第一节点控制电路11控制第一节点Q的电位为第二电平，第一控制节点控制电路12控制第一控制节点P的电位，第二节点控制电路13控制第二节点QB的电位为第一电平，驱动电压输出电路14在所述第二节点QB的电位的控制下，控制驱动电压输出端I(n)输出初始电压；
在第五阶段，第一节点控制电路11控制第一节点Q的电位为第一电平，第一控制节点控制电路12控制第一控制节点P的电位，第二节点控制电路13控制第二节点QB的电位为第二电平。
在本公开至少一实施例中，如图2所示，在图1所示的电压提供电路的实施例的基础上，所述驱动电压输出电路14还分别与所述第一节点Q和第三电压端V3电连接，用于在所述第一节点Q的电位的控制下，控制所述驱动电压输出端I(n)与所述第三电压端V3电连接。
可选的，所述第三电压端V3可以为第二高电压端，但不以此为限。
本公开如图2所示的电压提供电路的至少一实施例在工作时，
在所述第一阶段、所述第二阶段和所述第五阶段，所述驱动电压输出电路14在所述第一节点Q的电位的控制下，控制所述驱动电压输出端I(n)与所述第三电压端V3之间连通。
如图3所示，在图1所示的电压提供电路的实施例的基础上，本公开至少一实施例所述的电压提供电路还可以包括进位信号输出电路30；
所述进位信号输出电路30分别与进位信号输出端CR(n)、所述第一节点Q、所述第二节点QB、所述第一电压端V1和所述第二电压端V2电连接，用于在所述第一节点Q的电位和所述第二节点QB的电位的控制下，根据所述第一电压端V1提供的第一电压信号和所述第二电压端V2提供的第二电压信号，控制所述进位信号输出端CR(n)输出进位信号。
本公开至少一实施例所述的电压提供电路在工作时，可以通过一行电压提供电路输出的进位信号，为相邻下一行电压提供电路的输入端提供输入信号，但不以此为限。
本公开如图3所示的电压提供电路的至少一实施例在工作时，
在所述第一阶段、所述第二阶段和所述第五阶段，所述进位信号输出电路30在第一节点Q的电位的控制下，控制进位信号输出端CR(n)与第一电压端V1之间连通；
在所述第三阶段和所述第四阶段，所述进位信号输出电路30在所述第二节点QB的电位的控制下，控制进位信号输出端CR(n)与第二电压端V2之间连通。
在本公开至少一实施例中，所述第一节点控制电路可以包括第二控制节点控制子电路、第一节点控制子电路和第一储能电路；
所述第二控制节点控制子电路分别与第二控制节点、所述输入端和所述第一时钟信号输出端电连接，用于在所述第一时钟信号的控制下，控制所述第二控制节点与所述输入端之间连通；
所述第一储能电路的第一端与所述第二控制节点电连接，所述第一储能电路的第二端与所述第一节点电连接，所述第一储能电路用于储存电能；
所述第一节点控制子电路分别与所述第二控制节点、所述第一节点、所述第一电压端、所述第一时钟信号端、所述第一控制节点和第二电压端电连接，用于在所述第二控制节点的电位的控制下，控制所述第一节点与所述第一电压端之间连通，在所述第一时钟信号和所述第一控制节点的电位的控制下，控制所述第一节点与所述第二电压端之间连通。
在具体实施时，所述第一节点控制电路可以包括第二控制节点控制子电路、第一节点控制子电路和第一储能电路；所述第二控制节点控制子电路用 于控制第二控制节点的电位，所述第一储能电路可以用于根据第二控制节点的电位控制第一节点的电位，所述第一节点控制子电路用于控制第一节点的电位。
如图4所示，在图3所示的电压提供电路的至少一实施例的基础上，所述第一节点控制电路可以包括第二控制节点控制子电路41、第一节点控制子电路42和第一储能电路43；
所述第二控制节点控制子电路41分别与第二控制节点Q1、所述输入端STU和所述第一时钟信号输出端KA电连接，用于在所述第一时钟信号的控制下，控制所述第二控制节点Q1与所述输入端STU之间连通；
所述第一储能电路43的第一端与所述第二控制节点Q1电连接，所述第一储能电路43的第二端与所述第一节点Q电连接，所述第一储能电路43用于储存电能；
所述第一节点控制子电路42分别与所述第二控制节点Q1、所述第一节点Q、所述第一电压端V1、所述第一时钟信号端KA、所述第一控制节点P和第二电压端V2电连接，用于在所述第二控制节点Q1的电位的控制下，控制所述第一节点Q与所述第一电压端V1之间连通，在所述第一时钟信号和所述第一控制节点P的电位的控制下，控制所述第一节点Q与所述第二电压端V2之间连通。
可选的，所述第一节点控制电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管；
所述第一晶体管的控制极与所述输入端电连接，所述第一晶体管的第一极与所述第一电压端电连接，所述第一晶体管的第二极与所述第二晶体管的第一极电连接；
所述第二晶体管的控制极与所述第一时钟信号端电连接，所述第二晶体管的第二极与所述第一节点电连接；
所述第三晶体管的控制极与所述第一时钟信号端电连接，所述第三晶体管的第一极与所述第一节点电连接，所述第三晶体管的第二极与所述第四晶体管的第一极电连接；
所述第四晶体管的控制极与所述第一控制节点电连接，所述第四晶体管 的第二极与所述第二电压端电连接。
如图5所示，在图3所示的电压提供电路的至少一实施例的基础上，所述第一节点控制电路11可以包括第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4；
所述第一晶体管T1的栅极与所述输入端STU电连接，所述第一晶体管T1的漏极与第一高电压端VGH电连接，所述第一晶体管T1的源极与所述第二晶体管T2的漏极电连接；所述第一高电压端VGH用于提供第一高电压Vgh；
所述第二晶体管T2的栅极与所述第一时钟信号端KA电连接，所述第二晶体管T2的源极与所述第一节点Q电连接；
所述第三晶体管T3的栅极与所述第一时钟信号端KA电连接，所述第三晶体管T3的漏极与所述第一节点Q电连接，所述第三晶体管T3的源极与所述第四晶体管T4的漏极电连接；
所述第四晶体管T4的栅极与所述第一控制节点P电连接，所述第四晶体管T4的源极与第一低电压端VGL电连接。
在图5所示的电压提供电路的至少一实施例中，T1、T2、T3和T4可以都为NMOS(N型金属-氧化物-半导体)晶体管，但不以此为限。
在图5所示的电压提供电路的至少一实施例中，T2的宽长比大于T1的宽长比，以使得经过T1的电流能够被T2放大，从而缩短第一节点Q的电位到达Vgh的时间。例如，当T1的宽长比为10:10时，T2的宽长比可以为20:10或40:10，但不以此为限。
可选的，所述第一节点控制电路还包括第五晶体管；
所述第二晶体管的第二极与所述第三晶体管的第一极通过所述第五晶体管与所述第一节点电连接；
所述第五晶体管的控制极与所述第一电压端电连接，所述第五晶体管的第一极分别与所述第二晶体管的第二极与所述第三晶体管的第一极电连接，所述第五晶体管的第二极与所述第一节点电连接。
如图6所示，在图5所示的电压提供电路的至少一实施例的基础上，所述第一节点控制电路11还包括第五晶体管T5；
所述第二晶体管T2的源极与所述第三晶体管T3的漏极通过所述第五晶体管T5与所述第一节点Q电连接；
所述第五晶体管T5的栅极与所述第一高电压端VGH电连接，所述第五晶体管T5的漏极分别与所述第二晶体管T2的源极与所述第三晶体管T3的漏极电连接，所述第五晶体管T5的源极与所述第一节点Q电连接；
所述第二节点控制电路13通过所述第五晶体管T5与所述第一节点Q电连接。
在本公开至少一实施例中，所述第一节点控制电路11还可以包括第五晶体管T5，所述第五晶体管T5的栅极与第一高电压端VGH电连接，在所述第一节点控制电路包括的第一晶体管T1和第二晶体管T2关断时，所述第五晶体管T5能够完全关断(当所述第五晶体管T5的栅源电压为0时，第五晶体管T5完全关断)，防止漏电流而影响第一节点Q的电位。
可选的，所述第二控制节点控制子电路包括第一晶体管；
所述第一晶体管的控制极与所述第一时钟信号端电连接，所述第一晶体管的第一极与所述输入端电连接，所述第一晶体管的第二极与所述第二控制节点电连接；
所述第一储能电路包括第一电容；
所述第一电容的第一端与所述第二控制节点电连接，所述第一电容的第二端与所述第一节点电连接；
所述第一节点控制子电路包括第二晶体管、第三晶体管和第四晶体管；
所述第二晶体管的控制极与所述第二控制节点电连接，所述第二晶体管的第一极与所述第一电压端电连接，所述第二晶体管的第二极与所述第一节点电连接；
所述第三晶体管的控制极与所述第一时钟信号端电连接，所述第三晶体管的第一极与所述第一节点电连接，所述第三晶体管的第二极与所述第四晶体管的第一极电连接；
所述第四晶体管的控制极与所述第一控制节点电连接，所述第四晶体管的第二极与所述第二电压端电连接。
所述第一节点控制子电路还包括第五晶体管；
所述第二晶体管的第二极与所述第三晶体管的第一极通过所述第五晶体管与所述第一节点电连接；
所述第五晶体管的控制极与所述第一电压端电连接，所述第五晶体管的第一极分别与所述第二晶体管的第二极与所述第三晶体管的第一极电连接，所述第五晶体管的第二极与所述第一节点电连接。
可选的，所述第一节点控制子电路还包括第五晶体管；
所述第二晶体管的第二极与所述第三晶体管的第一极通过所述第五晶体管与所述第一节点电连接；
所述第五晶体管的控制极与所述第一电压端电连接，所述第五晶体管的第一极分别与所述第二晶体管的第二极与所述第三晶体管的第一极电连接，所述第五晶体管的第二极与所述第一节点电连接。
可选的，所述第一控制节点控制电路包括第六晶体管和第七晶体管；
所述第六晶体管的控制极与所述第二时钟信号端电连接，所述第六晶体管的第一极与所述第一电压端或所述第二时钟信号端电连接，所述第六晶体管的第二极与所述第一控制节点电连接；
所述第七晶体管的控制极与所述输入端电连接，所述第七晶体管的第一极与所述第一控制节点电连接，所述第七晶体管的第二极与所述第二时钟信号端电连接。
如图7所示，在图4所示的电压提供电路的至少一实施例的基础上，所述第二控制节点控制子电路41包括第一晶体管T1；
所述第一晶体管T1的栅极与所述第一时钟信号端KA电连接，所述第一晶体管T1的漏极与所述输入端STU电连接，所述第一晶体管T1的源极与所述第二控制节点Q1电连接；
所述第一储能电路43包括第一电容C1；
所述第一电容C1的第一端与所述第二控制节点Q1电连接，所述第一电容C1的第二端与所述第一节点Q电连接；
所述第一节点控制子电路42包括第二晶体管T2、第三晶体管T3和第四晶体管T4；
所述第二晶体管T2的栅极与所述第二控制节点Q1电连接，所述第二晶 体管T2的漏极与第一高电压端VGH电连接，所述第二晶体管T2的源极与所述第一节点Q电连接；
所述第三晶体管T3的栅极与所述第一时钟信号端KA电连接，所述第三晶体管T3的漏极与所述第一节点Q电连接，所述第三晶体管T3的源极与所述第四晶体管T4的漏极电连接；
所述第四晶体管T4的栅极与所述第一控制节点P电连接，所述第四晶体管T4的源极与所述第一低电压端VGL电连接。
在图7所示的电压提供电路的至少一实施例中，T1、T2、T3和T4可以都为NMOS晶体管，但不以此为限。
在图7所示的电压提供电路的至少一实施例中，T2的宽长比大于T1的宽长比，以使得经过T1的电流能够被T2放大，从而缩短第一节点Q的电位到达Vgh的时间。例如，当T1的宽长比为10:10时，T2的宽长比可以为20:10或40:10，但不以此为限。
可选的，所述第二节点控制电路包括第八晶体管、第九晶体管、第二电容和第十晶体管；
所述第八晶体管的控制极与所述第一控制节点电连接，所述第八晶体管的第一极与所述第一时钟信号端电连接，所述第八晶体管的第二极与所述第九晶体管的第一极电连接；
所述第二电容的第一端与所述第一控制节点电连接，所述第二电容的第二端与所述第九晶体管的第一极电连接；
所述第九晶体管的控制极与所述第一时钟信号端电连接，所述第九晶体管的第二极与所述第二节点电连接；
所述第十晶体管的控制极与所述第一节点电连接，所述第十晶体管的第一极与所述第二节点电连接，所述第十晶体管的第二极与所述第二电压端电连接。
在本公开至少一实施例中，所述第二节点控制电路还包括第三电容；
所述第三电容的第一端与所述第二节点电连接，所述第三电容的第二端与所述第二电压端电连接。
可选的，所述进位信号输出电路包括第十一晶体管和第十二晶体管；
所述第十一晶体管的控制极与所述第一节点电连接，所述第十一晶体管的第一极与所述第一电压端电连接，所述第十一晶体管的第二极与所述进位信号输出端电连接；
所述第十二晶体管的控制极与所述第二节点电连接，所述第十二晶体管的第一极与所述进位信号输出端电连接，所述第十二晶体管的第二极与所述第二电压端电连接。
可选的，所述驱动电压输出电路包括第十三晶体管；
所述第十三晶体管的控制极与所述第二节点电连接，所述第十三晶体管的第一极与所述驱动电压输出端电连接，所述第十三晶体管的第二极与所述初始电压端电连接。
如图8所示，在图5所示的电压提供电路的至少一实施例的基础上，所述驱动电压输出电路14可以包括第十三晶体管T13；
所述第十三晶体管T13的栅极与第二节点QB电连接，所述第十三晶体管T13的漏极与所述驱动电压输出端I(n)电连接，所述第十三晶体管T13的源极与所述初始电压端V01电连接。
可选的，所述驱动电压输出电路包括第十三晶体管、第十四晶体管和第四电容；
所述第十四晶体管的控制极与所述第一节点电连接，所述第十四晶体管的第一极与所述第三电压端电连接，所述第十四晶体管的第二极与所述驱动电压输出端电连接；
所述第十三晶体管的控制极与所述第二节点电连接，所述第十三晶体管的第一极与所述驱动电压输出端电连接，所述第十三晶体管的第二极与所述初始电压端电连接；
所述第四电容的第一端与所述第一节点电连接，所述第四电容的第二端与所述驱动电压输出端电连接。
如图9所示，在图7所示的电压提供电路的至少一实施例的基础上，所述第二控制节点控制子电路41还包括第五晶体管T5；
所述第二晶体管T2的源极与所述第三晶体管T3的漏极通过所述第五晶体管T5与所述第一节点Q电连接；
所述第五晶体管T5的栅极与所述第一高电压端VGH电连接，所述第五晶体管T5的漏极分别与所述第二晶体管T2的源极与所述第三晶体管T3的漏极电连接，所述第五晶体管T5的源极与所述第一节点Q电连接；
所述驱动电压输出电路14还分别与所述第一节点Q和第二高电压端VDD电连接，用于在所述第一节点Q的电位的控制下，控制所述驱动电压输出端I(n)与所述第二高电压端VDD电连接；
所述驱动电压输出电路14可以包括第十三晶体管T13、第十四晶体管T14和第四电容C4；
所述第十四晶体管T14的栅极与所述第一节点Q电连接，所述第十四晶体管T4的漏极与所述第二高电压端VDD电连接，所述第十四晶体管T14的源极与所述驱动电压输出端I(n)电连接；
所述第十三晶体管T13的栅极与所述第二节点Q1电连接，所述第十三晶体管T13的漏极与所述驱动电压输出端I(n)电连接，所述第十三晶体管T13的源极与所述初始电压端V01电连接；
所述第四电容C4的第一端与所述第一节点Q电连接，所述第四电容C4的第二端与所述驱动电压输出端I(n)电连接。
在图9所示的电压提供电路的至少一实施例中，采用所述第四电容C4，所述第四电容C4连接于第一节点Q与所述驱动电压输出端I(n)之间，以能够提升I(n)的驱动能力。
在图9所示的电压提供电路的至少一实施例中，T2的宽长比大于T1的宽长比，以使得经过T1的电流能够被T2放大，从而缩短第一节点Q的电位到达Vgh的时间；T14的宽长比大于T2的宽长比，以能够实现大电流驱动。
在本公开如图9所示的电压提供电路的至少一实施例中，所述第一节点控制电路11还可以包括第五晶体管T5，所述第五晶体管T5的栅极与第一高电压端VGH电连接，以防止T2漏电而导致的误输出。
在图9所示的电压提供电路的至少一实施例中，如果不设置第五晶体管T5，由于C4的耦合作用，当I(n)输出的驱动电压为高电压时，第一节点Q的电位也被拉高，并由于C1的耦合作用，第二节点Q1的电位也被拉高，也即T2的栅极电位和T2的源极电位都为高电压，则T2会有漏电风险。基 于此，本公开至少一实施例在第一节点Q和第二节点Q之间设置第五晶体管T5，可以防止T2漏电导致的误输出。
如图10所示，在图9所示的电压提供电路的至少一实施例的基础上，所述第一控制节点控制电路12包括第六晶体管T6和第七晶体管T7；
所述第六晶体管T6的栅极与所述第二时钟信号端KB电连接，所述第六晶体管T6的漏极与所述第一高电压端VGH电连接，所述第六晶体管T6的源极与所述第一控制节点P电连接；
所述第七晶体管T7的栅极与所述输入端STU电连接，所述第七晶体管T7的漏极与所述第一控制节点P电连接，所述第七晶体管T7的源极与所述第二时钟信号端KB电连接；
所述第二节点控制电路13包括第八晶体管T8、第九晶体管T9、第二电容C2和第十晶体管T10；
所述第八晶体管T8的栅极与所述第一控制节点P电连接，所述第八晶体管T8的漏极与所述第一时钟信号端KA电连接，所述第八晶体管T8的源极与所述第九晶体管T9的漏极电连接；
所述第二电容C2的第一端与所述第一控制节点P电连接，所述第二电容C2的第二端与所述第九晶体管T9的漏极电连接；
所述第九晶体管T9的栅极与所述第一时钟信号端KA电连接，所述第九晶体管T9的源极与所述第二节点QB电连接；
所述第十晶体管T10的栅极与所述第一节点Q电连接，所述第十晶体管T10的漏极与所述第二节点QB电连接，所述第十晶体管T10的源极与所述第一低电压端VGL电连接；
所述第二节点控制电路13还包括第三电容C3；
所述第三电容C3的第一端与所述第二节点QB电连接，所述第三电容的第二端与所述第一低电压端VGL电连接；
所述进位信号输出电路30包括第十一晶体管T11和第十二晶体管T12；
所述第十一晶体管T11的栅极与所述第一节点Q电连接，所述第十一晶体管T11的漏极与所述第一高电压端VGH电连接，所述第十一晶体管T11的源极与所述进位信号输出端CR(n)电连接；
所述第十二晶体管T12的栅极与所述第二节点QB电连接，所述第十二晶体管T12的漏极与所述进位信号输出端CR(n)电连接，所述第十二晶体管T12的源极与所述第一低电压端VGL电连接。
在图10所示的电压提供电路的至少一实施例中，所有晶体管都为NMOS管，但不以此为限。
本公开所述的电压提供电路的至少一实施例能够通过I(n)分时提供高电压和低电压，减少采用的晶体管的个数，从而能够实现窄边框。
在图10所示的电压提供电路的至少一实施例中，当第二控制节点Q1的电位为高电压时，T4打开，C1的第一端的电位由低电压上升为高电压，C1的第二端的电位也相应上升，保证第一节点Q的电位为高电压，能够使得T14充分打开，提升I(n)的驱动能力。
在图10所示的电压提供电路的至少一实施例中，第二控制节点Q1为第一级上拉节点，第一节点Q为第二级上拉节点；
由于n型晶体管在传递高电压时，会有阈值电压损失，则如果只采用一级上拉节点，则上拉节点的电位会较低，使得相应的驱动电压输出晶体管不能完全打开，进而使得I(n)的驱动能力弱；基于此，本公开如图10所示的电压提供电路的至少一实施例采用了两级上拉节点，以提升I(n)的驱动能力。
在本公开至少一实施例中，第一高电压端VGH提供的第一高电压信号的电压值可以大于或等于15V而小于或等于20V，第二高电压端VDD提供的第二高电压信号的电压值可以大于或等于12V而小于或等于16V，但不以此为为限。
如图11所示，本公开如图10所示的电压提供电路的至少一实施例在工作时，电压提供周期包括先后设置的第一阶段S1、第二阶段S2、第三阶段S3、第四阶段S4和第五阶段S5；
在第一阶段S1，STU输入低电压信号，KB提供高电压信号，KA提供低电压信号，T6打开，第一控制节点P的电位为高电压，T7关断，T8打开，T9关断，第二控制节点Q1的电位维持为高电压，T2打开，第一节点Q的电位为高电压，T11和T14打开，CR(n)输出高电压信号，I(n)输出高电压 信号；
在第二阶段S2，STU输入低电压信号，KB提供低电压信号，KA提供高电压信号，T6和T7关断，第一控制节点P的电位维持为高电压，T1打开，第二控制节点Q1的电位为低电压，T2关断，T3和T4打开，第一节点Q的电位为低电压，T11和T14关断，T10关断，T9打开，以拉高第二节点QB的电位，T12和T13打开，CR(n)输出低电压信号，I(n)与所述初始电压端V01之间连通，所述初始电压端V01提供低电压信号，I(n)输出低电压信号；
在第三阶段S3，STU输出高电压信号，KB提供高电压信号，KA提供低电压信号，T6和T7打开，第一控制节点P的电位为高电压，T8打开，T3和T4打开，以控制第一节点Q的电位维持为低电压，T9打开，第二节点QB的电位为高电压，T12和T13打开，CR(n)输出低电压信号，I(n)与所述初始电压端V01之间连通，所述初始电压端V01提供低电压信号，I(n)输出低电压信号；
在第四阶段S4，STU输出高电压信号，KB提供低电压信号，KA提供低电压信号，T7打开，第一控制节点P与KB之间连通，第一控制节点P的电位为低电压信号，T3和T4关断，T1关断，第二控制节点Q1的电位维持为低电压，T2关断，第一节点Q的电位维持为低电压，T9关断，第二节点QB的电位维持为高电压，T12和T13打开，CR(n)输出低电压信号，I(n)与所述初始电压端V01之间连通，所述初始电压端V01提供低电压信号，I(n)输出低电压信号；
在第五阶段S5，STU输出高电压信号，KB提供低电压信号，KA提供高电压信号，T1打开，第二控制节点Q1的电位为高电压，T2打开，第一节点Q的电位为高电压，T11和T14打开，CR(n)输出高电压信号，I(n)输出高电压信号；T10打开，第二节点QB的电位为低电压，T12和T13关断；T7打开，第一控制节点P与KB之间连通，第一控制节点P的电位为低电压。
本公开如图12所示的电压提供电路的至少一实施例与本公开如图10所示的电压提供电路的至少一实施例的区别在于：
T6的漏极与第二时钟信号端KB电连接，并由于T13的栅源寄生电容Cgs较大，则可以不设置第三电容C3。
如图13所示，在图8所示的电压提供电路的至少一实施例的基础上，
所述述第一控制节点控制电路42包括第六晶体管T6和第七晶体管T7；
所述第六晶体管T6的栅极与所述第二时钟信号端KB电连接，所述第六晶体管T6的漏极与所述第一高电压端VGH电连接，所述第六晶体管T6的源极与所述第一控制节点P电连接；
所述第七晶体管T7的栅极与所述输入端STU电连接，所述第七晶体管T7的漏极与所述第一控制节点P电连接，所述第七晶体管T7的源极与所述第二时钟信号端KB电连接；
所述第二节点控制电路13包括第八晶体管T8、第九晶体管T9、第二电容C2和第十晶体管T10；
所述第八晶体管T8的栅极与所述第一控制节点P电连接，所述第八晶体管T8的漏极与所述第一时钟信号端KA电连接，所述第八晶体管T8的源极与所述第九晶体管T9的漏极电连接；
所述第二电容C2的第一端与所述第一控制节点P电连接，所述第二电容C2的第二端与所述第九晶体管T9的漏极电连接；
所述第九晶体管T9的栅极与所述第一时钟信号端KA电连接，所述第九晶体管T9的源极与所述第二节点QB电连接；
所述第十晶体管T10的栅极与所述第一节点Q电连接，所述第十晶体管T10的漏极与所述第二节点QB电连接，所述第十晶体管T10的源极与所述第一低电压端VGL电连接；
所述进位信号输出电路30包括第十一晶体管T11和第十二晶体管T12和第四电容C4；
所述第十一晶体管T11的栅极与所述第一节点Q电连接，所述第十一晶体管T11的漏极与所述第一高电压端VGH电连接，所述第十一晶体管T11的源极与所述进位信号输出端CR(n)电连接；
所述第十二晶体管T12的栅极与所述第二节点QB电连接，所述第十二晶体管T12的漏极与所述进位信号输出端CR(n)电连接，所述第十二晶体 管T12的源极与所述第一低电压端VGL电连接；
所述第四电容C4的第一端与所述第一节点Q电连接，所述第四电容C4的第二端与所述进位信号输出端CR(n)电连接。
在图13所示的电压提供电路的至少一实施例中，所有的晶体管都为NMOS管，但不以此为限。
在图13中，Cgs为T13的栅源寄生电容。
在图13所示的电压提供电路的至少一实施例中，简化了驱动电压输出电路14的结构，所述驱动电路输出电路14仅包括由第二节点QB控制的第十三晶体管，所述驱动电路输出电路14不受第一节点Q的控制，则可以简化第一节点控制电路11的结构，使得所述第一节点控制电路11仅采用一级上拉节点。
本公开如图13所示的电压提供电路的至少一实施例可以应用于多路复用数据线的显示面板，所述显示面板中的至少两列像素电路共用一条数据线，当像素电路中的数据写入晶体管打开时，与该数据写入晶体管电连接的数据线有一段时间处于floating(浮空)状态，此时如果驱动电压输出端提供低电压信号，会对所述像素电路中的驱动晶体管的第二极的电位产生影响，因此需要控制驱动电压输出端处于浮空状态。而如果需要在特定时段控制驱动电压输出端处于浮空状态，则驱动电压输出端不能连接太多的晶体管，以减少同一驱动电压输出端接入的寄生电容，则可以将第十三晶体管设置于显示区域中，至少两个像素电路共用一个第十三晶体管和一个驱动电压输出端，或者，每个像素电路与一个第十三晶体管和一个驱动电压输出端电连接，以减少所述驱动电压输出端的寄生电容。
如图14所示，本公开如图13所示的电压提供电路的至少一实施例在工作时，电压提供周期包括先后设置的第一阶段S1、第二阶段S2、第三阶段S3、第四阶段S4和第五阶段S5；
在第一阶段S1，STU提供低电压信号，KB提供高电压信号，KA提供低电压信号，T1关断，T2关断，T3关断，T6打开，T7关断，第一控制节点P的电位为高电压，T3打开，T4关断，第一节点Q的电位维持为高电压，T10打开，QB的电位为低电压，T11打开，T12和T13关断，CR(n)输出 高电压信号；
在第二阶段S2，STU提供低电压信号，KB提供低电压信号，KA提供高电压信号，T1关断，T2打开，T6和T7关断，第一控制节点P的电位维持为高电压，T8和T9打开，第二节点QB的电位为高电压，T3打开，T4打开，第一节点Q的电位为低电压；T11关断，T12和T13打开，CR(n)输出低电压信号，I(n)与初始电压端V01之间连通，V01提供低电压信号，I(n)输出低电压信号；
在第三阶段S3，STU提供高电压信号，KB提供高电压信号，KA提供低电压信号，T1打开，T2关断，T6打开，T7打开，第一控制节点P的电位为高电压，T8打开，T9关断，第一节点Q的电位维持为低电压，第二节点QB的电位维持为高电压，T11关断，T12和T13打开，CR(n)输出低电压信号，I(n)与初始电压端V01之间连通，V01提供低电压信号，I(n)输出低电压信号；
在第四阶段S4，STU提供高电压信号，KB提供低电压信号，KA提供低电压信号，T1打开，T2关断，T3关断，第一节点Q的电位维持为低电压，T6关断，T7打开，第一控制节点P的电位为低电压，T8关断，T9关断，T4关断，第一节点Q的电位维持为低电压，第二节点QB的电位维持为高电压，T11关断，T12和T13打开，CR(n)输出低电压信号，I(n)与初始电压端V01之间连通，V01提供低电压信号，I(n)输出低电压信号；
在第五阶段S5，STU提供高电压信号，KB提供低电压信号，KA提供高电压信号，T1打开，T2打开，第一节点Q的电位为高电压，T7打开，第一控制节点P与KB之间连通，所述第一控制节点P的电位为低电压，T8关断，T9打开，T10打开，第二节点QB的电位为低电压，T11打开，T12和T13关断，CR(n)输出高电压信号。
本公开如图13所示的电压提供电路的至少一实施例需要与图24所示的像素电路的至少一实施例搭配使用，图24所示的像素电路的至少一实施例包括驱动控制电路，所述驱动控制电路包括驱动控制晶体管T04；所述驱动控制晶体管T04的栅极与发光控制线E1电连接，所述驱动控制晶体管T04的源极与第二高电压端VDD电连接，所述驱动控制晶体管T04的源极与所述 驱动电压输出端I(n)电连接；当所述发光控制线E1控制T04导通时，第二高电压端VDD与I(n)之间连通。
本公开如图15所示的电压提供电路的至少一实施例与本公开如图13所示的电压提供电路的至少一实施例的区别在于：
所述第一节点控制电路11还包括第五晶体管T5；
所述第二晶体管T2的源极与所述第三晶体管T3的漏极通过所述第五晶体管T5与所述第一节点Q电连接；
所述第五晶体管T5的栅极与所述第一高电压端VGH电连接，所述第五晶体管T5的漏极分别与所述第二晶体管T2的源极与所述第三晶体管T3的漏极电连接，所述第五晶体管T5的源极与所述第一节点Q电连接。在本公开如图15所示的电压提供电路的至少一实施例中，所述第一节点控制电路11还可以包括第五晶体管T5，所述第五晶体管T5的栅极与第一高电压端VGH电连接，在所述第一节点控制电路11包括的第一晶体管T1和第二晶体管T2关断时，所述第五晶体管T5能够完全关断(当所述第五晶体管T5的栅源电压为0时，第五晶体管T5完全关断)，防止漏电流而影响第一节点Q的电位。
本公开如图16所示的电压提供电路的至少一实施例与本公开如图10所示的电压提供电路的至少一实施例的区别在于：本公开如图16所示的电压提供电路的至少一实施例还包括第十五晶体管T15；
所述第十五晶体管T15的栅极与置位控制端S01连接，所述第十五晶体管T15的漏极与所述第一高电压端VGH电连接，所述第十五晶体管T15的源极与第一节点Q电连接。
在图16所示的电压提供电路的至少一实施例中，T15为NMOS管，但不以此为限。
本公开如图16所示的电压提供电路的至少一实施例在工作时，在显示面板刚开始打开时，置位控制端S01可以提供高电压信号，以控制T15导通，以将第一节点Q的电位置位为高电压，并通过T10控制第二节点QB的电位为低电压，保证电压提供电路的正常使用。
在本公开至少一实施例中，在图12、图13、图15所示的电压提供电路 的至少一实施例的基础上，都可以增设有所述第十五晶体管T15，以在显示面板刚开始打开时，对第一节点Q的电位和第二节点QB的电位进行置位。
本公开实施例所述的电压提供方法，应用于上述的电压提供电路，电压提供周期包括先后设置的第一阶段、第二阶段、第三阶段、第四阶段和第五阶段；所述电压提供方法包括：
在第一阶段，第一节点控制电路控制第一节点的电位为第一电平，第一控制节点控制电路控制第一控制节点的电位为第一电平，第二节点控制电路控制第二节点的电位为第二电平；
在第二阶段，第一节点控制电路控制第一节点的电位为第二电平，第一控制节点控制电路控制第一控制节点的电位为第一电平，第二节点控制电路控制第二节点的电位为第一电平，驱动电压输出电路在所述第二节点的电位的控制下，控制驱动电压输出端输出初始电压；
在第三阶段，第一节点控制电路控制第一节点的电位为第二电平，第一控制节点控制电路控制第一控制节点的电位为第一电平，第二节点控制电路控制第二节点的电位为第一电平，驱动电压输出电路在所述第二节点的电位的控制下，控制驱动电压输出端输出初始电压；
在第四阶段，第一节点控制电路控制第一节点的电位为第二电平，第一控制节点控制电路控制第一控制节点的电位为第二电平，第二节点控制电路控制第二节点的电位为第一电平，驱动电压输出电路在所述第二节点的电位的控制下，控制驱动电压输出端输出初始电压；
在第五阶段，第一节点控制电路控制第一节点的电位为第一电平，第一控制节点控制电路控制第一控制节点的电位，第二节点控制电路控制第二节点的电位为第二电平。
在本公开至少一实施例中，所述第一电平可以为高电平，所述第二电平可以为低电平，但不以此为限。
可选的，所述驱动电压输出电路还分别与所述第一节点和第三电压端电连接，所述电压提供方法还包括：
在所述第一阶段和所述第五阶段，所述驱动电压输出电路在所述第一节点的电位的控制下，控制所述驱动电压输出端与所述第三电压端之间连通。
在本公开至少一实施例中，所述电压提供电路还包括进位信号输出电路；所述电压提供方法还可以包括：
在所述第一阶段和所述第五阶段，所述进位信号输出电路在第一节点的电位的控制下，控制进位信号输出端与第一电压端之间连通；
在所述第二阶段、所述第三阶段和所述第四阶段，所述进位信号输出电路在所述第二节点的电位的控制下，控制进位信号输出端与第二电压端之间连通。
本公开实施例所述的电压提供模组包括多级上述的电压提供电路；
所述电压提供电路包括进位信号输出端；
所述电压提供电路的进位信号输出端与相邻下一级电压提供电路的输入端电连接，用于向相邻下一级电压提供电路的输入端提供输入信号。
如图17所示，本公开实施例所述的电压提供模组包括多级电压提供电路；
在图17中，标号为P1的为第一级电压提供电路，标号为P2的为第二级电压提供电路，标号为PN-1的为第N-1级电压提供电路，标号为PN的为第N级电压提供电路，其中，N为大于2的整数；
标号为KA的为第一时钟信号端，标号为KB的为第二时钟信号端；
标号为STU的为输入端，第一级电压提供电路P1的输入端接入起始信号STV；
标号为CR(1)的为第一级进位信号输出端，标号为CR(2)的为第二级进位信号输出端，标号为CR(N-1)的为第N-1级进位信号输出端；
标号为IN(1)的为第一驱动电压输出端，标号为IN(2)的为第二驱动电压输出端，标号为IN(N-1)的为第N-1驱动电压输出端，标号为IN(N)的为第N驱动电压输出端；
第二级电压提供电路P2的输入端与CR(1)电连接，第N级电压提供电路PN的输入端与CR(N-1)电连接。
如图18所示，在图17所示的电压提供模组的至少一实施例的基础上，增加了置位控制端S01；每一级电压提供电路都与所述置位控制端S01电连接。
本公开实施例所述的显示装置包括上述的电压提供模组。
本公开至少一实施例所述的显示装置还可以包括多行多列像素电路；所述像素电路包括发光元件和驱动电路、数据写入电路、初始化电路和第二储能电路；
所述驱动电路的第一端与驱动电压输出端电连接，所述驱动电路的第二端与所述发光元件电连接，所述驱动电路用于在其控制端的电位的控制下，产生驱动发光元件发光的电流；
所述电压提供模组包括的电压提供电路与所述驱动电压输出端电连接，用于向所述驱动电压输出端提供驱动电压；
所述数据写入电路分别与扫描线、数据线和所述驱动电路的控制端电连接，用于在所述扫描线提供的扫描信号的控制下，控制将所述数据线上的数据电压写入所述驱动电路的控制端；
所述初始化电路分别与初始化控制线、参考电压端和所述驱动电路的控制端电连接，用于在所述初始化控制线提供的初始化控制信号的控制下，将所述参考电压端提供的参考电压写入所述驱动电路的控制端；
所述第二储能电路与所述驱动电路的控制端电连接，用于储存电能。
在本公开至少一实施例中，所述像素电路可以包括发光元件和驱动电路、数据写入电路、初始化电路和第二储能电路；所述数据写入电路进行数据电压写入，初始化电路用于对驱动电路的控制端的电位进行初始化，驱动电路用于产生驱动发光元件发光的电流。
如图19所示，所述像素电路的至少一实施例可以包括发光元件190和驱动电路191、数据写入电路192、初始化电路193和第二储能电路194；
所述驱动电路191的第一端与驱动电压输出端I(n)电连接，所述驱动电路191的第二端与所述发光元件190电连接，所述驱动电路191用于在其控制端的电位的控制下，产生驱动发光元件190发光的电流；
所述电压提供模组包括的电压提供电路与所述驱动电压输出端I(n)电连接，用于向所述驱动电压输出端I(n)提供驱动电压；
所述数据写入电路192分别与扫描线G1、数据线D1和所述驱动电路191的控制端电连接，用于在所述扫描线G1提供的扫描信号的控制下，控制将所述数据线D1上的数据电压写入所述驱动电路191的控制端；
所述初始化电路193分别与初始化控制线G2、参考电压端R1和所述驱动电路191的控制端电连接，用于在所述初始化控制线G2提供的初始化控制信号的控制下，将所述参考电压端R1提供的参考电压Vr写入所述驱动电路191的控制端；
所述第二储能电路194与所述驱动电路191的控制端电连接，用于储存电能。
在本公开至少一实施例中，所述发光元件可以为有机发光二极管，但不以此为限。
本公开实施例提供了一种适用于极高PPI(像素密度)，并能实现内部补偿的像素电路，尤其适用于中大尺寸OLED(有机发光二极管)显示。
本公开实施例所述的显示装置采用的像素电路中的晶体管可以都为NMOS(N型金属-氧化物-半导体)晶体管，采用NMOS工艺即可，工艺简单。
如图19所示的像素电路的至少一实施例在工作时，显示周期可以包括先后设置的初始化阶段、补偿阶段、数据写入阶段和发光阶段；
在初始化阶段，I(n)提供低电压信号，所述初始化电路193在初始化控制信号的控制下，将参考电压Vr写入所述驱动电路191的控制端；
在补偿阶段，I(n)提供高电压信号，所述初始化电路193在初始化控制信号的控制下，将参考电压Vr写入所述驱动电路191的控制端，使得所述驱动电路191包括的驱动晶体管能够导通，VDD通过导通的驱动晶体管为所述第二储能电路193充电，直至所述驱动电路191的第二端的电位变为Vr-Vth，其中，Vth为所述驱动晶体管的阈值电压；
在数据写入阶段，所述数据写入电路192在扫描信号的控制下，将所述数据线D1上的数据电压Vdata写入所述驱动电路191的控制端，所述驱动电路191的第二端的电位维持为Vr-Vth；
在发光阶段，所述数据写入电路191停止写入数据电压值所述驱动电路191的控制端，所述驱动电路191驱动发光元件190发光。
如图20所示，在图19所示的像素电路的至少一实施例的基础上，所述发光元件为有机发光二极管O1；所述驱动电路191包括驱动晶体管T03，所 述数据写入电路192包括数据写入晶体管T01，所述初始化电路193包括初始化晶体管T02，所述第二储能电路194包括存储电容C0；
T01的栅极与扫描线G1电连接，T01的漏极与数据线D1电连接，T01的源极与T03的栅极电连接；
T02的栅极与初始化控制线G2电连接，T02的漏极与参考电压端R1电连接，T02的源极与T03的栅极电连接；
T03的漏极与所述驱动电压输出端I(n)电连接，T03的源极与O1的阳极电连接；
O1的阴极接地。
在图20所示的像素电路的至少一实施例中，T01、T02和T03可以为n型晶体管，但不以此为限。
如图20所示的像素电路的至少一实施例可以为显示面板包括的第n行像素电路，n为正整数。
如图21所示，图20所示的像素电路的至少一实施例在工作时，显示周期可以包括先后设置的初始化阶段t1、补偿阶段t2、数据写入阶段t3和发光阶段t4；
在初始化阶段t1，G1提供低电压信号，G2提供高电压信号，I(n)提供低电压信号，T01关断，T02打开，以将R1提供的参考电压Vr写入T03的栅极；
在补偿阶段t2，G1提供低电压信号，G2提供高电压信号，I(n)提供高电压信号，T01关断，T02打开，以将R1提供的参考电压Vr写入T03的栅极，T03打开，VDD通过T03为C0充电，以提升T03的栅极的电位，直至T03的栅极的电位变为Vr-Vth，其中，Vth为T03的阈值电压；
在数据写入阶段t3，I(n)提供高电压信号，G1提供高电压信号，G2提供低电压信号，T01打开，数据线D1提供数据电压Vdata，以将数据电压Vdata写入T03的栅极，T03的源极的电位维持于Vr-Vth(由于O1的本征电容较大，数据电压写入时，C0的耦合效应忽略不计)；
在发光阶段t4，I(n)提供高电压信号，G1提供低电压信号，G2提供低电压信号，T03驱动O1发光，此时T03的栅源电压Vgs＝Vdata-Vr+Vth， 则T03的驱动电流与Vth无关。
在图21中，标号为G1(n+1)对应的是第n+1行扫描线提供的扫描信号，标号为G2(n+1)对应的是第n+1行初始化控制线提供的初始化控制信号。
在图22中示出了第n行像素电路包括的最左边的像素电路，以及，第n行像素电路包括的最右边的像素电路；
在图22中，标号为D01的为第一列数据线，标号为D0M的为第M列数据线，M为大于1的整数；标号为Vr的为参考电压；
在图22中，标号为A1的为电压提供电路，标号为A2的为扫描信号生成电路，标号为A3的为初始化控制信号生成电路；电压提供电路A1用于提供驱动电压至I(n)；扫描信号生成电路A2与G1电连接，用于提供所述扫描信号，初始化控制信号生成电路A3与G2电连接，用于提供所述初始化控制信号。
可选的，所述像素电路还包括驱动控制电路；所述驱动控制电路分别与发光控制线、所述驱动电路的第一端和第四电压端电连接，用于在所述发光控制线提供的发光控制信号的控制下，将所述第四电压端提供的第四电压信号写入所述驱动电路的第一端。
在本公开至少一实施例中，所述第四电压端可以为第二高电压端，但不以此为限。
如图23所示，在图20所示的像素电路的至少一实施例的基础上，所述像素电路的至少一实施例还包括驱动控制电路230；
所述驱动控制电路230分别与发光控制线E1、所述驱动电路191的第一端和第二高电压端VDD电连接，用于在所述发光控制线E1提供的发光控制信号的控制下，将所述第二高电压端VDD提供的第二高电压信号写入所述驱动电路191的第一端。
在具体实施时，所述驱动控制电路可以包括驱动控制晶体管；
所述驱动控制晶体管的控制极与所述发光控制线电连接，所述驱动控制晶体管的第一极与所述驱动晶体管的第一极电连接，所述驱动控制晶体管的第二极与所述第四电压端电连接。
如图24所示，在图23所示的像素电路的至少一实施例的基础上，所述 驱动控制电路230包括驱动控制晶体管T04；
T04的栅极与发光控制线E1电连接，T04的漏极与T03的漏极电连接，T04的源极与第二高电压端VDD电连接。
在图24所示的像素电路的至少一实施例中，T01、T02、T03和T04都为n型晶体管，但不以此为限。
如图24所示的像素电路的至少一实施例可以为显示面板包括的第n行像素电路，n为正整数。
当包括如图24所示的像素电路的至少一实施例的显示面板在工作时，所述显示面板包括的至少两列像素电路可以共用一条数据线，当像素电路中的数据写入晶体管打开时，与该数据写入晶体管电连接的数据线有一段时间处于floating(浮空)状态，此时如果驱动电压输出端提供低电压信号，会对所述像素电路中的驱动晶体管的第二极的电位产生影响，因此需要控制驱动电压输出端处于浮空状态。
如图25所示，本公开如图24所示的像素电路的至少一实施例在工作时，显示周期可以包括先后设置的初始化阶段t1、补偿阶段t2、数据写入阶段t3和发光阶段t4；
在初始化阶段t1，G1提供低电压信号，G2提供高电压信号，I(n)提供低电压信号，T01关断，T02打开，以将R1提供的参考电压Vr写入T03的栅极；E1提供低电压信号，T04关断；
在补偿阶段t2，G1提供低电压信号，G2提供高电压信号，E1提供高电压信号，T04打开，T03的漏极与VDD之间连通，I(n)提供高电压信号，T01关断，T02打开，以将R1提供的参考电压Vr写入T03的栅极，T03打开，VDD通过T03为C0充电，以提升T03的栅极的电位，直至T03的栅极的电位变为Vr-Vth，其中，Vth为T03的阈值电压；
在数据写入阶段t3，G1提供高电压信号，G2提供低电压信号，E1提供低电压信号，I(n)处于浮空状态，T01打开，数据线D1提供数据电压Vdata，以将数据电压Vdata写入T03的栅极，T03的源极的电位维持于Vr-Vth(由于O1的本征电容较大，数据电压写入时，C0的耦合效应忽略不计)；
在发光阶段t4，E1提供高电压信号，T04打开，T03的漏极与VDD之 间连通，I(n)提供高电压信号，G1提供低电压信号，G2提供低电压信号，T03驱动O1发光，此时T03的栅源电压Vgs＝Vdata-Vr+Vth，则T03的驱动电流与Vth无关。
在图25中斜线对应的时间段内，I(n)、I(n+1)可以处于浮空状态，但不以此为限。
在图25中，标号为G1(n+1)对应的是第n+1行扫描线提供的扫描信号，标号为G2(n+1)对应的是第n+1行初始化控制线提供的初始化控制信号，标号为E1(n+1)的为第n+1行发光控制线，标号为I(n+1)的为第n+1驱动电压输出端。
在本公开至少一实施例中，所述电压提供模组中的第n级电压提供电路可以包括至少两个第十三晶体管和至少两个第n级驱动电压输出端，所述至少两个第十三晶体管与所述像素电路都设置于显示区域；所述第n级电压提供电路包括的除了所述第十三晶体管之外的器件都设置于周边区域；n为正整数；
所述第十三晶体管的控制极与相应的第二节点电连接，所述第十三晶体管的第一极与相应的第n级驱动电压输出端电连接，所述第十三晶体管的第二极与初始电压端电连接；
每一所述第n级驱动电压输出端分别与位于第n行的至少一个像素电路包括的驱动电路的第一端电连接，用于为位于第n行的至少一个像素电路包括的驱动电路的第一端提供相应的第n级驱动电压。
在具体实施时，所述电压提供电路包括的第十三晶体管和驱动电压输出端可以设置于显示区域，至少两个像素电路共用一个第十三晶体管和一个驱动电压输出端，或者，每个像素电路与一个第十三晶体管和一个驱动电压输出端电连接，以减少所述驱动电压输出端的寄生电容，使得所述驱动电压输出端处于浮空状态时，所述显示面板能够正常工作。
可选的，所述驱动电路包括驱动晶体管，所述数据写入电路包括数据写入晶体管，所述初始化电路包括初始化晶体管，所述第二储能电路包括存储电容；所述驱动控制电路包括驱动控制晶体管；
所述数据写入晶体管的控制极与所述扫描线电连接，所述数据写入晶体 管的第一极与所述数据线电连接，所述数据写入晶体管的第二极与所述驱动晶体管的控制极电连接；
所述初始化晶体管的控制极与所述初始化控制线电连接，所述初始化晶体管的第一极与所述参考电压端电连接，所述初始化晶体管的第二极与所述驱动晶体管的控制极电连接；
所述存储电容的第一端与所述驱动晶体管的控制极电连接，所述存储电容与所述发光元件的第一极电连接；所述发光元件的第二极与第四电压端电连接；
所述驱动晶体管的第一极与所述驱动电压输出端电连接，所述驱动晶体管的第二极与所述发光元件的第一极电连接；
所述驱动控制晶体管的控制极与所述发光控制线电连接，所述驱动控制晶体管的第一极与所述驱动晶体管的第一极电连接，所述驱动控制晶体管的第二极与所述第四电压端电连接；
所述驱动晶体管、所述数据写入晶体管、所述初始化晶体管和所述驱动控制晶体管都为n型晶体管。
如图26所示，标号为P11的为第一行第一列像素电路，标号为P12的为第一行第二列像素电路，标号为P1M的为第一行第M列像素电路，M为大于1的整数；
标号为P21的为第二行第一列像素电路，标号为P22的为第二行第二列像素电路，标号为P2M的为第二行第M列像素电路；
标号为PN1的为第N行第一列像素电路，标号为PN2的为第N行第二列像素电路，标号为PNM的为第N行第M列像素电路；N为大于2的整数；
在图26中，标号为A11的为第一GOA(Gate On Array，设置于阵列基板上的栅极驱动电路)电路，标号为A12的为第二GOA电路；标号为260的为显示面板；
标号为I(1)的为第一行驱动电压输出端，标号为I(2)的为第二驱动电压输出端，标号为I(N)的为第N行驱动电压输出端；
标号为G1(1)的为第一行扫描线，标号为G1(2)的为第二行扫描线，标号为G1(N)的为第N行扫描线；
标号为G2(1)的为第一行初始化控制线，标号为G2(2)的为第二行初始化控制线，标号为G2(N)的为第N行初始化控制线；
第一GOA电路A11和第二GOA电路A12为I(1)提供第一行驱动电压，为I(2)提供第二行驱动电压，为I(N)提供第N行驱动电压，为G1(1)提供第一行扫描信号，为G1(2)提供第二行扫描信号，为G1(N)提供第N行扫描信号，为G2(1)提供第一行初始化控制信号，为G2(2)提供第二行初始化控制信号，为G2(N)提供第N行初始化控制信号。
本公开实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上所述是本公开的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本公开所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本公开的保护范围。

Claims (23)

  1. 一种电压提供电路，包括第一节点控制电路、第一控制节点控制电路、第二节点控制电路和驱动电压输出电路，其中，
    所述第一节点控制电路分别与第一节点、输入端、第一时钟信号端、第一控制节点、第一电压端和第二电压端电连接，用于在所述输入端提供的输入信号、所述第一时钟信号端提供的第一时钟信号和所述第一控制节点的电位的控制下，根据所述第一电压端提供的第一电压信号，以及，所述第二电压端提供的第二电压信号，控制所述第一节点的电位；
    所述第一控制节点控制电路分别与所述第一控制节点、所述输入端和第二时钟信号端电连接，用于在所述的第二时钟信号端提供的第二时钟信号，以及，所述输入信号的控制下，控制所述第一控制节点的电位；
    所述第二节点控制电路分别与第二节点、所述第一控制节点、所述第一时钟信号端、所述第一节点和所述第二电压端电连接，用于在所述第一节点的电位、所述第一控制节点的电位和所述第一时钟信号的控制下，根据所述第一时钟信号和所述第二电压信号，控制所述第二节点的电位；
    所述驱动电压输出电路分别与所述第二节点、驱动电压输出端和初始电压端电连接，用于在所述第二节点的电位的控制下，根据所述初始电压端提供的初始电压，控制所述驱动电压输出端输出驱动电压。
  2. 如权利要求1所述的电压提供电路，其中，所述驱动电压输出电路还分别与所述第一节点和第三电压端电连接，用于在所述第一节点的电位的控制下，控制所述驱动电压输出端与所述第三电压端电连接。
  3. 如权利要求1或2所述的电压提供电路，其中，还包括进位信号输出电路；
    所述进位信号输出电路分别与进位信号输出端、所述第一节点、所述第二节点、所述第一电压端和所述第二电压端电连接，用于在所述第一节点的电位和所述第二节点的电位的控制下，根据所述第一电压信号和所述第二电压信号，控制所述进位信号输出端输出进位信号。
  4. 如权利要求1或2所述的电压提供电路，其中，所述第一节点控制电 路包括第二控制节点控制子电路、第一节点控制子电路和第一储能电路；
    所述第二控制节点控制子电路分别与第二控制节点、所述输入端和所述第一时钟信号输出端电连接，用于在所述第一时钟信号的控制下，控制所述第二控制节点与所述输入端之间连通；
    所述第一储能电路的第一端与所述第二控制节点电连接，所述第一储能电路的第二端与所述第一节点电连接，所述第一储能电路用于储存电能；
    所述第一节点控制子电路分别与所述第二控制节点、所述第一节点、所述第一电压端、所述第一时钟信号端、所述第一控制节点和第二电压端电连接，用于在所述第二控制节点的电位的控制下，控制所述第一节点与所述第一电压端之间连通，在所述第一时钟信号和所述第一控制节点的电位的控制下，控制所述第一节点与所述第二电压端之间连通。
  5. 如权利要求1或2所述的电压提供电路，其中，所述第一节点控制电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管；
    所述第一晶体管的控制极与所述输入端电连接，所述第一晶体管的第一极与所述第一电压端电连接，所述第一晶体管的第二极与所述第二晶体管的第一极电连接；
    所述第二晶体管的控制极与所述第一时钟信号端电连接，所述第二晶体管的第二极与所述第一节点电连接；
    所述第三晶体管的控制极与所述第一时钟信号端电连接，所述第三晶体管的第一极与所述第一节点电连接，所述第三晶体管的第二极与所述第四晶体管的第一极电连接；
    所述第四晶体管的控制极与所述第一控制节点电连接，所述第四晶体管的第二极与所述第二电压端电连接。
  6. 如权利要求5所述的电压提供电路，其中，所述第一节点控制电路还包括第五晶体管；
    所述第二晶体管的第二极与所述第三晶体管的第一极通过所述第五晶体管与所述第一节点电连接；
    所述第五晶体管的控制极与所述第一电压端电连接，所述第五晶体管的第一极分别与所述第二晶体管的第二极与所述第三晶体管的第一极电连接， 所述第五晶体管的第二极与所述第一节点电连接。
  7. 如权利要求4所述的电压提供电路，其中，所述第二控制节点控制子电路包括第一晶体管；
    所述第一晶体管的控制极与所述第一时钟信号端电连接，所述第一晶体管的第一极与所述输入端电连接，所述第一晶体管的第二极与所述第二控制节点电连接；
    所述第一储能电路包括第一电容；
    所述第一电容的第一端与所述第二控制节点电连接，所述第一电容的第二端与所述第一节点电连接；
    所述第一节点控制子电路包括第二晶体管、第三晶体管和第四晶体管；
    所述第二晶体管的控制极与所述第二控制节点电连接，所述第二晶体管的第一极与所述第一电压端电连接，所述第二晶体管的第二极与所述第一节点电连接；
    所述第三晶体管的控制极与所述第一时钟信号端电连接，所述第三晶体管的第一极与所述第一节点电连接，所述第三晶体管的第二极与所述第四晶体管的第一极电连接；
    所述第四晶体管的控制极与所述第一控制节点电连接，所述第四晶体管的第二极与所述第二电压端电连接。
  8. 如权利要求7所述的电压提供电路，其中，所述第一节点控制子电路还包括第五晶体管；
    所述第二晶体管的第二极与所述第三晶体管的第一极通过所述第五晶体管与所述第一节点电连接；
    所述第五晶体管的控制极与所述第一电压端电连接，所述第五晶体管的第一极分别与所述第二晶体管的第二极与所述第三晶体管的第一极电连接，所述第五晶体管的第二极与所述第一节点电连接。
  9. 如权利要求1或2所述的电压提供电路，其中，所述第一控制节点控制电路包括第六晶体管和第七晶体管；
    所述第六晶体管的控制极与所述第二时钟信号端电连接，所述第六晶体管的第一极与所述第一电压端或所述第二时钟信号端电连接，所述第六晶体 管的第二极与所述第一控制节点电连接；
    所述第七晶体管的控制极与所述输入端电连接，所述第七晶体管的第一极与所述第一控制节点电连接，所述第七晶体管的第二极与所述第二时钟信号端电连接。
  10. 如权利要求1或2所述的电压提供电路，其中，所述第二节点控制电路包括第八晶体管、第九晶体管、第二电容和第十晶体管；
    所述第八晶体管的控制极与所述第一控制节点电连接，所述第八晶体管的第一极与所述第一时钟信号端电连接，所述第八晶体管的第二极与所述第九晶体管的第一极电连接；
    所述第二电容的第一端与所述第一控制节点电连接，所述第二电容的第二端与所述第九晶体管的第一极电连接；
    所述第九晶体管的控制极与所述第一时钟信号端电连接，所述第九晶体管的第二极与所述第二节点电连接；
    所述第十晶体管的控制极与所述第一节点电连接，所述第十晶体管的第一极与所述第二节点电连接，所述第十晶体管的第二极与所述第二电压端电连接。
  11. 如权利要求10所述的电压提供电路，其中，所述第二节点控制电路还包括第三电容；
    所述第三电容的第一端与所述第二节点电连接，所述第三电容的第二端与所述第二电压端电连接。
  12. 如权利要求3所述的电压提供电路，其中，所述进位信号输出电路包括第十一晶体管、第十二晶体管和第四电容；
    所述第十一晶体管的控制极与所述第一节点电连接，所述第十一晶体管的第一极与所述第一电压端电连接，所述第十一晶体管的第二极与所述进位信号输出端电连接；
    所述第十二晶体管的控制极与所述第二节点电连接，所述第十二晶体管的第一极与所述进位信号输出端电连接，所述第十二晶体管的第二极与所述第二电压端电连接。
  13. 如权利要求1所述的电压提供电路，其中，所述驱动电压输出电路 包括第十三晶体管；
    所述第十三晶体管的控制极与所述第二节点电连接，所述第十三晶体管的第一极与所述驱动电压输出端电连接，所述第十三晶体管的第二极与所述初始电压端电连接。
  14. 如权利要求2所述的电压提供电路，其中，所述驱动电压输出电路包括第十三晶体管、第十四晶体管和第四电容；
    所述第十四晶体管的控制极与所述第一节点电连接，所述第十四晶体管的第一极与所述第三电压端电连接，所述第十四晶体管的第二极与所述驱动电压输出端电连接；
    所述第十三晶体管的控制极与所述第二节点电连接，所述第十三晶体管的第一极与所述驱动电压输出端电连接，所述第十三晶体管的第二极与所述初始电压端电连接；
    所述第四电容的第一端与所述第一节点电连接，所述第四电容的第二端与所述驱动电压输出端电连接。
  15. 一种电压提供方法，应用于如权利要求1至14中任一权利要求所述的电压提供电路，电压提供周期包括先后设置的第一阶段、第二阶段、第三阶段、第四阶段和第五阶段；所述电压提供方法包括：
    在第一阶段，第一节点控制电路控制第一节点的电位为第一电平，第一控制节点控制电路控制第一控制节点的电位为第一电平，第二节点控制电路控制第二节点的电位为第二电平；
    在第二阶段，第一节点控制电路控制第一节点的电位为第二电平，第一控制节点控制电路控制第一控制节点的电位为第一电平，第二节点控制电路控制第二节点的电位为第一电平，驱动电压输出电路在所述第二节点的电位的控制下，控制驱动电压输出端输出初始电压；
    在第三阶段，第一节点控制电路控制第一节点的电位为第二电平，第一控制节点控制电路控制第一控制节点的电位为第一电平，第二节点控制电路控制第二节点的电位为第一电平，驱动电压输出电路在所述第二节点的电位的控制下，控制驱动电压输出端输出初始电压；
    在第四阶段，第一节点控制电路控制第一节点的电位为第二电平，第一 控制节点控制电路控制第一控制节点的电位为第二电平，第二节点控制电路控制第二节点的电位为第一电平，驱动电压输出电路在所述第二节点的电位的控制下，控制驱动电压输出端输出初始电压；
    在第五阶段，第一节点控制电路控制第一节点的电位为第一电平，第一控制节点控制电路控制第一控制节点的电位，第二节点控制电路控制第二节点的电位为第二电平。
  16. 如权利要求15所述的电压提供方法，其中，所述驱动电压输出电路还分别与所述第一节点和第三电压端电连接，所述电压提供方法还包括：
    在所述第一阶段和所述第五阶段，所述驱动电压输出电路在所述第一节点的电位的控制下，控制所述驱动电压输出端与所述第三电压端之间连通。
  17. 如权利要求15所述的电压提供方法，其中，所述电压提供电路还包括进位信号输出电路；所述电压提供方法还包括：
    在所述第一阶段和所述第五阶段，所述进位信号输出电路在第一节点的电位的控制下，控制进位信号输出端与第一电压端之间连通；
    在所述第二阶段、所述第三阶段和所述第四阶段，所述进位信号输出电路在所述第二节点的电位的控制下，控制进位信号输出端与第二电压端之间连通。
  18. 一种电压提供模组，包括多级如权利要求1至14中任一权利要求所述的电压提供电路；
    所述电压提供电路包括进位信号输出端；
    所述电压提供电路的进位信号输出端与相邻下一级电压提供电路的输入端电连接，用于向相邻下一级电压提供电路的输入端提供输入信号。
  19. 一种显示装置，包括如权利要求18所述的电压提供模组。
  20. 如权利要求19所述的显示装置，其中，还包括多行多列像素电路；所述像素电路包括发光元件和驱动电路、数据写入电路、初始化电路和第二储能电路；
    所述驱动电路的第一端与驱动电压输出端电连接，所述驱动电路的第二端与所述发光元件电连接，所述驱动电路用于在其控制端的电位的控制下，产生驱动发光元件发光的电流；
    所述电压提供模组包括的电压提供电路与所述驱动电压输出端电连接，用于向所述驱动电压输出端提供驱动电压；
    所述数据写入电路分别与扫描线、数据线和所述驱动电路的控制端电连接，用于在所述扫描线提供的扫描信号的控制下，控制将所述数据线上的数据电压写入所述驱动电路的控制端；
    所述初始化电路分别与初始化控制线、参考电压端和所述驱动电路的控制端电连接，用于在所述初始化控制线提供的初始化控制信号的控制下，将所述参考电压端提供的参考电压写入所述驱动电路的控制端；
    所述第二储能电路与所述驱动电路的控制端电连接，用于储存电能。
  21. 如权利要求20所示的显示装置，其中，所述像素电路还包括驱动控制电路；所述驱动控制电路分别与发光控制线、所述驱动电路的第一端和第四电压端电连接，用于在所述发光控制线提供的发光控制信号的控制下，将所述第四电压端提供的第四电压信号写入所述驱动电路的第一端。
  22. 如权利要求20或21所述的显示装置，其中，所述电压提供模组中的第n级电压提供电路包括至少两个第十三晶体管和至少两个第n级驱动电压输出端，所述至少两个第十三晶体管与所述像素电路都设置于显示区域；所述第n级电压提供电路包括的除了所述第十三晶体管之外的器件都设置于周边区域；n为正整数；
    所述第十三晶体管的控制极与相应的第二节点电连接，所述第十三晶体管的第一极与相应的第n级驱动电压输出端电连接，所述第十三晶体管的第二极与初始电压端电连接；
    每一所述第n级驱动电压输出端分别与位于第n行的至少一个像素电路包括的驱动电路的第一端电连接，用于为位于第n行的至少一个像素电路包括的驱动电路的第一端提供相应的第n级驱动电压。
  23. 如权利要求21所述的显示装置，其中，所述驱动电路包括驱动晶体管，所述数据写入电路包括数据写入晶体管，所述初始化电路包括初始化晶体管，所述第二储能电路包括存储电容；所述驱动控制电路包括驱动控制晶体管；
    所述数据写入晶体管的控制极与所述扫描线电连接，所述数据写入晶体 管的第一极与所述数据线电连接，所述数据写入晶体管的第二极与所述驱动晶体管的控制极电连接；
    所述初始化晶体管的控制极与所述初始化控制线电连接，所述初始化晶体管的第一极与所述参考电压端电连接，所述初始化晶体管的第二极与所述驱动晶体管的控制极电连接；
    所述存储电容的第一端与所述驱动晶体管的控制极电连接，所述存储电容与所述发光元件的第一极电连接；所述发光元件的第二极与第四电压端电连接；
    所述驱动晶体管的第一极与所述驱动电压输出端电连接，所述驱动晶体管的第二极与所述发光元件的第一极电连接；
    所述驱动控制晶体管的控制极与所述发光控制线电连接，所述驱动控制晶体管的第一极与所述驱动晶体管的第一极电连接，所述驱动控制晶体管的第二极与所述第四电压端电连接。
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KR960003660B1 (ko) * 1993-07-24 1996-03-21 국방과학연구소 포로프리즘 레이저 공진기용 전기광학적 큐-스위칭 구동회로
CN107657918B (zh) * 2017-09-29 2019-10-01 上海天马微电子有限公司 发光控制信号生成电路、其驱动方法及装置
CN110189681B (zh) * 2019-06-28 2021-05-07 京东方科技集团股份有限公司 移位寄存器单元及驱动方法、栅极驱动电路及显示装置
CN113421528B (zh) * 2021-06-22 2022-08-30 京东方科技集团股份有限公司 驱动电路、驱动方法和显示装置
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