CN116802815A - 显示装置 - Google Patents

显示装置 Download PDF

Info

Publication number
CN116802815A
CN116802815A CN202280013450.7A CN202280013450A CN116802815A CN 116802815 A CN116802815 A CN 116802815A CN 202280013450 A CN202280013450 A CN 202280013450A CN 116802815 A CN116802815 A CN 116802815A
Authority
CN
China
Prior art keywords
electrode
light emitting
semiconductor
conductor
emitting element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202280013450.7A
Other languages
English (en)
Inventor
李炫旭
宋明勳
李宗璨
赵晟元
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Display Co Ltd filed Critical Samsung Display Co Ltd
Publication of CN116802815A publication Critical patent/CN116802815A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect not connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted, e.g. the upper semiconductor or solid-state body being mounted in a cavity or on a protrusion of the lower semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/245—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2512—Layout
    • H01L2224/25175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82101—Forming a build-up interconnect by additive methods, e.g. direct writing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82106—Forming a build-up interconnect by subtractive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82909—Post-treatment of the connector or the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/9512—Aligning the plurality of semiconductor or solid-state bodies
    • H01L2224/95143—Passive alignment, i.e. self alignment, e.g. using surface energy, chemical reactions, thermal equilibrium
    • H01L2224/95145—Electrostatic alignment, i.e. polarity alignment with Coulomb charges
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0016—Processes relating to electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
    • H01L33/325—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen characterised by the doping materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

一种显示装置包括：第一电极和第二电极，彼此平行地定位在基底上，并且在一个方向上延伸；第一绝缘层，定位在第一电极和第二电极上；多个发光器件，定位在第一绝缘层上，具有定位在第一电极上的第一端，并且具有定位在第二电极上的第二端；氧化物半导体层，包括定位在第一绝缘层和多个发光器件上并与发光器件的第一端接触的第一导体部分，包括与发光器件的第二端接触的第二导体部分，并且包括定位在第一导体部分与第二导体部分之间的半导体部分；以及第二绝缘层，定位在氧化物半导体层上。

Description

显示装置
技术领域
本公开涉及一种显示装置。
背景技术
随着多媒体技术的发展，显示装置正变得越来越重要。因此，已经使用了诸如有机发光二极管(OLED)显示装置或液晶显示(LCD)装置等的各种显示装置。
通常，显示图像的显示装置包括诸如OLED显示面板或LCD面板的显示面板。显示面板(特别是发光元件显示面板)可以包括发光元件。例如，发光二极管(LED)可以包括使用有机材料作为荧光材料的OLED和使用无机材料作为荧光材料的无机发光二极管(ILED)。
发明内容
技术问题
本公开的实施例提供了一种显示装置，该显示装置能够通过电极的自对准来简化显示装置的制造工艺并且防止可能由电极的未对准导致的短路。
然而，本公开的方面不限于这里阐述的方面。通过参考下面给出的本公开的详细描述，本公开的上述和其它方面对于本公开所属领域的普通技术人员将变得更清楚。
技术方案
根据本公开的实施例，一种显示装置包括：第一电极和第二电极，设置在基底上，第一电极和第二电极在第一方向上彼此平行地延伸；第一绝缘层，设置在第一电极和第二电极上；多个发光元件，设置在第一绝缘层上，发光元件具有设置在第一电极上的第一端部和设置在第二电极上的第二端部；氧化物半导体层，设置在第一绝缘层和发光元件上，氧化物半导体层包括与发光元件的第一端部电接触的第一导体部分、与发光元件的第二端部电接触的第二导体部分、以及设置在第一导体部分与第二导体部分之间的半导体部分；以及第二绝缘层，设置在氧化物半导体层上。
第一导体部分、第二导体部分和半导体部分与发光元件叠置，并且彼此一体地形成。
第一导体部分和第二导体部分中的每个的氧含量低于半导体部分的氧含量。
第一导体部分和第二导体部分彼此间隔开，且半导体部分在第一导体部分与第二导体部分之间。
第一导体部分、第二导体部分和半导体部分具有在第一方向上延伸的相同长度。
第一导体部分和第二导体部分中的每个在第一方向上的长度大于半导体部分在第一方向上的长度。
第一导体部分和第二导体部分中的每个在第二方向上的宽度大于半导体部分在第二方向上的宽度，并且第二方向是与第一方向交叉的方向。
半导体部分的宽度小于发光元件的长度。
半导体部分与第二绝缘层叠置，并且半导体部分不与发光元件的第一端部和第二端部叠置。
半导体部分的平面尺寸与第二绝缘层的平面尺寸相同。
第一导体部分和第二导体部分中的每个不与第二绝缘层叠置。
显示装置还包括：第一堤，与第一电极和第二电极叠置，并且在第一方向上延伸；以及第二堤，限定子区域和设置发光元件的发射区域，子区域在第一方向上与发射区域间隔开，其中，第一导体部分和第二导体部分设置在发射区域和子区域中并横跨发射区域和子区域设置。
半导体部分设置在发射区域中，并且半导体部分不设置在子区域中。
根据公开的实施例，一种显示装置包括：第一电极和第二电极，设置在基底上，第一电极和第二电极在第一方向上彼此平行地延伸；第三电极，设置在第一电极与第二电极之间；第一绝缘层，设置在第一电极、第二电极和第三电极上；第一发光元件，设置在第一绝缘层以及第一电极和第三电极上；以及第二发光元件，设置在第一绝缘层以及第二电极和第三电极上；氧化物半导体层，包括设置在第一电极上的第一导体部分、设置在第三电极的第二侧上的第二导体部分、设置在第三电极的第一侧上和第二电极上的第三导体部分、设置在第一发光元件上的第一半导体部分、以及设置在第二发光元件上的第二半导体部分；以及第二绝缘层，设置在氧化物半导体层上。
第三导体部分包括：第一延伸部，在第一方向上延伸，并且与第三电极叠置；第二延伸部，与第二电极叠置；以及第一连接部，在与第一方向交叉的第二方向上延伸，并且将第一延伸部和第二延伸部连接。
第一导体部分和第一延伸部彼此相邻并面对，第一半导体部分设置在第一导体部分与第一延伸部之间，第二导体部分和第二延伸部彼此相邻并面对，并且第二半导体部分设置在第二导体部分与第二延伸部之间。
第二绝缘层包括与第一半导体部分叠置的第一绝缘部分和与第二半导体部分叠置的第二绝缘部分，并且第一绝缘部分和第二绝缘部分彼此间隔开。
第一导体部分与第一发光元件的第一端部电接触，第一延伸部与第一发光元件的第二端部电接触，第二导体部分与第二发光元件的第一端部电接触，第二延伸部与第二发光元件的第二端部电接触。
第一导体部分、第二导体部分和第三导体部分中的每个的氧含量低于第一半导体部分和第二半导体部分中的每个的氧含量。
第一导体部分、第二导体部分和第三导体部分以及第一半导体部分和第二半导体部分彼此一体地形成。
其它实施例的细节包括在详细描述和附图中。
有益效果
在根据本实施例的显示装置中，当通过干蚀刻氧化物半导体层上的第二绝缘层来使氧化物半导体层的一部分金属化时，氧化物半导体层可以用作电极。因此，可以通过减少掩模工艺的数量来降低显示装置的制造成本。
此外，由于通过使氧化物半导体层的部分金属化而获得的导体是自对准的，因此可以防止在对电极进行图案化以使之与每个发光元件的两个端部接触期间可能发生的任何未对准或任何短路。
根据实施例的效果不受上面例示的内容的限制，并且更多各种效果包括在该公开中。
附图说明
图1是根据本公开的实施例的显示装置的平面图；
图2是图1的显示装置的像素的平面图；
图3是图1的显示装置的子像素的等效电路图；
图4是图2的第一子像素的平面图；
图5是沿着图4的线Q1-Q1'、线Q2-Q2'和线Q3-Q3'截取的剖视图；
图6是沿着图4的线Q4-Q4'截取的剖视图；
图7是图4的氧化物半导体层的平面图；
图8是根据本公开的实施例的发光元件的透视图；
图9是根据本公开的另一实施例的显示装置的子像素的平面图；
图10是图9的氧化物半导体层的平面图；
图11至图17是示出根据本公开的实施例的制造显示装置的方法的剖视图或平面图；
图18是根据本公开的另一实施例的显示装置的子像素的平面图；
图19是图18的氧化物半导体层的平面图；以及
图20是沿着图18的线Q5-Q5'截取的剖视图。
具体实施方式
现在将在下文中参照附图来更充分地描述本发明，在附图中示出了发明的优选实施例。然而，该发明可以以不同的形式实施，并且不应被解释为限于这里阐述的实施例。相反，提供这些实施例使得该公开将是彻底的和完整的，并且将向本领域技术人员充分地传达发明的范围。
而且将理解的是，当层被称为“在”另一层或基底“上”时，它可以直接在所述另一层或基底上，或者也可以存在居间(中间)层。在整个说明书中，相同的附图标记指示相同的组件。
将理解的是，尽管这里可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。例如，在不脱离本发明的教导的情况下，下面讨论的第一元件可以被称为第二元件。类似地，第二元件也可以被称为第一元件。
本公开的各种实施例的特征中的每个可以部分地或全部地组合(结合)或者彼此组合，并且技术上各种互锁和驱动是可行的。每个实施例可以彼此独立地实现，或者可以一起关联地实现。
在下文中，将参照附图来描述本公开的示例性实施例。
图1是根据本公开的实施例的显示装置的平面图。
参照图1，显示装置10显示运动或静止图像。显示装置10可以指提供显示屏幕的几乎所有类型的电子装置。显示装置10的示例可以包括电视(TV)、笔记本计算机、监视器、广告牌、物联网(IoT)装置、移动电话、智能电话、平板个人计算机(PC)、电子手表、智能手表、手表电话、头戴式显示器、移动通信终端、电子记事本、电子书、便携式多媒体播放器(PMP)、导航装置、游戏控制台、数码相机和摄像机。
显示装置10可以包括提供显示屏幕的显示面板。显示面板的示例包括无机发光二极管(ILED)显示面板、有机LED(OLED)显示面板、量子点发光二极管(QLED)显示面板、等离子显示面板(PDP)和场发射显示(FED)面板。显示装置10的显示面板在下文中将被描述为ILED显示面板，但是本公开不限于此。
在附图中限定了第一方向DR1、第二方向DR2和第三方向DR3。第一方向DR1和第二方向DR2可以在单个平面上彼此垂直。第三方向DR3可以垂直于第一方向DR1和第二方向DR2所在的平面。第三方向DR3可以与第一方向DR1和第二方向DR2中的每个形成基本(大致)直角。第三方向DR3可以指显示装置10的厚度方向。
显示装置10的形状可以变化。在一个示例中，显示装置10可以具有矩形形状，该矩形形状在平面图中在第一方向DR1上比在第二方向DR2上延伸得长。在另一示例中，显示装置10可以具有矩形形状，该矩形形状在平面图中在第二方向DR2上比在第一方向DR1上延伸得长。然而，本公开不限于这些示例。也就是说，显示装置10在平面图中可以具有各种其它形状，诸如正方形形状、具有圆滑的拐角的四边形形状、非四边形的多边形形状或圆形形状。显示装置10的显示区域DPA可以具有与显示装置10类似的形状。图1示出了显示装置10和显示区域DPA具有在第一方向DR1上比在第二方向DR2上延伸得长的矩形形状。
显示装置10可以包括显示区域DPA和非显示区域NDA。显示区域DPA是其中显示画面的区域，非显示区域NDA是其中不显示画面的区域。显示区域DPA也可以被称为有效区域，非显示区域NDA也可以被称为无效区域。显示区域DPA可以大致占据显示装置10的中间部分。
显示区域DPA可以包括多个像素PX。像素PX可以在行方向和列方向上布置。像素PX在平面图中可以具有矩形状形或正方形形状，但是本公开不限于此。可选地，像素PX可以具有相对于特定方向倾斜的菱形形状。像素PX可以以条型或型交替地布置。像素PX中的每个可以包括发射预定波长范围的光的一个或更多个发光元件，以发射预定颜色的光。
非显示区域NDA可以设置在显示区域DPA的外围。非显示区域NDA可以围绕整个显示区域DPA或显示区域DPA的部分。显示区域DPA可以具有矩形形状，非显示区域NDA可以设置为与显示区域DPA的四条边相邻。非显示区域NDA可以形成显示装置10的边框。包括在显示装置10中的布线或电路驱动器可以设置在非显示区域NDA中，或者外部装置可以安装在非显示区域NDA中。
图2是图1的显示装置的像素的平面图。
参照图2，显示装置10的像素PX可以包括多个子像素SPXn(其中，n为1至3)。在一个示例中，像素PX可以包括第一子像素SPX1、第二子像素SPX2和第三子像素SPX3。第一子像素SPX1可以发射第一颜色的光，第二子像素SPX2可以发射第二颜色的光，第三子像素SPX3可以发射第三颜色的光。第一颜色、第二颜色和第三颜色可以分别是蓝色、绿色和红色，但是本公开不限于此。可选地，子像素SPXn可以发射相同颜色的光(例如，蓝光)。图2示出了像素PX包括三个子像素SPXn，但是本公开不限于此。可选地，像素PX可以包括多于三个的子像素SPXn。
子像素SPXn可以包括发射区域EMA和非发射区域。发射区域EMA可以是其中设置有一个或更多个发光元件ED以发射特定波长范围的光的区域，非发射区域可以是从发光元件ED发射的光不能到达并因此不发射光的区域。发射区域EMA中的每个可以包括其中设置有一个或更多个发光元件ED的区域和输出从发光元件ED发射的光的区域。
然而，本公开不限于此。发射区域EMA中的每个还可以包括其中从发光元件ED发射的光被其它元件反射或者折射的区域。多个发光元件ED可以设置在子像素SPXn中的每个中，发射区域EMA可以形成在子像素SPXn中的每个中以包括设置有多个发光元件ED的区域和围绕设置有多个发光元件ED的区域的区域。
图2示出了发射区域EMA具有基本相同的尺寸，但是本公开不限于此。可选地，发射区域EMA可以根据由设置在其中的发光元件ED发射的光的颜色或波长而具有不同的尺寸。
子像素SPXn还可以包括设置在非发射区域中的子区域SA。子区域SA可以设置为在第二方向DR2上与它们各自的发射区域EMA相对，并且可以设置在第二方向DR2上成对相邻的子像素SPXn的发射区域EMA之间。在一个示例中，发射区域EMA和子区域SA可以在第二方向DR2上或者在与第二方向DR2相反的方向上交替地布置，但是本公开不限于此。发射区域EMA和子区域SA可以具有与图2中所示的布置图案不同的布置图案。参照图2的像素PX，发射区域EMA和紧挨着设置在发射区域EMA的在第二方向DR2的相反方向上的下方的子区域SA可以包括在一个子像素SPXn中，并且发射区域EMA可以在第二方向DR2上与相邻的子像素SPXn的子区域SA相邻。
第二堤BNL2可以设置在子区域SA与发射区域EMA之间，并且子区域SA与发射区域EMA之间的距离可以根据第二堤BNL2的宽度而变化。没有发光元件ED设置在子区域SA中，使得没有光从子区域SA发射，但是子像素SPXn中的每个的电极RME1和RME2的部分可以设置在对应的子像素SPXn的子区域SA中。两个不同的子像素SPXn的多组电极RME1和RME2可以设置为在两个不同的子像素SPXn的子区域SA中的一个的分离部ROP中彼此分离。
第二堤BNL2可以包括在第一方向DR1上延伸的部分和在第二方向DR2上延伸的部分，因此可以在平面图中遍及显示区域DPA的整个表面以网格图案布置。第二堤BNL2可以沿着子像素SPXn中的每个的边界设置，以将子像素SPXn彼此分离(分开)。此外，第二堤BNL2可以设置为围绕子像素SPXn的发射区域EMA，以将子像素SPXn的发射区域EMA彼此分离。
像素PX或子像素SPXn中的每个可以包括像素驱动电路。上述线可以穿过或者经过像素PX，以将驱动信号施加到像素驱动电路。像素驱动电路可以包括晶体管和电容器。像素驱动电路的晶体管和电容器的数量可以变化。在一个示例中，像素驱动电路可以具有包括三个晶体管和一个电容器的“3T1C”结构。像素驱动电路在下文中将被描述为具有例如“3T1C”结构，但是诸如“2T1C”、“7T1C”或“6T1C”结构的各种其它结构可以适用于像素驱动电路。
图3是图1的显示装置的子像素的等效电路图。
参照图3，显示装置10的子像素SPXn包括发光元件ED，并且还包括三个晶体管(即，第一晶体管T1、第二晶体管T2和第三晶体管T3)和一个存储电容器Cst。
发光元件ED根据通过第一晶体管T1供应到它的电流发射光。发光元件ED可以响应于从与发光元件ED的两端电连接的第一电极和第二电极施加到它的电信号而发射预定波长范围的光。
发光元件ED的第一端可以电连接到第一晶体管T1的源电极，发光元件ED的第二端可以连接到第二电压线VL2，第二电压线VL2被供应有比高电位电压(在下文中，第一电源电压)低的低电位电压(在下文中，第二电源电压)。
第一晶体管T1可以根据第一晶体管T1的栅电极与源电极之间的电压差来调节从第一电压线VL1流到发光元件ED的电流，第一电压线VL1被供应有第一电源电压。在一个示例中，第一晶体管T1可以是用于驱动发光元件ED的驱动晶体管。第一晶体管T1的栅电极可以电连接到第二晶体管T2的源电极，第一晶体管T1的源电极可以电连接到发光元件ED的第一端，第一晶体管T1的漏电极可以电连接到被供应有第一电源电压的第一电压线VL1。
第二晶体管T2可以通过来自第一扫描线SL1的扫描信号导通，以将数据线DTL电连接到第一晶体管T1的栅电极。第二晶体管T2的栅电极可以电连接到第一扫描线SL1，第二晶体管T2的源电极可以电连接到第一晶体管T1的栅电极，第二晶体管T2的漏电极可以电连接到数据线DTL。
第三晶体管T3可以通过来自第二扫描线SL2的扫描信号导通，以将初始化电压线VIL电连接到发光元件ED的第一端。第三晶体管T3的栅电极可以电连接到第二扫描线SL2，第三晶体管T3的漏电极可以电连接到初始化电压线VIL，第三晶体管T3的源电极可以电连接到发光元件ED的第一端或第一晶体管T1的源电极。第一扫描线SL1和第二扫描线SL2被示出为分离的，但是本公开不限于此。可选地，第一扫描线SL1和第二扫描线SL2可以形成为单条线，在这种情况下，第二晶体管T2和第三晶体管T3可以通过同一扫描信号同时导通。
在实施例中，第一晶体管T1、第二晶体管T2和第三晶体管T3的源电极和漏电极不限于以上描述。第一晶体管T1、第二晶体管T2和第三晶体管T3可以形成为薄膜晶体管。第一晶体管T1、第二晶体管T2和第三晶体管T3已经被描述为例如N型金属氧化物半导体场效应晶体管(MOSFET)，但是本公开不限于此。可选地，第一晶体管T1、第二晶体管T2和第三晶体管T3中的一些晶体管可以形成为N型MOSFET，而其它晶体管(多个晶体管)可以形成为P型MOSFET。
存储电容器Cst形成在第一晶体管T1的栅电极与源电极之间。存储电容器Cst存储第一晶体管T1的栅极电压与源极电压之间的差电压。
在下文中将描述显示装置10的像素PX的结构。
图4是图2的第一子像素的平面图。图5是沿着图4的线Q1-Q1'、线Q2-Q2'和线Q3-Q3'截取的剖视图。图6是沿着图4的线Q4-Q4'截取的剖视图。图7是图4的氧化物半导体层的平面图。
将省略或者简化上面已经参照图2描述的元件或特征的描述。
参照图4至图7并进一步参照图2，显示装置10可以包括基底SUB和设置在基底SUB上的半导体层、多个导电层和多个绝缘层。半导体层、导电层和绝缘层可以形成显示装置10的晶体管层和发光元件层。
具体地，基底SUB可以是绝缘基底。基底SUB可以由诸如玻璃、石英或聚合物树脂的绝缘材料形成。基底SUB可以是刚性基底，或者可以是可弯曲、可折叠或可卷曲的柔性基底。
第一导电层可以设置在基底SUB上。第一导电层包括下金属层CAS，并且下金属层CAS设置为与第一晶体管T1的有源层ACT叠置。下金属层CAS可以包括能够阻挡光的透射的材料，因此可以防止光入射到第一晶体管T1的有源层ACT上。在一些实施例中，可以不设置下金属层CAS。
缓冲层BL可以设置在下金属层CAS和基底SUB上。缓冲层BL可以形成在基底SUB上以保护晶体管免受可能穿透易受湿气影响的基底SUB的湿气的影响，并且可以执行表面平坦化功能。
半导体层设置在缓冲层BF上。半导体层可以包括第一晶体管T1的有源层ACT。有源层ACT可以设置为与第一晶体管T1的栅电极G1部分地叠置。
半导体层可以包括多晶硅、单晶硅或氧化物半导体。在一个示例中，半导体层可以包括多晶硅。氧化物半导体可以是包含铟(In)的氧化物半导体。在一个示例中，氧化物半导体可以是氧化铟锡(ITO)、氧化铟锌(IZO)、氧化铟镓(IGO)、氧化铟锌锡(IZTO)、氧化铟镓锡(IGTO)、氧化铟镓锌(IGZO)和氧化铟镓锌锡(IGZTO)中的至少一种。
图4至图7示出了一个第一晶体管T1设置在一个子像素SPXn(例如，第一子像素SPX1)中，但是本公开不限于此。可选地，显示装置10可以在每个子像素SPXn中包括多于一个的第一晶体管T1。
栅极绝缘层GI设置在半导体层和缓冲层BL上。栅极绝缘层GI可以用作第一晶体管T1的栅极绝缘膜。
第二导电层设置在栅极绝缘层GI上。第二导电层可以包括第一晶体管T1的栅电极G1。第一晶体管T1的栅电极G1可以设置为在作为显示装置10的厚度方向的第三方向DR3上与有源层ACT的沟道区叠置。
层间绝缘层IL设置在第二导电层上。层间绝缘层IL可以用作第二导电层与设置在第二导电层上的层之间的绝缘膜，并且可以保护第二导电层。
第三导电层设置在层间绝缘层IL上。第三导电层可以包括第一电压线VL1、第二电压线VL2和多个导电图案(即，第一导电图案CDP1和第二导电图案CDP2)。
将传输到第一电极RME1的高电位电压(或第一电源电压)可以施加到第一电压线VL1，将传输到第二电极RME2的低电位电压(或第二电源电压)可以施加到第二电压线VL2。第一电压线VL1的部分可以通过穿透层间绝缘层IL和栅极绝缘层GI的接触孔与第一晶体管T1的有源层ACT接触。第一电压线VL1可以用作第一晶体管T1的第一漏电极D1。第二电压线VL2可以直接电连接到第二电极RME2。
第一导电图案CDP1可以通过穿透层间绝缘层IL和栅极绝缘层GI的接触孔与第一晶体管T1的有源层ACT接触。此外，第一导电图案CDP1可以通过另一接触孔与下金属层CAS接触。第一导电图案CDP1可以用作第一晶体管T1的第一源电极S1。
第二导电图案CDP2可以电连接到第一电极RME1。此外，第二导电图案CDP2可以经由第一导电图案CDP1电连接到第一晶体管T1。第一导电图案CDP1和第二导电图案CDP2被示出为分离的，但是，可选地，第一导电图案CDP1和第二导电图案CDP2可以一体化为单个图案。第一晶体管T1可以将从第一电压线VL1施加到它的第一电源电压传输到第一电极RME1。
第一导电图案CDP1和第二导电图案CDP2被示出为形成在同一层，但是本公开不限于此。可选地，第二导电图案CDP2可以由与第一导电图案CDP1不同的导电层(例如，设置在第三导电层上的第四导电层)形成，且多个绝缘层置于它们之间。在这种情况下，第一电压线VL1和第二电压线VL2可以由第四导电层而不是第三导电层形成，并且第一电压线VL1可以经由另一导电图案电连接到第一晶体管T1的第一漏电极D1。
缓冲层BL、栅极绝缘层GI和层间绝缘层IL中的每个可以由交替地堆叠的多个无机层构成。在一个示例中，缓冲层BL、栅极绝缘层GI和层间绝缘层IL中的每个可以形成为其中氧化硅(SiOx)、氮化硅(SiNx)和氮氧化硅(SiOxNy)中的至少一个交替地堆叠的双层或多层，但是本公开不限于此。在另一示例中，缓冲层BL、栅极绝缘层GI和层间绝缘层IL中的每个可以形成为包括诸如SiOx、SiNx和SiOxNy的绝缘材料的无机层。在又一示例中，缓冲层BL、栅极绝缘层GI和层间绝缘层IL中的每个可以由诸如聚酰亚胺(PI)的有机绝缘材料形成。
第二导电层和第三导电层中的每个可以形成为包括钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)或其合金的单层或多层，但是本公开不限于此。
过孔层VIA设置在第三导电层上。过孔层VIA可以包括有机绝缘材料，(诸如以PI为例)，并且可以执行表面平坦化功能。
多个电极RME(即，第一电极RME1和第二电极RME2)、多个第一堤BNL1、第二堤BNL2、多个发光元件ED和多个导体CNE(即，第一导体CNE1和第二导体CNE2)设置在过孔层VIA上，作为显示元件层。此外，多个绝缘层(即，第一绝缘层PAS1和第二绝缘层PAS2)可以设置在过孔层VIA上。
第一堤BNL1可以直接设置在过孔层VIA上。第一堤BNL1可以设置在子像素SPXn的发射区域EMA中，可以在第二方向DR2上延伸，并且可以在第一方向DR1上彼此间隔开。第一堤BNL1可以具有相同的宽度，但是本公开不限于此。可选地，第一堤BNL1可以具有不同的宽度。第一堤BNL1在第二方向DR2上的长度可以小于被第二堤BNL2围绕的发射区域EMA在第二方向DR2上的长度。第一堤BNL1可以遍及显示区域DPA的整个表面在第一子像素SPX1的发射区域EMA中形成在一个方向上延伸的具有小宽度的岛图案。多个发光元件ED可以设置在彼此间隔开的第一堤BNL1之间。
第一堤BNL1可以至少部分地从过孔层VIA的顶表面突出。第一堤BNL1中的每个的突出部分可以具有倾斜或弯曲的侧表面。可选地，第一堤BNL1中的每个在剖视图中可以具有半圆形或半椭圆形形状。第一堤BNL1可以包括诸如PI的有机绝缘材料，但是本公开不限于此。
电极RME可以在一个方向上延伸，并且可以设置在第一子像素SPX1中。电极RME可以在第二方向DR2上延伸，并且可以设置在第一子像素SPX1的发射区域EMA和子区域SA中并横跨第一子像素SPX1的发射区域EMA和子区域SA设置。电极RME可以在第一方向DR1上彼此间隔开。显示装置10可以包括设置在第一子像素SPX1中的第一电极RME1和第二电极RME2。第一电极RME1可以设置在第一子像素SPX1的发射区域EMA的中心的左侧，第二电极RME2可以在第一方向DR1上与第一电极RME1间隔开并且可以设置在第一子像素SPX1的发射区域EMA的中心的右侧。
第一电极RME1可以在第一子像素SPX1的发射区域EMA的一侧部分地设置在第一堤BNL1上，第二电极RME2可以在第一子像素SPX1的发射区域EMA的另一侧部分地设置在第一堤BNL1上。电极RME可以设置在第一堤BNL1中的每个的倾斜的侧表面上。在一个示例中，电极RME在第一方向DR1上的宽度可以大于第一堤BNL1在第一方向DR1上的宽度。电极RME可以设置为覆盖第一堤BNL1中的每个的至少一个侧表面，以反射从发光元件ED发射的光。此外，电极RME之间在第一方向DR1上的距离可以小于第一堤BNL1之间在第一方向DR1上的距离。电极RME可以至少部分地直接设置在过孔层VIA上，以放置在同一平面。
第一电极RME1和第二电极RME2可以分别通过第一电极接触孔CTD和第二电极接触孔CTS连接到第三导电层，第一电极接触孔CTD和第二电极接触孔CTS形成在与第二堤BNL2叠置的区域中。第一电极RME1可以通过穿透过孔层VIA的第一电极接触孔CTD与第二电极图案CDP2接触。第二电极RME2可以通过穿透过孔层VIA的第二电极接触孔CTS与第二电压线VL2接触。第一电极RME1可以经由第一电极图案CDP1和第二电极图案CDP2电连接到第一晶体管T1，因此可以接收第一电源电压，并且第二电极RME2可以电连接到第二电压线VL2，因此可以接收第二电源电压。第一电极接触孔CTD和第二电极接触孔CTS被示出为设置在第二堤BNL2下方，但是本公开不限于此。第一电极接触孔CTD和第二电极接触孔CTS可以设置在第一子像素SPX1的发射区域EMA或子区域SA中。
在第二方向DR2或第二方向DR2的相反方向上的成对相邻的子像素SPXn的多组电极RME(例如，第一子像素SPX1的电极RME和紧挨着位于第一子像素SPX1下方的子像素SPXn的电极RME)可以在第一子像素SPX1的子区域SA的分离部ROP中彼此分离(分开)。电极RME可以通过形成在第二方向DR2上延伸的单条电极线并在发光元件ED对准之后切断单条电极线来获得。电极线可以用于在显示装置10的制造期间在第一子像素SPX1中产生电场，以使发光元件ED对准(对齐)。
在发光元件ED对准之后，可以在分离部ROP中切断并分离电极线，从而获得在第二方向DR2上彼此间隔开的两组电极RME。可以在形成第二绝缘层PAS2之后执行电极线的分离，并且第二绝缘层PAS2可以不设置在分离部ROP中。第二绝缘层PAS2可以在电极线的分离期间用作掩模图案。
电极RME可以电连接到发光元件ED。电极RME可以通过导体CNE连接到发光元件ED，并且可以将施加到其的电信号从下面的导电层传输到发光元件ED。
电极RME可以包括具有高反射率的导电材料。在一个示例中，电极RME可以包括具有高反射率的金属，诸如银(Ag)、Cu或Al或者Al、镍(Ni)或镧(La)的合金。电极RME可以将从发光元件ED发射以朝向第一堤BNL1中的每个的侧表面行进的光在第一子像素SPX1的向上方向上反射。
然而，本公开不限于此。电极RME还可以包括透明导电材料。在一个示例中，电极RME可以包括诸如ITO、IZO或ITZO的材料。在一些实施例中，电极RME可以具有其中一层或更多层透明导电材料和一层或更多层具有高反射率的金属堆叠的结构，或者可以形成为包括透明导电材料和具有高反射率的金属的单层。在一个示例中，电极RME可以具有ITO/Ag/ITO、ITO/Ag/IZO或ITO/Ag/ITZO/IZO的堆叠体。
第一绝缘层PAS1设置在过孔层VIA、第一堤BNL1和电极RME上。第一绝缘层PAS1可以设置为在过孔层VIA之上覆盖电极RME和第一堤BNL1。第一绝缘层PAS1可以不设置在其中第一子像素SPX1的电极RME与紧挨着位于第一子像素SPX1下方的子像素SPXn的电极RME间隔开的分离部ROP中。第一绝缘层PAS1可以保护第一子像素SPX1的电极RME，并且可以使第一子像素SPX1的电极RME与紧挨着位于第一子像素SPX1下方的子像素SPXn的电极RME绝缘。此外，第一绝缘层PAS1可以防止发光元件ED与其它元件接触或被其它元件损坏。
在一个示例中，第一绝缘层PAS1可以形成为具有在沿第一方向DR1彼此间隔开的电极RME之间部分地凹入的顶表面。发光元件ED可以设置在第一绝缘层PAS1的顶表面的凹入部分上，并且间隙可以形成在发光元件ED与第一绝缘层PAS1之间。
第一绝缘层PAS1可以包括使电极RME的顶表面的部分暴露的多个接触部(即，第一接触部CT1和第二接触部CT2)。第一接触部CT1和第二接触部CT2可以穿透第一绝缘层PAS1，导体CNE可以穿过第一接触部CT1和第二接触部CT2与电极RME的暴露部分接触。
第二堤BNL2可以设置在第一绝缘层PAS1上。第二堤BNL2可以包括在第一方向DR1上延伸的部分和在第二方向DR2上延伸的部分，因此可以在平面图中遍及显示区域DPA的整个表面以网格图案布置。第二堤BNL2可以沿着第一子像素SPX1的边界设置，以将第一子像素SPX1与其它子像素SPXn分离。此外，第二堤BNL2可以设置为围绕第一子像素SPX1的发射区域EMA和子区域SA，并且通过第二堤BNL2限定并开口的区域可以是第一子像素SPX1的发射区域EMA和子区域SA。
第二堤BNL2可以具有预定高度。在一些实施例中，第二堤BNL2的顶表面的高度可以大于第一堤BNL1的顶表面的高度，并且第二堤BNL2的厚度可以大于第一堤BNL1的厚度或与之相同。然而，本公开不限于此。可选地，第二堤BNL2的顶表面的高度可以与第一堤BNL1的顶表面的高度相同或者小于第一堤BNL1的顶表面的高度，并且第二堤BNL2的厚度可以小于第一堤BNL1的厚度。第二堤BNL2可以防止墨在制造显示装置10期间执行的喷墨印刷期间溢出到相邻的子像素SPXn。第二堤BNL2可以防止具有用于不同的子像素SPXn的不同组的发光元件ED的墨混合在一起。与第一堤BNL1相似，第二堤BNL2可以包括PI，但是本公开不限于此。
发光元件ED可以设置在第一绝缘层PAS1上。发光元件ED中的每个可以包括在平行于基底SUB的顶表面的方向上布置的多个层。发光元件ED可以设置为使得发光元件ED延伸的方向可以平行于基底SUB，并且包括在发光元件ED中的每个中的半导体层可以在平行于基底SUB的顶表面的方向上顺序地布置。然而，本公开不限于此。可选地，包括在发光元件ED中的每个中的半导体层可以在垂直于基底SUB的方向上顺序地布置。
发光元件ED可以设置在沿第一方向DR1彼此间隔开的电极RME上，并且设置在第一堤BNL1之间。发光元件RME可以在作为电极RME延伸的方向的第二方向DR2上彼此间隔开，并且可以基本彼此平行地对准。发光元件ED可以在一个方向上延伸，并且发光元件ED的长度可以大于在第一方向DR1上彼此间隔开的电极RME之间的最小距离。发光元件ED中的每个的至少一个端部可以设置在沿第一方向DR1彼此间隔开的电极RME中的一个上，或者发光元件ED中的每个的两个端部可以设置在不同的电极RME上。电极RME延伸的方向可以与发光元件ED延伸的方向形成基本直角，但是本公开不限于此。可选地，发光元件ED可以相对于电极RME延伸的方向斜地设置。
发光元件ED中的每个可以包括多个半导体层，并且可以根据半导体层的材料发射不同波长范围的光，但是本公开不限于此。可选地，发光元件ED中的每个的半导体层的材料在不同的子像素SPXn之间可以是均匀的，因此不同的子像素SPXn可以发射相同颜色的光。此外，由于发光元件ED中的每个包括掺杂有不同导电类型的掺杂剂的半导体层，因此发光元件ED可以对准，使得发光元件ED中的每个的一个端部可以通过形成在电极RME上的电场被定向为预定方向。发光元件ED中的每个的第一端部和第二端部可以基于包括在发光元件ED中的每个中的一个半导体层来定义。在一个示例中，发光元件ED的在第一电极RME1上的部分可以被定义为第一端部，发光元件ED的在第二电极RME2上的部分可以被定义为第二端部。在显示装置10在每个子像素SPXn中包括多于两个的电极RME的实施例中，发光元件ED的设置在不同电极RME上的第一端部可以面对不同的方向。
发光元件ED可以与导体CNE接触并且电连接到导体CNE。由于发光元件ED中的每个的半导体层中的一些在发光元件ED中的每个的至少一端处暴露，因此暴露的半导体层可以与导体CNE接触。发光元件ED可以通过导体CNE电连接到电极RME和在过孔层VIA下方的导电层，因此可以能够响应于施加到其的电信号而发射预定波长的光。
氧化物半导体层OXL可以设置在第一绝缘层PAS1和发光元件ED上。氧化物半导体层OXL可以在第二方向DR2上从第一子像素SPX1的发射区域EMA延伸到子区域SA。氧化物半导体层OXL可以设置在第一子像素SPX1中，以形成岛图案。
氧化物半导体层OXL可以设置为覆盖发光元件ED，因此可以与发光元件ED中的每个的除了发光元件ED的外表面的与第一绝缘层PAS1接触的部分之外的整个外表面接触。此外，氧化物半导体层OXL可以设置为在第三方向DR3上与第一堤BNL1和电极RME叠置。
在一个示例中，氧化物半导体层OXL可以包括通过金属化工艺获得的第一导体CNE1、第二导体CNE2和半导体SEP。第一导体CNE1、第二导体CNE2和半导体SEP可以作为氧化物半导体层OXL的部分而一体地形成。
氧化物半导体层OXL的导电率可以根据氧化物半导体层OXL的氧含量而变化。特别地，通过适当地控制诸如IGZO的金属氧化物半导体的氧含量，可以将金属氧化物半导体转变为具有导体或半导体的性质。虽然氧化物半导体具有半导体的性质，但是当氧化物半导体的氧含量降低时，氧化物半导体的金属性质可以增强，使得氧化物半导体可以具有导体的性质。通过等离子体处理，可以降低氧化物半导体的氧含量。当对氧化物半导体执行等离子体处理时，氧可以从氧化物半导体逃逸，并且氧化物半导体的电阻可以降低，使得氧化物半导体可以金属化。如稍后将描述的，可以在第二绝缘层PAS2的干蚀刻期间通过等离子体处理使氧化物半导体层OXL的部分金属化。与氧化物半导体层OXL的金属化部分对应的第一导体CNE1和第二导体CNE2可以具有比半导体SEP低的氧含量。在一个示例中，第一导体CNE1和第二导体CNE2可以用作与发光元件ED接触的电极，半导体SEP可以用作绝缘体。
导体CNE可以设置在电极RME和发光元件ED上。此外，导体CNE可以通过设置在导体CNE之间的半导体SEP而彼此间隔开。导体CNE可以与发光元件ED和电极RME接触。导体CNE可以与在发光元件ED中的每个的两个端表面处暴露的半导体层直接接触，并且可以通过第一接触部CT1和第二接触部CT2与电极RME中的至少一个接触。发光元件ED中的每个的两个端部可以经由导体CNE电连接到电极RME。
第一导体CNE1可以在第二方向DR2上延伸，并且可以设置在第一堤BNL1中的一个和第一电极RME1上。第一导体CNE1的部分可以与第一堤BNL1中的一个和第一电极RME1叠置，第一导体CNE1的其它部分可以与发光元件ED叠置。第一导体CNE1可以穿过使第一电极RME1的顶表面暴露的第一接触部CT1与第一电极RME1接触，并且与发光元件ED的第一端部接触。此外，第一导体CNE1可以延伸到第一子像素SPX1的子区域SA中，以设置在第一子像素SPX1的发射区域EMA和子区域SA两者中。
第二导体CNE2可以在第二方向DR2上延伸，并且可以设置在第二电极RME2和另一个第一堤BNL1上。第二导体CNE2的部分可以与第二电极RME2和另一个第一堤BNL1叠置，第二导体CNE2的部分可以与发光元件ED叠置。第二导体CNE2可以穿过使第二电极RME2的顶表面暴露的第二接触部CT2与第二电极RME2接触，并且与发光元件ED的第二端部接触。
第一导体CNE1和第二导体CNE2可以将施加到第一电极RME1和第二电极RME2的电信号传输到发光元件ED。电信号可以直接施加到发光元件ED。此外，在平面图中，第一导体CNE1和第二导体CNE2可以在第一方向DR1上彼此间隔开。由于半导体SEP设置在第一导体CNE1与第二导体CNE2之间，因此第一导体CNE1和第二导体CNE2可以彼此绝缘而不彼此直接接触。施加到导体CNE的电信号可以流过发光元件ED。
在一个示例中，第一导体CNE1和第二导体CNE2可以设置在同一层。第一导体CNE1和第二导体CNE2可以直接设置在第一绝缘层PAS1和发光元件ED上。
导体CNE可以穿过穿透第一绝缘层PAS1的第一接触部CT1和第二接触部CT2与电极RME接触。在一个示例中，第一接触部CT1和第二接触部CT2可以形成为与其中设置发光元件ED的区域分开，因此不与发光元件ED叠置。第一接触部CT1和第二接触部CT2被示出为设置在第一子像素SPX1的子区域SA中，但是本公开不限于此。第一接触部CT1和第二接触部CT2可以形成在发射区域EMA的其中未设置发光元件ED的部分中。
半导体SEP可以设置在第一绝缘层PAS1和发光元件ED上，并且可以覆盖发光元件ED。半导体SEP可以覆盖发光元件ED的至少部分。半导体SEP既不覆盖发光元件ED中的每个的两个端部也不与发光元件ED中的每个的两个端部叠置，使得导体CNE可以与发光元件ED中的每个的两个端部接触。半导体SEP可以在第一方向DR1上具有预定宽度，并且半导体SEP的宽度可以小于发光元件ED在第一方向DR1上的长度。
半导体SEP可以在第二方向DR2上延伸，以设置在第一子像素SPX1的发射区域EMA和子区域SA两者中。半导体SEP可以设置为不与电极RME和第一堤BNL1叠置。半导体SEP可以与第一导体CNE1和第二导体CNE2设置在同一层，并且可以布置在第一导体CNE1与第二导体CNE2之间，以将第一导体CNE1和第二导体CNE2彼此分离。
第一导体CNE1、第二导体CNE2和半导体SEP可以在第二方向DR2上具有预定长度，并且可以全部具有相同的长度。在一个示例中，包括第一导体CNE1、第二导体CNE2和半导体SEP的氧化物半导体层OXL可以以在第二方向DR2上延伸的矩形形状形成，但是本公开不限于此。在另一示例中，氧化物半导体层OXL可以以非四边形的多边形形状形成。
第一导体CNE1、第二导体CNE2和半导体SEP可以在第一方向DR1上具有预定宽度，并且第一导体CNE1和第二导体CNE2可以具有相同的宽度。半导体SEP的宽度可以小于第一导体CNE1和第二导体CNE2的宽度，但是本公开不限于此。可选地，半导体SEP的宽度可以与第一导体CNE1和第二导体CNE2的宽度相同或者大于第一导体CNE1和第二导体CNE2的宽度。
第二绝缘层PAS2可以设置在氧化物半导体层OXL上。第二绝缘层PAS2可以与氧化物半导体层OXL的半导体SEP叠置，并且可以直接设置在半导体SEP上。具体地，第二绝缘层PAS2可以与半导体SEP完全叠置，第二绝缘层PAS2和半导体SEP在平面图中可以具有相同的尺寸。与半导体SEP相似，第二绝缘层PAS2可以设置在第一子像素SPX1的发射区域EMA和子区域SA中并横跨第一子像素SPX1的发射区域EMA和子区域SA设置。第二绝缘层PAS2可以设置为不与第一导体CNE1和第二导体CNE2叠置，并且在平面图中可以布置在第一导体CNE1与第二导体CNE2之间。
在一个示例中，氧化物半导体层OXL可以设置在第二绝缘层PAS2上，并且可以用作用于干蚀刻第二绝缘层PAS2的掩模。具体地，在第二绝缘层PAS2的干蚀刻期间，氧化物半导体层OXL的未被第二绝缘层PAS2掩蔽的部分可以暴露于等离子体，使得氧化物半导体层OXL的氧含量可以降低。结果，氧化物半导体层OXL的未掩蔽部分可以成为导体CNE。氧化物半导体层OXL的被第二绝缘层PAS2掩蔽的部分可以成为半导体SEP。也就是说，可以使用第二绝缘层PAS2作为掩模来同时形成导体CNE和半导体SEP。因此，由于可以减少掩模工艺的数量，因此可以降低显示装置10的制造成本。此外，可以防止在对电极图案化以使之与发光元件ED中的每个的两个端部接触期间可能发生的任何未对准或任何短路。
第一绝缘层PAS1和第二绝缘层PAS2可以包括无机绝缘材料或有机绝缘材料，但是本公开不限于此。尽管未具体示出，但是另一绝缘层可以进一步设置在第二绝缘层PAS2和氧化物半导体层OXL上。该绝缘层可以保护设置在基底SUB上的元件免受外部环境的影响。
图8是根据本公开的实施例的发光元件的透视图。
参照图8，发光元件ED可以是发光二极管(LED)，特别是具有几纳米或几微米的尺寸并且由无机材料形成的ILED。如果在相对的两个电极之间沿特定方向形成电场，那么发光元件ED可以在形成极性的两个电极之间对准。
发光元件ED可以具有在一个方向上延伸的形状。发光元件ED可以具有圆柱体、棒、线或管的形状，但是发光元件ED的形状不受特别限制。可选地，发光元件ED可以具有诸如规则立方体、长方体或六棱柱的多棱柱的形状，或者可以具有在一个方向上延伸但其外侧部分地倾斜的形状。
发光元件ED可以包括掺杂有任意导电类型(例如，p型或n型)的杂质的半导体层。半导体层可以从外部电源接收电信号，以发射特定波长范围的光。发光元件ED可以包括第一半导体层31、第二半导体层32、发光层36、电极层37和绝缘膜38。
第一半导体层31可以包括n型半导体。第一半导体层31可以包括半导体材料AlxGayIn1-x-yN(其中，0≤x≤1，0≤y≤1，并且0≤x+y≤1)。在一个示例中，第一半导体层31可以包括掺杂有n型掺杂剂的AlGaInN、GaN、AlGaN、InGaN、AlN和InN中的至少一种。第一半导体层31可以掺杂有n型掺杂剂，并且n型掺杂剂可以是Si、Ge或Sn。
第二半导体层32可以设置在第一半导体层31上，且发光层36置于第二半导体层32与第一半导体层31之间。第二半导体层32可以包括p型半导体。第二半导体层32可以包括半导体材料AlxGayIn1-x-yN(其中，0≤x≤1，0≤y≤1，并且0≤x+y≤1)。在一个示例中，第二半导体层32可以包括掺杂有p型掺杂剂的AlGaInN、GaN、AlGaN、InGaN、AlN和InN中的至少一种。第二半导体层32可以掺杂有p型掺杂剂，并且p型掺杂剂可以是Mg、Zn、Ca、Se或Ba。
图8示出了第一半导体层31和第二半导体层32形成为单层，但是本公开不限于此。可选地，根据发光层36的材料，第一半导体层31和第二半导体层32中的每个可以包括多于一个的层，诸如以覆层或拉伸应变势垒减小(TSBR)层为例。
发光层36设置在第一半导体层31与第二半导体层32之间。发光层36可以包括单量子阱结构材料或多量子阱结构材料。在发光层36包括具有多量子阱结构的材料的情况下，发光层36可以具有其中多个量子层与多个阱层交替地堆叠的结构。发光层36可以根据经由第一半导体层31和第二半导体层32施加到其的电信号通过使电子-空穴对结合来发射光。发光层36可以包括诸如AlGaN或AlGaInN的材料。特别地，在发光层36具有其中多个量子层和多个阱层交替地堆叠的多量子阱结构的情况下，量子层可以包括诸如AlGaN或AlGaInN的材料，阱层可以包括诸如GaN或AlInN的材料。
可选地，发光层36可以具有其中具有大带隙能的半导体材料和具有小带隙能的半导体材料交替地堆叠的结构，或者可以根据将要发射的光的波长包括III族或V族半导体材料。由发光层36发射的光的类型不受特别限制。发光层36可以根据需要发射代替蓝光的红色或绿色波长范围的光。
电极层37可以是欧姆连接电极，但是本公开不限于此。可选地，电极层37可以是肖特基连接电极。发光元件ED可以包括至少一个电极层37。发光元件ED可以包括多于一个的电极层37，但是本公开不限于此。在一些实施例中，可以不设置电极层37。
当发光元件ED电连接到电极或连接电极时，电极层37可以降低发光元件ED与电极或连接电极之间的电阻。电极层37可以包括导电金属。在一个示例中，电极层37可以包括Al、Ti、In、Au、Ag、ITO、IZO和ITZO中的至少一种。
绝缘膜38可以设置为围绕第一半导体层31和第二半导体层32以及电极层37。在一个示例中，绝缘膜38可以设置为至少围绕发光层36的外表面，但是暴露发光元件ED的在长度方向上的两个端部。绝缘膜38在与发光元件ED的至少一端相邻的区域中形成为在剖视图中是圆形的。
绝缘膜38可以包括具有绝缘性质的材料，诸如以SiOx、SiNx、SiOxNy、AlN或Al2O3为例。绝缘膜38被示出为形成为单层，但是本公开不限于此。可选地，绝缘膜38可以形成为其中堆叠有多个层的多层。
绝缘膜38可以保护发光元件ED的其它元件。绝缘膜38可以防止当发光元件ED放置为与向发光元件ED传输电信号的电极直接接触时而可能对发光层36造成的任何短路。此外，绝缘膜38可以防止发光元件ED的发射效率的任何劣化。
可以对绝缘膜38的外表面进行表面处理。发光元件ED可以以分散在预定墨中的状态喷涂在电极上。这里，可以对绝缘膜38的表面进行疏水或亲水处理，以保持发光元件ED分散在墨中而不与其它相邻的发光元件ED聚集。
显示装置10的氧化物半导体层OXL的形状可以变化。在下文中将描述根据本公开的其它实施例的显示装置。
图9是根据本公开的另一实施例的显示装置的子像素的平面图。图10是图9的氧化物半导体层的平面图。
图9和图10的显示装置10与图2、图4和图7的显示装置10的不同之处在于：氧化物半导体层OXL在第二方向DR2上的长度小于导体CNE在第二方向DR2上的长度。在下文中将主要集中于与图2、图4和图7的显示装置10的差异来描述图9和图10的显示装置10。
参照图9和图10，氧化物半导体层OXL的半导体SEP可以设置在第一子像素SPX1的发射区域EMA中，并且可以不与第一子像素SPX1的子区域SA和第二堤BNL2叠置。也就是说，半导体SEP可以设置在发射区域EMA中，氧化物半导体层OXL的导体CNE可以设置在发射区域EMA和子区域SA中并且可以与第二堤BNL2叠置。
在发射区域EMA的部分中，半导体SEP可以设置在第一导体CNE1与第二导体CNE2之间，以分离第一导体CNE1和第二导体CNE2。在发射区域EMA和子区域SA的部分中，可以不设置半导体SEP，并且第一导体CNE1和第二导体CNE2可以物理地彼此间隔开。
第一导体CNE1、第二导体CNE2和半导体SEP可以在第二方向DR2上具有预定长度。第一导体CNE1和第二导体CNE2可以具有相同的长度。第一导体CNE1和第二导体CNE2的长度可以大于半导体SEP的长度。在一个示例中，可以通过减小半导体SEP的长度来减小第一导体CNE1和第二导体CNE2的电阻。具体地，导体CNE与电极RME接触的第一接触部CT1和第二接触部CT2处的电阻可能是高的。因此，通过在发射区域EMA与子区域SA之间以及在子区域SA中不设置半导体SEP，可以减小第一导体CNE1和第二导体CNE2的电阻。
第二绝缘层PAS2可以设置在氧化物半导体层OXL上。第二绝缘层PAS2可以与氧化物半导体层OXL的半导体SEP叠置，并且可以直接设置在半导体SEP上。具体地，第二绝缘层PAS2可以与半导体SEP完全叠置，第二绝缘层PAS2和半导体SEP在平面图中可以具有相同的尺寸。与半导体SEP相似，第二绝缘层PAS2可以设置在发射区域EMA中，并且可以不与子区域SA和第二堤BNL2叠置。
导体CNE和半导体SEP可以在第二绝缘层PAS2的干蚀刻期间形成。在下文中将描述根据本公开的实施例的制造显示装置的方法。
图11至图17是示出根据本公开的实施例的制造显示装置的方法的剖视图或平面图。图11至图17示出了制造显示装置10的工艺中的一些。
参照图11和图12，在过孔层VIA上形成在一个方向上延伸的第一堤BNL1，并且通过蚀刻过孔层VIA来形成第一电极接触孔CTD和第二电极接触孔CTS。在形成有第一堤BNL1的过孔层VIA上形成在一个方向上延伸的第一电极RME1和第二电极RME2。第一电极RME1和第二电极RME2可以用于使发光元件ED对准，然后可以稍后被分离。第一电极RME1和第二电极RME2可以分别穿过第一电极接触孔CTD和第二电极接触孔CTS连接到第三导电层。可以在第一电极RME1和第二电极RME2上形成第一绝缘层PAS1，并且形成使第一电极RME1和第二电极RME2暴露的第一接触部CT1和第二接触部CT2。第一绝缘层PAS1可以设置在过孔层VIA的整个表面上，以覆盖第一电极RME1和第二电极RME2。此后，在第一绝缘层PAS1上形成第二堤BNL2。第二堤BNL2可以限定发射区域EMA和子区域SA。
此后，通过喷墨印刷装置将包括发光元件ED的墨喷涂到第一绝缘层PAS1的被第二堤BNL2围绕的部分上。墨可以包括多个发光元件ED，并且发光元件ED可以以在随机方向上布置的状态分散在墨中。然后，通过将对准信号施加到第一电极RME1和第二电极RME2以生成电场来使发光元件ED对准。发光元件ED可以从电场接收介电泳力并可以设置在第一电极RME1和第二电极RME2上，并且随着发光元件ED的对准方向和位置改变，发光元件ED可以放置在第一电极RME1和第二电极RME2上。
当生成电场时，发光元件ED可以接收介电泳力。如果平行于过孔层VIA的顶表面生成电场，那么发光元件ED可以对准为平行于过孔层VIA，因此可以放置在第一电极RME1和第二电极RME2上。由于介电泳力，发光元件ED可以从它们的初始位置朝向第一电极RME1和第二电极RME2移动。随着发光元件ED的对准方向和位置改变，发光元件ED中的每个的两个端部可以放置在第一电极RME1、第二电极RME2上。发光元件ED中的每个可以包括掺杂有不同导电率的掺杂剂的半导体层，并且可以具有偶极矩。当具有偶极矩的发光元件ED放置在电场上时，发光元件ED可以通过介电泳力对准，使得发光元件ED中的每个的两个端部可以放置在第一电极RME1和第二电极RME2上。
此后，参照图13和图14，在第一绝缘层PAS1的被第二堤BNL2围绕的部分上和发光元件ED上堆叠氧化物半导体材料层OXL'。在一个示例中，氧化物半导体材料层OXL'可以由IGZO形成。此后，在氧化物半导体材料层OXL'上堆叠绝缘材料层PAS'。氧化物半导体材料层OXL'和绝缘材料层PAS'形成在过孔层VIA的整个表面上。
此后，通过在绝缘材料层PAS'上施用光致抗蚀剂并使光致抗蚀剂曝光和显影来形成掩模图案PR。掩模图案PR可以形成为与发光元件ED叠置，并且在一个方向上延伸。掩模图案PR可以对应于其中将形成半导体SEP的区域。
此后，参照图15，使用掩模图案PR作为掩模来干蚀刻绝缘材料层PAS'。具体地，干蚀刻工艺可以使用利用等离子体处理的等离子体干蚀刻。结果，绝缘材料层PAS'的未被掩模图案PR掩蔽的部分可以被全部去除，并且绝缘材料层PAS'的与掩模图案PR叠置的部分可以形成第二绝缘层PAS2。
当绝缘材料层PAS'被蚀刻时，氧化物半导体材料层OXL'暴露。当继续干蚀刻工艺时，可以对氧化物半导体材料层OXL'进行等离子体处理，使得氧化物半导体材料层OXL'的氧含量可以降低。结果，可以使氧化物半导体材料层OXL'金属化，以使其具有导体的性质。也就是说，可以通过等离子体处理来使氧化物半导体材料层OXL'金属化，结果，可以形成导体层CNE'。氧化物半导体材料层OXL'的被第二绝缘层PAS2掩蔽的部分可以保持其半导体性质，因此可以形成半导体SEP。一旦氧化物半导体材料层OXL'的干蚀刻完成，就去除掩模图案PR。
此后，参照图16和图17，通过光刻来使氧化物半导体材料层OXL'的导体层CNE'图案化，从而形成包括第一导体CNE1、第二导体CNE2和半导体SEP的氧化物半导体层OXL。同时，第一电极RME1和第二电极RME2可以在子区域SA的分离部ROP中分离。第一导体CNE1可以与发光元件ED的第一端部接触，第二导体CNE2可以与发光元件ED的第二端部接触。
在一个示例中，可以使用第二绝缘层PAS2作为掩模来同时形成第一导体CNE1和第二导体CNE2以及半导体SEP。因此，由于可以减少掩模工艺的数量，因此可以降低显示装置10的制造成本。此外，可以防止在对电极图案化以使之与发光元件ED中的每个的两个端部接触期间可能发生的任何未对准或任何短路。
图18是根据本公开的另一实施例的显示装置的子像素的平面图。图19是图18的氧化物半导体层的平面图。图20是沿着图18的线Q5-Q5'截取的剖视图。
参照图18至图20，显示装置10可以在每个子像素SPXn中包括比之前的实施例中的任何一个多的电极RME，并且可以增加设置在每个子像素SPXn中的发光元件ED的数量。结果，氧化物半导体层OXL的形状可以被修改，以防止与发光元件ED接触的电极的未对准。
第一堤BNL1可以包括第一堤部分BN1和第二堤部分BN2，并且还可以包括第三堤部分BN3，第三堤部分BN3与第一堤部分BN1和第二堤部分BN2具有不同的宽度。第三堤部分BN3可以设置在第一堤部分BN1与第二堤部分BN2之间，并且可以在第二方向DR2上延伸。虽然第一堤部分BN1、第二堤部分BN2和第三堤部分BN3可以在第二方向DR2上具有相同的长度，但是第三堤部分BN3可以在第一方向DR1上具有比第一堤部分BN1和第二堤部分BN2大的宽度。
第三堤部分BN3可以在第一方向DR1上与第一堤部分BN1和第二堤部分BN2间隔开。第三堤部分BN3可以具有比第一堤部分BN1大的宽度，使得第三电极RME3可以设置在第三堤部分BN3上。发光元件ED可以设置在第一堤部分BN1与第三堤部分BN3之间以及第二堤部分BN2与第三堤部分BN3之间。
如上面已经参照图4和图5描述的，第一电极RME1可以设置在第一堤部分BN1上，第二电极RME2可以设置在第二堤部分BN2上。
第三电极RME3可以设置在第三堤部分BN3上。第三电极RME3可以在第一电极RME1与第二电极RME2之间在第二方向DR2上延伸，并且可以设置在第一子像素SPX1的发射区域EMA和子区域SA中并横跨第一子像素SPX1的发射区域EMA和子区域SA设置。在一些实施例中，第三电极RME3的宽度可以大于第一电极RME1和第二电极RME2的宽度以及第三堤部分BN3的宽度。第三电极RME3可以设置为覆盖第三堤部分BN3的两个侧表面，并且可以在第一方向DR1上与第一电极RME1和第二电极RME2间隔开并面对第一电极RME1和第二电极RME2。
与第一电极RME1相似，第三电极RME3可以电连接到过孔层VIA下方的第三导电层。第三电极RME3可以穿过第二电极接触孔CTS电连接到第二电压线VL2，第二电极接触孔CTS形成在沿厚度方向与第二堤BNL2叠置的区域中。与第一电极RME1和第三电极RME3不同，第二电极RME2可以不电连接到第三导电层。第二电极RME2可以连接到第二导体CNE2，并且将沿着发光元件ED流动的电信号可以施加到第二电极RME2。如稍后将描述的，第二电极RME2可以与第二导体CNE2一起为发光元件ED提供电连接路径。
发光元件ED可以设置在第一堤部分BN1与第三堤部分BN3之间以及第二堤部分BN2与第三堤部分BN3之间。设置在第一堤部分BN1与第三堤部分BN3之间的发光元件ED(即，第一发光元件ED1)可以具有设置在第一电极RME1上的第一端部和设置在第三电极RME3的第一侧上的第二端部。设置在第二堤部分BN2与第三堤部分BN3之间的发光元件ED(即，第二发光元件ED2)可以具有设置在第二电极RME2上的第一端部和设置在第三电极RME3的第二侧上的第二端部。在一个示例中，第一发光元件ED1的第一端部所面对的方向可以与第二发光元件ED2的第二端部所面对的方向相反。
氧化物半导体层OXL可以包括导体CNE和半导体SEP，导体CNE包括第一导体CNE1、第二导体CNE2和第三导体CNE3，半导体SEP包括第一半导体SEP1和第二半导体SEP2。第一导体CNE1、第二导体CNE2和第三导体CNE3以及第一半导体SEP1和第二半导体SEP2可以对应于氧化物半导体层OXL的部分，并且可以一体地形成。
导体CNE可以包括设置在第一电极RME1上的第一导体CNE1、设置在第三电极RME3的第二侧上的第二导体CNE2以及设置在第三电极RME3的第一侧上和第二电极RME2上的第三导体CNE3。
第一导体CNE1可以与第一电极RME1和第一发光元件ED1的第一端部接触。第一导体CNE1可以穿过穿透第一绝缘层PAS1的第一接触部CT1与第一电极RME1接触。第二导体CNE2可以与第三电极RME3和第二发光元件ED2的第二端部接触。第二导体CNE2可以穿过穿透第一绝缘层PAS1的第三接触部CT3与第三电极RME3接触。第一导体CNE1和第二导体CNE2可以在第二方向DR2上从发射区域EMA延伸到子区域SA。
第三导体CNE3可以包括设置在第三电极RME3的第一侧上并在第二方向DR2上延伸的第一延伸部CN_E1、设置在第二电极RME2上并在第二方向DR2上延伸的第二延伸部CN_E2、以及将第一延伸部CN_E1和第二延伸部CN_E2连接的第一连接部CN_B1。第三导体CNE3的第一延伸部CN_E1和第二延伸部CN_E2可以通过第二导体CNE2在第一方向DR1上彼此间隔开。第一延伸部CN_E1可以与第一导体CNE1间隔开并面对第一导体CNE1，第二延伸部CN_E2可以与第二导体CNE2间隔开并面对第二导体CNE2。第一延伸部CN_E1可以与第一发光元件ED1的第二端部接触，第二延伸部CN_E2可以与第二发光元件ED2的第一端部接触。
第一连接部CN_B1可以在发射区域EMA中沿第一方向DR1延伸，并且可以将第一延伸部CN_E1和第二延伸部CN_E2连接。第三导体CNE3的第一延伸部CN_E1和第二延伸部CN_E2可以从发射区域EMA延伸到子区域SA，并且第二延伸部CN_E2可以穿过穿透第一绝缘层PAS1的第二接触部CT2连接到第二电极RME2。
第一半导体SEP1可以设置在第三导体CNE3的第一延伸部CN_E1与第一导体CNE1之间，并且可以将第三导体CNE3的第一延伸部CN_E1和第一导体CNE1分离。第二半导体SEP2可以设置在第三导体CNE3的第二延伸部CN_E2与第二导体CNE2之间，并且可以将第三导体CNE3的第二延伸部CN_E2和第二导体CNE2分离。如上面已经描述的，由于在第二绝缘层PAS2的干蚀刻期间使氧化物半导体层OXL的部分金属化，因此形成了导体CNE，并且氧化物半导体层OXL的被第二绝缘层PAS2掩蔽的部分可以形成为半导体SEP。第一导体CNE1、第二导体CNE2和第三导体CNE3的氧含量可以低于第一半导体SEP1和第二半导体SEP2的氧含量。
半导体SEP可以设置在第一绝缘层PAS1和发光元件ED上，以覆盖发光元件ED。第一半导体SEP1虽然可以覆盖第一发光元件ED1，但是不覆盖第一发光元件ED1中的每个的两个端部。第二半导体SEP2虽然可以覆盖第二发光元件ED2，但是不覆盖第二发光元件ED2中的每个的两个端部。
半导体SEP可以从发射区域EMA延伸到子区域SA。第一半导体SEP1在第二方向DR2上的长度可以与第一导体CNE1在第二方向DR2上的长度相同。第二半导体SEP2在第二方向DR2上的长度可以与第二导体CNE2在第二方向DR2上的长度相同。第二半导体SEP2可以长于第一半导体SEP1。然而，本公开不限于此。半导体SEP的长度和导体CNE的长度可以根据第一子像素SPX1的形状而变化。
第二绝缘层PAS2可以设置在氧化物半导体层OXL上。第二绝缘层PAS2可以包括第一绝缘体PA1和第二绝缘体PA2，第一绝缘体PA1和第二绝缘体PA2彼此间隔开并且分别与第一半导体SEP1和第二半导体SEP2叠置。第一绝缘体PA1可以与第一发光元件ED1叠置，并且可以直接设置在第一半导体SEP1上。第二绝缘体PA2可以与第二发光元件ED2叠置，并且可以直接设置在第二半导体SEP2上。在一个示例中，第一绝缘体PA1可以与第一半导体SEP1完全叠置并且在平面图中可以与第一半导体SEP1具有相同的尺寸，第二绝缘体PAS2可以与第二半导体SEP2完全叠置并且在平面图中可以与第二半导体SEP2具有相同的尺寸。
与半导体SEP相似，第二绝缘层PAS2可以设置在发射区域EMA和子区域SA中并横跨发射区域EMA和子区域SA设置。第二绝缘层PAS2的第一绝缘体PA1可以不与第一导体CNE1和第三导体CNE3叠置，第二绝缘层PAS2的第二绝缘体PA2可以不与第二导体CNE2和第三导体CNE3叠置。
第一发光元件ED1的第一端部可以经由第一导体CNE1电连接到第一电极RME1，第二发光元件ED2的第二端部可以经由第二导体CNE2电连接到第三电极RME3。第一发光元件ED1的第二端部和第二发光元件ED2的第一端部可以经由第三导体CNE3串联连接。发光元件ED可以并联连接，并且第一发光元件ED1和第二发光元件ED2可以经由第三导体CNE3串联连接。在图18至图20的实施例中，与图4的实施例中不同，显示装置10在每个子像素SPXn中包括相对大的数量的发光元件ED，并且可以在发光元件ED之间构成串联连接。因此，可以增加每单位面积发射的光的量。
在总结详细描述时，本领域技术人员将理解的是，在基本不脱离公开的原理的情况下，可以对实施例进行许多变化和修改。因此，所公开的实施例仅在一般性和描述性意义上使用，而不是出于限制的目的。

Claims (20)

1.一种显示装置，所述显示装置包括：
第一电极和第二电极，设置在基底上，所述第一电极和所述第二电极在第一方向上彼此平行地延伸；
第一绝缘层，设置在所述第一电极和所述第二电极上；
多个发光元件，设置在所述第一绝缘层上，所述发光元件具有设置在所述第一电极上的第一端部和设置在所述第二电极上的第二端部；
氧化物半导体层，设置在所述第一绝缘层和所述发光元件上，所述氧化物半导体层包括与所述发光元件的所述第一端部电接触的第一导体部分、与所述发光元件的所述第二端部电接触的第二导体部分、以及设置在所述第一导体部分与所述第二导体部分之间的半导体部分；以及
第二绝缘层，设置在所述氧化物半导体层上。
2.根据权利要求1所述的显示装置，其中，所述第一导体部分、所述第二导体部分和所述半导体部分与所述发光元件叠置，并且彼此一体地形成。
3.根据权利要求1所述的显示装置，其中，所述第一导体部分和所述第二导体部分中的每个的氧含量低于所述半导体部分的氧含量。
4.根据权利要求1所述的显示装置，其中，所述第一导体部分和所述第二导体部分彼此间隔开，且所述半导体部分在所述第一导体部分与所述第二导体部分之间。
5.根据权利要求1所述的显示装置，其中，所述第一导体部分、所述第二导体部分和所述半导体部分在所述第一方向上的长度相等。
6.根据权利要求1所述的显示装置，其中，所述第一导体部分和所述第二导体部分中的每个在所述第一方向上的长度大于所述半导体部分在所述第一方向上的长度。
7.根据权利要求1所述的显示装置，其中，
所述第一导体部分和所述第二导体部分中的每个在第二方向上的宽度大于所述半导体部分在所述第二方向上的宽度，并且
所述第二方向是与所述第一方向交叉的方向。
8.根据权利要求7所述的显示装置，其中，所述半导体部分的所述宽度小于所述发光元件的长度。
9.根据权利要求1所述的显示装置，其中，所述半导体部分与所述第二绝缘层叠置，并且所述半导体部分不与所述发光元件的所述第一端部和所述第二端部叠置。
10.根据权利要求9所述的显示装置，其中，所述半导体部分的平面尺寸与所述第二绝缘层的平面尺寸相同。
11.根据权利要求1所述的显示装置，其中，所述第一导体部分和所述第二导体部分中的每个不与所述第二绝缘层叠置。
12.根据权利要求1所述的显示装置，所述显示装置还包括：
第一堤，与所述第一电极和所述第二电极叠置，并且在所述第一方向上延伸；以及
第二堤，限定子区域和设置所述发光元件的发射区域，所述子区域在所述第一方向上与所述发射区域间隔开，
其中，所述第一导体部分和所述第二导体部分设置在所述发射区域和所述子区域中并横跨所述发射区域和所述子区域设置。
13.根据权利要求12所述的显示装置，其中，所述半导体部分设置在所述发射区域中，并且所述半导体部分不设置在所述子区域中。
14.一种显示装置，所述显示装置包括：
第一电极和第二电极，设置在基底上，所述第一电极和所述第二电极在第一方向上彼此平行地延伸；
第三电极，设置在所述第一电极与所述第二电极之间；
第一绝缘层，设置在所述第一电极、所述第二电极和所述第三电极上；
第一发光元件，设置在所述第一绝缘层以及所述第一电极和所述第三电极上；以及
第二发光元件，设置在所述第一绝缘层以及所述第二电极和所述第三电极上；
氧化物半导体层，包括设置在所述第一电极上的第一导体部分、设置在所述第三电极的第二侧上的第二导体部分、设置在所述第三电极的第一侧上和所述第二电极上的第三导体部分、设置在所述第一发光元件上的第一半导体部分、以及设置在所述第二发光元件上的第二半导体部分；以及
第二绝缘层，设置在所述氧化物半导体层上。
15.根据权利要求14所述的显示装置，其中，所述第三导体部分包括：第一延伸部，在所述第一方向上延伸，并且与所述第三电极叠置；第二延伸部，与所述第二电极叠置；以及第一连接部，在与所述第一方向交叉的第二方向上延伸，并且将所述第一延伸部和所述第二延伸部连接。
16.根据权利要求15所述的显示装置，其中，
所述第一导体部分和所述第一延伸部彼此相邻并面对，
所述第一半导体部分设置在所述第一导体部分与所述第一延伸部之间，
所述第二导体部分和所述第二延伸部彼此相邻并面对，并且
所述第二半导体部分设置在所述第二导体部分与所述第二延伸部之间。
17.根据权利要求16所述的显示装置，其中，
所述第二绝缘层包括与所述第一半导体部分叠置的第一绝缘部分以及与所述第二半导体部分叠置的第二绝缘部分，并且
所述第一绝缘部分和所述第二绝缘部分彼此间隔开。
18.根据权利要求16所述的显示装置，其中，
所述第一导体部分与所述第一发光元件的第一端部电接触，
所述第一延伸部与所述第一发光元件的第二端部电接触，
所述第二导体部分与所述第二发光元件的第一端部电接触，并且
所述第二延伸部与所述第二发光元件的第二端部电接触。
19.根据权利要求14所述的显示装置，其中，所述第一导体部分、所述第二导体部分和所述第三导体部分中的每个的氧含量低于所述第一半导体部分和所述第二半导体部分中的每个的氧含量。
20.根据权利要求14所述的显示装置，其中，所述第一导体部分、所述第二导体部分和所述第三导体部分以及所述第一半导体部分和所述第二半导体部分彼此一体地形成。
CN202280013450.7A 2021-02-05 2022-01-27 显示装置 Pending CN116802815A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR10-2021-0016610 2021-02-05
KR1020210016610A KR20220113566A (ko) 2021-02-05 2021-02-05 표시 장치
PCT/KR2022/001451 WO2022169198A1 (ko) 2021-02-05 2022-01-27 표시 장치

Publications (1)

Publication Number Publication Date
CN116802815A true CN116802815A (zh) 2023-09-22

Family

ID=82705065

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202280013450.7A Pending CN116802815A (zh) 2021-02-05 2022-01-27 显示装置

Country Status (4)

Country Link
US (1) US20220254970A1 (zh)
KR (1) KR20220113566A (zh)
CN (1) CN116802815A (zh)
WO (1) WO2022169198A1 (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101844284B1 (ko) * 2013-10-07 2018-04-02 엘지디스플레이 주식회사 표시장치 및 그의 제조방법
KR102407538B1 (ko) * 2013-11-26 2022-06-13 엘지디스플레이 주식회사 유기발광다이오드 표시장치 및 그 제조 방법
KR102467775B1 (ko) * 2015-07-20 2022-11-16 엘지디스플레이 주식회사 어레이 기판, 유기발광표시장치 및 그 제조방법
KR20180007025A (ko) * 2016-07-11 2018-01-22 삼성디스플레이 주식회사 초소형 발광 소자를 포함하는 픽셀 구조체, 표시장치 및 그 제조방법
KR20200102615A (ko) * 2019-02-21 2020-09-01 삼성디스플레이 주식회사 발광 소자 및 이를 구비한 표시 장치

Also Published As

Publication number Publication date
WO2022169198A1 (ko) 2022-08-11
KR20220113566A (ko) 2022-08-16
US20220254970A1 (en) 2022-08-11

Similar Documents

Publication Publication Date Title
KR20210148536A (ko) 표시 장치 및 이의 제조 방법
CN113707686A (zh) 显示装置
CN114582910A (zh) 显示装置
US20210366888A1 (en) Display device
CN116058105A (zh) 显示装置
CN116057614A (zh) 显示装置
KR20210150631A (ko) 표시 장치 및 이의 제조 방법
EP3975247A1 (en) Display device
US20220102585A1 (en) Display device
US20210335765A1 (en) Display device
CN114914265A (zh) 显示装置和制造该显示装置的方法
CN116368617A (zh) 显示装置
CN115917751A (zh) 显示装置
CN114267699A (zh) 显示装置和制造该显示装置的方法
CN113889507A (zh) 显示设备
KR20220019120A (ko) 표시 장치 및 그 제조 방법
US20220254970A1 (en) Display device
US20230282774A1 (en) Display device and method of fabricating the same
US11785809B2 (en) Display device
US20230145007A1 (en) Display device
US20220190071A1 (en) Display device
CN116018688A (zh) 发光二极管和包括该发光二极管的显示装置
CN116114063A (zh) 显示装置
CN117043951A (zh) 显示装置
CN117637970A (zh) 显示装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination